JPH02256382A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH02256382A JPH02256382A JP1077171A JP7717189A JPH02256382A JP H02256382 A JPH02256382 A JP H02256382A JP 1077171 A JP1077171 A JP 1077171A JP 7717189 A JP7717189 A JP 7717189A JP H02256382 A JPH02256382 A JP H02256382A
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000001360 synchronised effect Effects 0.000 claims abstract description 10
- 230000004044 response Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はタイム・ベース・コレクタ（ＴＢＣ）の書き
込みクロック発生回路などに適用して好適な外部同期形
の基準クロック発生回路に関し、特に従来よりも応答速
度を改善したものである。
込みクロック発生回路などに適用して好適な外部同期形
の基準クロック発生回路に関し、特に従来よりも応答速
度を改善したものである。
［従来の技術］
映像信号を光ディスク、ＶＴＲなどにアナログ信号で記
録し、再生する場合、再生された映像信号の時間軸変動
を除去するため、通常ＴＢＣが使用されている。
録し、再生する場合、再生された映像信号の時間軸変動
を除去するため、通常ＴＢＣが使用されている。
第３図はこのＴＢＣ２０の一例を示すもので、端子２６
に供給された時間軸変動を有した再生映像信号（静止画
信号）は、書き込みクロック発生回路２４に供給きれて
、これより水平同期信号が分ＪＩｍされると共に、映像
信号の時間軸変動に一致した書き込みクロックＷ−ＣＫ
が生成きれる。
に供給された時間軸変動を有した再生映像信号（静止画
信号）は、書き込みクロック発生回路２４に供給きれて
、これより水平同期信号が分ＪＩｍされると共に、映像
信号の時間軸変動に一致した書き込みクロックＷ−ＣＫ
が生成きれる。
Ａ／Ｄ変換器２１においてこの書き込みクロックＷ−Ｃ
Ｋに基づいて再生映像信号がサンプリングされてディジ
タル化され、ディジタル映像信号が同じ時間軸変動を有
する書き込みクロックＷ・ＣＫによってメモリ２２に書
き込まれる。
Ｋに基づいて再生映像信号がサンプリングされてディジ
タル化され、ディジタル映像信号が同じ時間軸変動を有
する書き込みクロックＷ・ＣＫによってメモリ２２に書
き込まれる。
一方、読み出しクロック発生回路２５からは時間軸が一
定な外部基準同期信号に同期した読み出しクロックＲ−
ＣＫが出力され、にれでテ°イジタル映像信号がメモリ
２２より読み出されると共に、Ｄ／Ａ変換器２３におい
てこの読み出しクロックＲ−ＣＫに基づいてアナログ信
号に変換される。
定な外部基準同期信号に同期した読み出しクロックＲ−
ＣＫが出力され、にれでテ°イジタル映像信号がメモリ
２２より読み出されると共に、Ｄ／Ａ変換器２３におい
てこの読み出しクロックＲ−ＣＫに基づいてアナログ信
号に変換される。
したがって、出力端子２７には時間軸が一定になされた
映像信号が得られる。
映像信号が得られる。
ざて、このように構成されたＴＢＣ２０の時間軸補正能
力は、再生映信信号の時間軸変動に対して、いかに正確
に追従した書き込みクロックＷ・ＣＫを作ることができ
るかにかかつている。従来から提案されている水晶振動
子やコイル、コンデンサなどの素子を使った一般のＢ
ＣＯ（ｂｕｒｓｔｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌ
ａｔｏｒ）では十分でなく、広０周波数応答範囲と、速
い応答速度とをあわせ持った回路が必要となる。
力は、再生映信信号の時間軸変動に対して、いかに正確
に追従した書き込みクロックＷ・ＣＫを作ることができ
るかにかかつている。従来から提案されている水晶振動
子やコイル、コンデンサなどの素子を使った一般のＢ
ＣＯ（ｂｕｒｓｔｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌ
ａｔｏｒ）では十分でなく、広０周波数応答範囲と、速
い応答速度とをあわせ持った回路が必要となる。
また、このようなりＣＯは、本質的なものとして、ノイ
ズや、波形歪、ドロップアウト、スキューなどの影響を
受けて不安定なものとなりやすい欠点がある。
ズや、波形歪、ドロップアウト、スキューなどの影響を
受けて不安定なものとなりやすい欠点がある。
そのため、ＴＢＣのパーストゲート回路や、同期分離回
路では、入力映像信号の時間軸変動成分を減衰させない
ようにしながら、ノイズ等の影響は受けにくくするとい
う相反する要求を満たすため、水平同期信号分離手段や
カラーパーストゲート手段として、 （１）遅延回路やフライホイール発振器を使ったゲート
信号による同期ゲート回路 （２）ドロップアウトを検出して、映像信号中のドロッ
プアウトノイズをミューティングしたり、同期分離やク
ランプを禁止する回路 （３）広帯域回路による同期・カラーバーストの増幅・
分離 などの工夫がされている。
路では、入力映像信号の時間軸変動成分を減衰させない
ようにしながら、ノイズ等の影響は受けにくくするとい
う相反する要求を満たすため、水平同期信号分離手段や
カラーパーストゲート手段として、 （１）遅延回路やフライホイール発振器を使ったゲート
信号による同期ゲート回路 （２）ドロップアウトを検出して、映像信号中のドロッ
プアウトノイズをミューティングしたり、同期分離やク
ランプを禁止する回路 （３）広帯域回路による同期・カラーバーストの増幅・
分離 などの工夫がされている。
次に、このようにして分離した同期信号及びカラーバー
スト信号を使って、正確な書き込みクロックＷ−ＣＫを
作る場合の一例を第４図に示す。
スト信号を使って、正確な書き込みクロックＷ−ＣＫを
作る場合の一例を第４図に示す。
第４図に示す書き込みクロック発生回路２４において、
端子４０に供給された水平同期信号と、可変発振器であ
るＶ ＣＯ（ｖｏｃｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ
ｏｓｉｌｌａｔｏｒ） ３３の出力を分周回路３４で分
周した信号とが、位相比較器３１で位相比較きれ、その
誤差電圧でＶＣＯ３３の発振周波数が制御される。この
ＰＬＬ系にはループ発振を防ぐためループフィルタ３２
が挿入きれているが、このループフィルタ３２のため、
映像信号に急激な位相変動などがある場合には、これに
殆ど追従しなくなる上に、サブキャリア位相とは無関係
なものとなる。
端子４０に供給された水平同期信号と、可変発振器であ
るＶ ＣＯ（ｖｏｃｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ
ｏｓｉｌｌａｔｏｒ） ３３の出力を分周回路３４で分
周した信号とが、位相比較器３１で位相比較きれ、その
誤差電圧でＶＣＯ３３の発振周波数が制御される。この
ＰＬＬ系にはループ発振を防ぐためループフィルタ３２
が挿入きれているが、このループフィルタ３２のため、
映像信号に急激な位相変動などがある場合には、これに
殆ど追従しなくなる上に、サブキャリア位相とは無関係
なものとなる。
そのため、ｖＣＯ出力がざらに分周回路３５で１／４に
分周されて３ｆｓｃ（ｆｓｃはサブキャリア周波数）に
するときに、入力映像信号から分離したカラーバースト
４Ｒ号（端子４１より入力）の１−パルスでリセットさ
れる。
分周されて３ｆｓｃ（ｆｓｃはサブキャリア周波数）に
するときに、入力映像信号から分離したカラーバースト
４Ｒ号（端子４１より入力）の１−パルスでリセットさ
れる。
なお、このリセットによって３ｆｓｃＯ分周出力では、
カラーバースト信号との位相誤差が、カラーサブキャリ
アの位相に換算して、３００以下になる。
カラーバースト信号との位相誤差が、カラーサブキャリ
アの位相に換算して、３００以下になる。
そして、この１／４分周器出力を位相変調器３６に通し
た後、分周回路３７で１／３分周してカラーサブキャリ
アの周期と同一にし、これと入力カラーバースト信号と
が位相比較Ｗ３８で位相比較きれ、その誤差電圧で位相
変調器３６が制御される。この場合においても、上述し
たと同様にループフィルタ３９が挿入される。
た後、分周回路３７で１／３分周してカラーサブキャリ
アの周期と同一にし、これと入力カラーバースト信号と
が位相比較Ｗ３８で位相比較きれ、その誤差電圧で位相
変調器３６が制御される。この場合においても、上述し
たと同様にループフィルタ３９が挿入される。
こうすることにより、入力映像信号に追従し、しかも、
水平同期信号に位相ロックした書き込みクロックＷ−Ｃ
Ｋを作ることができる。
水平同期信号に位相ロックした書き込みクロックＷ−Ｃ
Ｋを作ることができる。
［発明が解決しようとする課題］
しかし、このような従来のＴＢＣ２０では、書き込みク
ロックの元になる信号を発生するＶＣＯ及びカラーバー
ストイ８号に位相クロックさせるための位相変調回路に
夫々ループフィルタを使用したフィードバック制御を用
いているため、上記のような改善をみても、応答速度の
速い書き込みクロック発生回路を実現することは不可能
であった。
ロックの元になる信号を発生するＶＣＯ及びカラーバー
ストイ８号に位相クロックさせるための位相変調回路に
夫々ループフィルタを使用したフィードバック制御を用
いているため、上記のような改善をみても、応答速度の
速い書き込みクロック発生回路を実現することは不可能
であった。
特に、光ディスク静止画フフイルのような場合、静止画
１フレームが再生されるのは短時間であり、また光ディ
スクの回転ジッタも高い周波数成分を持つため、フィー
ドバック制御では高速に完全な時間軸補正を行なうこと
はできなかった。
１フレームが再生されるのは短時間であり、また光ディ
スクの回転ジッタも高い周波数成分を持つため、フィー
ドバック制御では高速に完全な時間軸補正を行なうこと
はできなかった。
そこで、この発明はこのような課題を解決したものであ
って、応答速度を改善した基準クロック発生回路を提案
するものである。
って、応答速度を改善した基準クロック発生回路を提案
するものである。
［課題を解決するための手段］
上述の課題を解決するため、この発明においては、直交
位相関係を有する第１及び第２の基準信号と、 入力信号と上記第１の基準信号との位相差を検出し、こ
の位相差をもつ直交位相関係を有する第１及び第２の検
出信号と、 第１及び第２の基準（８号と、第１及び第２の検出信号
から入力１８号と位相同期した基準クロックが作成きれ
るようになきれたことを特徴とするものである。
位相関係を有する第１及び第２の基準信号と、 入力信号と上記第１の基準信号との位相差を検出し、こ
の位相差をもつ直交位相関係を有する第１及び第２の検
出信号と、 第１及び第２の基準（８号と、第１及び第２の検出信号
から入力１８号と位相同期した基準クロックが作成きれ
るようになきれたことを特徴とするものである。
［作 用］
基準信号と入力信号とは基準信号の１サイクルごとにそ
の位相差が求められ、これに基づいて書き込みクロック
Ｗ−ＣＫが形成されるから、目的の入力信号（本例では
時間軸変動を有する水平同期４８号）と基準信号の位相
差を有した書き込みクロックＷ−ＣＫを、高帯域でかつ
高速に形成できる。
の位相差が求められ、これに基づいて書き込みクロック
Ｗ−ＣＫが形成されるから、目的の入力信号（本例では
時間軸変動を有する水平同期４８号）と基準信号の位相
差を有した書き込みクロックＷ−ＣＫを、高帯域でかつ
高速に形成できる。
これによって十分に広い周波数応答範囲と、速い応答速
度とをあわせ持ワた安定な基準クロック発生回路を実現
することができる。
度とをあわせ持ワた安定な基準クロック発生回路を実現
することができる。
［実 施 例］
以下、この発明に係る基準クロック発生回路の一例を、
上述したＴＢＣの書き込みクロック発生回路に適用した
場合につき第１図を参照して詳細に説明する。
上述したＴＢＣの書き込みクロック発生回路に適用した
場合につき第１図を参照して詳細に説明する。
同図の書き込みクロック発生回路２４において、例えば
４．０５ＭＨｚ （＝ｆ ｃ）の水晶発振器１から出力
きれた矩形波の基準クロック信号が４゜０５ＭＨｚのバ
ンドパスフィルタ２に通されて４゜０５ＭＨｚの正弦波
信号ｓｉｎ（２πｆＣｔ）に変換される。
４．０５ＭＨｚ （＝ｆ ｃ）の水晶発振器１から出力
きれた矩形波の基準クロック信号が４゜０５ＭＨｚのバ
ンドパスフィルタ２に通されて４゜０５ＭＨｚの正弦波
信号ｓｉｎ（２πｆＣｔ）に変換される。
ここに、πは円周率、ｔは時間（以下同じ）である。
正弦波信号５ｉｎ（２πｆｃｔ）は４象限のマルチプラ
イング機能を有する第１のＤ／Ａ変換器（ｐｒｏｇｒａ
ｍａｂｌｅ ａｔｔｅｎｕａｔｅｒ） ３．１／４周期
遅延Ｎ４及びＡ／Ｄ変換器６に入力する。１７４周期遅
延器４に入力した正弦波信号５ｉｎ（２πｆＣｔ）は１
７４周期だけ遅延されるため、余弦波信号ｃｏｓ（２π
ｆｃｔ）となる。
イング機能を有する第１のＤ／Ａ変換器（ｐｒｏｇｒａ
ｍａｂｌｅ ａｔｔｅｎｕａｔｅｒ） ３．１／４周期
遅延Ｎ４及びＡ／Ｄ変換器６に入力する。１７４周期遅
延器４に入力した正弦波信号５ｉｎ（２πｆＣｔ）は１
７４周期だけ遅延されるため、余弦波信号ｃｏｓ（２π
ｆｃｔ）となる。
したがって、正弦波信号５ｉｎ（２πｆａｔ）Ｌｔこの
遅延器４の存在で、直交位相関係にある２つの基準信号
（正弦波信号５ｉｎ（２πｆｃｔ）と余弦波信号ｃｏｓ
（２πｆｃｔ））に変換されたことになる。
遅延器４の存在で、直交位相関係にある２つの基準信号
（正弦波信号５ｉｎ（２πｆｃｔ）と余弦波信号ｃｏｓ
（２πｆｃｔ））に変換されたことになる。
余弦波信号ｃｏｓ（２πｆａｔ）はざらにマルチプライ
ング機能を有する第２のＤ／Ａ変換器５に入力する。
ング機能を有する第２のＤ／Ａ変換器５に入力する。
ここで、Ｄ／Ａ変換器３．５に入力した正弦波信号５ｉ
ｎ（２ｙｒｆｃｔ）及び余弦波信号ｃｏｓ（２πｆｃｔ
）の位相分解能は夫々、Ｄ／Ａ変換器３゜５のビット構
成に依存する。例えば、Ｄ／Ａ変換器３．５が夫々５ビ
ツト構成とすると、１１．２５度（＝３６０度÷３２）
の位相分解能となる。
ｎ（２ｙｒｆｃｔ）及び余弦波信号ｃｏｓ（２πｆｃｔ
）の位相分解能は夫々、Ｄ／Ａ変換器３゜５のビット構
成に依存する。例えば、Ｄ／Ａ変換器３．５が夫々５ビ
ツト構成とすると、１１．２５度（＝３６０度÷３２）
の位相分解能となる。
この位相分解能は、システムのアナログ回路が有するＳ
／Ｎによって形成される残留時間軸誤差、またはシステ
ムの要求するＴＢＣ範囲によって選定すべきものである
。
／Ｎによって形成される残留時間軸誤差、またはシステ
ムの要求するＴＢＣ範囲によって選定すべきものである
。
次に、位相同期を合わせたい目的の入力信号である水平
同期信号が端子１１からＡ／Ｄ変換器６に入力する。Ａ
／Ｄ変換器６は、時間軸が変動した水平同期信号が得ら
れたときの正弦波信号５ｉｎ（２πｆａｔ）の電圧をサ
ンプリングし、それをディジタル信号として出力する機
能を有する。
同期信号が端子１１からＡ／Ｄ変換器６に入力する。Ａ
／Ｄ変換器６は、時間軸が変動した水平同期信号が得ら
れたときの正弦波信号５ｉｎ（２πｆａｔ）の電圧をサ
ンプリングし、それをディジタル信号として出力する機
能を有する。
Ａ／Ｄ変換器６から出力されたディジタル信号は演算器
７に入力する。演算器７では、ディジタル信号の絶対位
相ａを求め、初期位相設定器８で予め設定きれた位相す
との位相差（ａ−ｂ＝ｃ）を算出し、その位相差の正弦
成分５ｔｎ（ａ−ｂ）と余弦成分ｃｏｓ（ａ−ｂ）が演
算器７に内蔵されたディジタルＲＯＭを用いて出力され
る。したがって、これはまた正弦用のＲＯＭと余弦用の
ＲＯＭを用意し、位相ａ、ｂをアドレスとしてこれらＲ
ＯＭを同時にアクセスすれば、位相差（ａ−ｂ）に対応
した正弦成分と余弦成分（何れもディジタル信号）とを
同時に出力させることができる。
７に入力する。演算器７では、ディジタル信号の絶対位
相ａを求め、初期位相設定器８で予め設定きれた位相す
との位相差（ａ−ｂ＝ｃ）を算出し、その位相差の正弦
成分５ｔｎ（ａ−ｂ）と余弦成分ｃｏｓ（ａ−ｂ）が演
算器７に内蔵されたディジタルＲＯＭを用いて出力され
る。したがって、これはまた正弦用のＲＯＭと余弦用の
ＲＯＭを用意し、位相ａ、ｂをアドレスとしてこれらＲ
ＯＭを同時にアクセスすれば、位相差（ａ−ｂ）に対応
した正弦成分と余弦成分（何れもディジタル信号）とを
同時に出力させることができる。
第２図はＲＯＭ内容の一例である。
この直交位相関係にある２つの正弦成分５ｉｎ（ａ−ｂ
）と余弦成分ｃｏｓ（ａ−ｂ）が第１及び第２の検出信
号として機能する。
）と余弦成分ｃｏｓ（ａ−ｂ）が第１及び第２の検出信
号として機能する。
演算器７から出力された正弦成分５ｉｎ（ａ−ｂ）は第
１のＤ／Ａ変換器３に供給され、余弦成分ｃｏｓ（ａ
ｂ）は第２のＤ／Ａ変換器５に供給される。Ｄ／Ａ変
換器３．５は、共に検出信号である入力ディジタル４８
号をアナログ信号に変換する際、基準信号でその出力振
幅が制御できるようになされたものが使用される。
１のＤ／Ａ変換器３に供給され、余弦成分ｃｏｓ（ａ
ｂ）は第２のＤ／Ａ変換器５に供給される。Ｄ／Ａ変
換器３．５は、共に検出信号である入力ディジタル４８
号をアナログ信号に変換する際、基準信号でその出力振
幅が制御できるようになされたものが使用される。
したがって、第１のＤ／Ａ変換器３では第１の基準信号
である正弦波信号５ｉｎ（２πｆｃｔ）と、第１の検出
信号である正弦成分５ｉｎ（ａ−ｂ）との乗算が行なわ
れ、その乗算結果（アナログ信号）である ｓｉｎ （２πｆ ｃ ｔ） ・ｓｉｎ （ａ−
ｂ）が出力される。
である正弦波信号５ｉｎ（２πｆｃｔ）と、第１の検出
信号である正弦成分５ｉｎ（ａ−ｂ）との乗算が行なわ
れ、その乗算結果（アナログ信号）である ｓｉｎ （２πｆ ｃ ｔ） ・ｓｉｎ （ａ−
ｂ）が出力される。
第２のＤ／Ａ変換器５では、第２の基準信号である余弦
波信号ｃｏｓ（２πｆａｔ）と、第２の検出信号である
余弦成分ｃｏｓ（ａ−ｂ）との乗算が行なわれ、その乗
算結果（アナログ信号）ｃｏｓ （２πｆ ｃ ｔ）
・ｃｏｓ （ａ−ｂ）が出力される。
波信号ｃｏｓ（２πｆａｔ）と、第２の検出信号である
余弦成分ｃｏｓ（ａ−ｂ）との乗算が行なわれ、その乗
算結果（アナログ信号）ｃｏｓ （２πｆ ｃ ｔ）
・ｃｏｓ （ａ−ｂ）が出力される。
夫々の乗算出力はアナログ加算器９で加算される。アナ
ログ加算器９の出力は以下のようになる。
ログ加算器９の出力は以下のようになる。
ｓｉｎ （２７Ｅ ｆ ｃ ｔ） ・ｓｉｎ （ｃ）
＋ｃｏｓ（２πｆｃｔ） ｃｏｓ（ｃ）＝ｃｏｓ（２
πｆｃｔ−ｃ） （ただし、ｃ＝ａ−ｂ） となり、第１の基準信号とは９０°位相の異なる余弦波
信号ｃｏｓ（２πｆｃｔ）に対してＣだけ位相が遅れた
余弦波信号ｃｏｓ（２πｆｃｔ−ｃ）が出力される。
＋ｃｏｓ（２πｆｃｔ） ｃｏｓ（ｃ）＝ｃｏｓ（２
πｆｃｔ−ｃ） （ただし、ｃ＝ａ−ｂ） となり、第１の基準信号とは９０°位相の異なる余弦波
信号ｃｏｓ（２πｆｃｔ）に対してＣだけ位相が遅れた
余弦波信号ｃｏｓ（２πｆｃｔ−ｃ）が出力される。
最後に、この余弦波信号ｃｏｓ（２πｆａｔ−ｃ）がコ
ンパレータ１２で２値化されて書き込みクロックＷ−Ｃ
Ｋとなされる。したがって、この書き込みクロックＷ−
ＣＫは水平同期信号に位相が同期したクロックである。
ンパレータ１２で２値化されて書き込みクロックＷ−Ｃ
Ｋとなされる。したがって、この書き込みクロックＷ−
ＣＫは水平同期信号に位相が同期したクロックである。
このように最終的に出力される余弦波信号ｃｏｓ（２π
ｆｃｔ−ｃ）には、基準信号の１クロツクに対する水平
同期信号の位相差に対応した位相Ｃが現われる。つまり
、基準信号である正弦波信号と入力信号である水平同期
信号との位相差Ｃだけ、瞬時に正弦波信号と同一である
余弦波信号Ｃｏ５（２πｆｃｔ）の位相が変化させられ
る。
ｆｃｔ−ｃ）には、基準信号の１クロツクに対する水平
同期信号の位相差に対応した位相Ｃが現われる。つまり
、基準信号である正弦波信号と入力信号である水平同期
信号との位相差Ｃだけ、瞬時に正弦波信号と同一である
余弦波信号Ｃｏ５（２πｆｃｔ）の位相が変化させられ
る。
しかも、この余弦波信号ｃｏｓ（２πｆａｔ）は、時間
軸変動をもつ水平同期信号に位相ロックしている。余弦
波信号ｃｏｓ（２πｆａｔ）は、コンパレータ１２によ
って２値信号に変換されているため、安定した書き込み
クロックＷ−ＣＫとして得られる。
軸変動をもつ水平同期信号に位相ロックしている。余弦
波信号ｃｏｓ（２πｆａｔ）は、コンパレータ１２によ
って２値信号に変換されているため、安定した書き込み
クロックＷ−ＣＫとして得られる。
上述した実施例では、水平同期信号に対する書き込みク
ロックの初期位相を合わせることのみで再生映像信号の
時間軸補正を行なっているが、これでも十分なＴＢＣ効
果が得られる。
ロックの初期位相を合わせることのみで再生映像信号の
時間軸補正を行なっているが、これでも十分なＴＢＣ効
果が得られる。
これは、コンポーネント記録の動画または静止画でも、
一つの水平期間の中での時間軸変動は小ざいからである
。ただし、より正確なＴＢＣ効果を要求する場合は、水
平同期信号の終了位相誤差をＴＢＣ２０のメモリ２２に
記憶させ、この記憶誤差に基づき、ディジタル信号から
アナログ信号に変換するＤ／Ａ変換器２３のサンプリン
グクロック（読み出しクロックＲ−ＣＫ）の位相を水平
周期の単位で、位相変調すればよい。そして、この読み
出しクロックの発生回路として、上述した書き込みクロ
ック発生回路と同じ手段を使用すればよい。
一つの水平期間の中での時間軸変動は小ざいからである
。ただし、より正確なＴＢＣ効果を要求する場合は、水
平同期信号の終了位相誤差をＴＢＣ２０のメモリ２２に
記憶させ、この記憶誤差に基づき、ディジタル信号から
アナログ信号に変換するＤ／Ａ変換器２３のサンプリン
グクロック（読み出しクロックＲ−ＣＫ）の位相を水平
周期の単位で、位相変調すればよい。そして、この読み
出しクロックの発生回路として、上述した書き込みクロ
ック発生回路と同じ手段を使用すればよい。
なお、この発明は上述した実施例に限定されるものでは
ない。例えば、正弦波信号と余弦波信号は位相が１７４
周期ずれただけで、全く等しい（８号であるから、上述
した実施例において正弦波と余弦波を交換しても全く同
じ効果が得られる。
ない。例えば、正弦波信号と余弦波信号は位相が１７４
周期ずれただけで、全く等しい（８号であるから、上述
した実施例において正弦波と余弦波を交換しても全く同
じ効果が得られる。
また、Ｄ／Ａ変換器３．５においては、正弦波同士、余
弦波同士を乗算したが、これも同様の理由により正弦波
と余弦波とを乗算してもよい。その場合には、最終的に
出力される余弦波信号における位相Ｃの符合が反転する
だけである。
弦波同士を乗算したが、これも同様の理由により正弦波
と余弦波とを乗算してもよい。その場合には、最終的に
出力される余弦波信号における位相Ｃの符合が反転する
だけである。
アナログ加算器９．においては、加算処理ではなく、減
算処理を行なってもよい。
算処理を行なってもよい。
［発明の効果］
以上説明したように、この発明によれば、入力信号に対
する基準信号の位相を、高帯域でかつ高速に同期をとる
ことができるから、十分に広い周波数応答範囲と、速い
応答速度とをあわせ持った安定な書き込みクロックなど
の基準クロックを発生きせることができる。
する基準信号の位相を、高帯域でかつ高速に同期をとる
ことができるから、十分に広い周波数応答範囲と、速い
応答速度とをあわせ持った安定な書き込みクロックなど
の基準クロックを発生きせることができる。
そのため、この発明は特に短時間の時間軸変動があり、
また高い回転ジッダを有するような光デイスク静止画フ
ァイルなどのＴＢＣ書き込みクロック発生回路に適用し
て極めて有効である。
また高い回転ジッダを有するような光デイスク静止画フ
ァイルなどのＴＢＣ書き込みクロック発生回路に適用し
て極めて有効である。
・水晶発振器
・バンドパスフィルタ
・Ｄ／Ａ変換器
・１／４周期遅延器
・Ｄ／Ａ変換器
・Ａ／Ｄ変換器
・演算器
・初期位相設定器
・書と込みクロック発生回路
第１図はこの発明に係る基準クロック発生回路の一例を
示すブロック図、第２図は正弦ＲＯＭ及び余弦ＲＯＭの
内容を示す波形図、第３図は従来のＴＢＣのブロック図
、第４図は従来のＴＢＣに用いられている書き込みクロ
ック発生回路のブロック図である。
示すブロック図、第２図は正弦ＲＯＭ及び余弦ＲＯＭの
内容を示す波形図、第３図は従来のＴＢＣのブロック図
、第４図は従来のＴＢＣに用いられている書き込みクロ
ック発生回路のブロック図である。
Claims (1)
- （１）直交位相関係を有する第１及び第２の基準信号と
、 入力信号と上記第１の基準信号との位相差を検出し、こ
の位相差をもつ直交位相関係を有する第１及び第２の検
出信号と、 上記第１及び第２の基準信号と、上記第１及び第２の検
出信号から上記入力信号と位相同期した基準クロックが
作成されるようになされたことを特徴とする基準クロッ
ク発生回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077171A JP2533368B2 (ja) | 1989-03-29 | 1989-03-29 | クロック発生回路 |
| KR1019900702529A KR930011837B1 (ko) | 1989-03-29 | 1990-03-28 | 클럭발생장치 |
| CA002029872A CA2029872C (en) | 1989-03-29 | 1990-03-28 | Clock generating apparatus |
| DE69029916T DE69029916T2 (de) | 1989-03-29 | 1990-03-28 | Taktsignalgenerator |
| ES90905658T ES2097144T3 (es) | 1989-03-29 | 1990-03-28 | Generador de reloj. |
| US07/613,696 US5132554A (en) | 1989-03-29 | 1990-03-28 | Clock generating apparatus |
| EP90905658A EP0417328B1 (en) | 1989-03-29 | 1990-03-28 | Clock generator |
| PCT/JP1990/000429 WO1990011662A1 (fr) | 1989-03-29 | 1990-03-28 | Generateur de signaux d'horloge |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1077171A JP2533368B2 (ja) | 1989-03-29 | 1989-03-29 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02256382A true JPH02256382A (ja) | 1990-10-17 |
| JP2533368B2 JP2533368B2 (ja) | 1996-09-11 |
Family
ID=13626350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1077171A Expired - Lifetime JP2533368B2 (ja) | 1989-03-29 | 1989-03-29 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533368B2 (ja) |
-
1989
- 1989-03-29 JP JP1077171A patent/JP2533368B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2533368B2 (ja) | 1996-09-11 |
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