JPH02247755A - デユアルポートｒａｍのデータ保護回路 - Google Patents
デユアルポートｒａｍのデータ保護回路Info
- Publication number
- JPH02247755A JPH02247755A JP1067638A JP6763889A JPH02247755A JP H02247755 A JPH02247755 A JP H02247755A JP 1067638 A JP1067638 A JP 1067638A JP 6763889 A JP6763889 A JP 6763889A JP H02247755 A JPH02247755 A JP H02247755A
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- JP
- Japan
- Prior art keywords
- address
- dual port
- ram
- data
- switching controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデュアルポート方式のＲＡＭに関し、特にダブ
ルバッファ方式で生ずる書込みアドレスと読出しアドレ
スとの一致防止に関する。
ルバッファ方式で生ずる書込みアドレスと読出しアドレ
スとの一致防止に関する。
（従来の技術）
従来、この種のデュアルポート方式のＲＡＭにおいて、
読出し／書込みアドレスの一致によりデータの書込みが
できない場合には、アドレスが不一致になるまで書込み
側の動作を止める第１．の方式か、または書込み側と読
出し側との位相をずらして動作させるように構成した第
２の方式が公知であった。
読出し／書込みアドレスの一致によりデータの書込みが
できない場合には、アドレスが不一致になるまで書込み
側の動作を止める第１．の方式か、または書込み側と読
出し側との位相をずらして動作させるように構成した第
２の方式が公知であった。
（発明が解決しようとする昧題）
上述した従来のデュアルポート方式のＲＡＭの動作にお
いて、書込み側の動作を止める第１の方式では、データ
転送に遅れが生じるという欠点がある。また、データを
止めることのできない装置には第１の方式を採用するこ
とができないという欠点がある。さらに、書込み側と読
出し側との位相をずらせる第２の方式では、アドレスの
制御が必要となるという欠点がある。
いて、書込み側の動作を止める第１の方式では、データ
転送に遅れが生じるという欠点がある。また、データを
止めることのできない装置には第１の方式を採用するこ
とができないという欠点がある。さらに、書込み側と読
出し側との位相をずらせる第２の方式では、アドレスの
制御が必要となるという欠点がある。
本発明の目的は、読出しアドレスの内の１ビツトのみを
出力イネーブル信号と同一の信号として入力し、書込み
アドレスと読出しアドレスとの一致によるデータ転送の
遅れを補正することはよつて上記欠点を除去し、アドレ
ス発生回路を簡略化できるように構成したデュアルポー
トＲＡＭのデータ保護回路を提供するとと釦ある。
出力イネーブル信号と同一の信号として入力し、書込み
アドレスと読出しアドレスとの一致によるデータ転送の
遅れを補正することはよつて上記欠点を除去し、アドレ
ス発生回路を簡略化できるように構成したデュアルポー
トＲＡＭのデータ保護回路を提供するとと釦ある。
（！！！題を解決する丸めの手段）
本発明によるデュアルポートＲＡＭのデータ保護回路は
、一対のデュアルポートＲＡＭと、切替え制御器と、ア
ドレス発生手段とを具備して構成したものである。
、一対のデュアルポートＲＡＭと、切替え制御器と、ア
ドレス発生手段とを具備して構成したものである。
一対のデュアルポートＲＡＭは、出力イネーブルビット
を含むデータを並列形式で格納するためのものである。
を含むデータを並列形式で格納するためのものである。
切替え制御器は、出力イネーブルビットを使用し、一対
のデュアルポートＲＡＭの一方に書込み動作をさせてい
るときに、他方には読出し動作をさせるように制御を行
うためのものである。
のデュアルポートＲＡＭの一方に書込み動作をさせてい
るときに、他方には読出し動作をさせるように制御を行
うためのものである。
アドレス発生手段は、読出しアドレスと同時釦書込みア
ドレスを発生させて、切替え制御器を同期制御するため
のものである。
ドレスを発生させて、切替え制御器を同期制御するため
のものである。
（実施列）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるデュアルポートＲＡＭのデータ
保護回路の一実施例を示すブロック図である。
保護回路の一実施例を示すブロック図である。
第１図において、１はＳ／Ｐ変換回路、２はＰ／Ｓ変換
回路、３，４はそれぞれデュアルポートＲＡＭ、５はＲ
ＯＭ、８はカウンタ、７は切替え制御器である。
回路、３，４はそれぞれデュアルポートＲＡＭ、５はＲ
ＯＭ、８はカウンタ、７は切替え制御器である。
直列データはまず初めにＳ／Ｐ変換回路１にょクシリア
ル／パラレル変換（Ｓ／Ｐ ）され、ｍ（ｍ：正の整数
）ビットの並列データとなシ、ｍビットの並列データは
デュアルポートＲＡＭ３．４へ送られる。切替え制御器
Ｔからの書込みイネーブル（ＷＥ）信号によシ、書込み
アドレスの指示に従ってデュアルポートＲＡＭＰ、また
はデュアルポートＲＡＭ４ヘデータが書込まれる。
ル／パラレル変換（Ｓ／Ｐ ）され、ｍ（ｍ：正の整数
）ビットの並列データとなシ、ｍビットの並列データは
デュアルポートＲＡＭ３．４へ送られる。切替え制御器
Ｔからの書込みイネーブル（ＷＥ）信号によシ、書込み
アドレスの指示に従ってデュアルポートＲＡＭＰ、また
はデュアルポートＲＡＭ４ヘデータが書込まれる。
出力イネーブル（ＯＥ）信号により、デュアルポートＲ
ＡＭ３ｆたはデュアルポートＲＡＭ４が選択されると、
読出しアドレスの指示によってデータがデュアルポート
ＲＡＭ３またはデュアルポートＲＡＭ４から読出され、
その後でＰ／Ｓ変換回路２によってパラレル−シリアル
変換（Ｐ／Ｓ ）されて出力される。
ＡＭ３ｆたはデュアルポートＲＡＭ４が選択されると、
読出しアドレスの指示によってデータがデュアルポート
ＲＡＭ３またはデュアルポートＲＡＭ４から読出され、
その後でＰ／Ｓ変換回路２によってパラレル−シリアル
変換（Ｐ／Ｓ ）されて出力される。
カウンタ６によって発生したｎビット（ｎ：正の整数）
の読出しアドレスおよび書込みアドレスはＲＯＭ５およ
び切替え制御器７に加えられる。
の読出しアドレスおよび書込みアドレスはＲＯＭ５およ
び切替え制御器７に加えられる。
カウンタ６からの読出しアドレスはＲＯＭ５によって変
換され、ｎビットの書込みアドレスが生成される。
換され、ｎビットの書込みアドレスが生成される。
切替え制＃Ｉ］器７は、デュアルポートＲＡＭ３が書込
み動作をしているときにデュアルポートＲＡＭ４が読出
し動作をするか、またはデュアルポートＲＡＭ４が書込
み動作をしているときにデュアルポートＲＡＭ３が読出
し動作をするように制御を行う。
み動作をしているときにデュアルポートＲＡＭ４が読出
し動作をするか、またはデュアルポートＲＡＭ４が書込
み動作をしているときにデュアルポートＲＡＭ３が読出
し動作をするように制御を行う。
上記のように書込みアドレスは、読出しアドレスをＲＯ
Ｍ５によって変換することによって生成される。このま
までは、書込みアドレスと読出しアドレスとが一致する
場合も発生しうる。
Ｍ５によって変換することによって生成される。このま
までは、書込みアドレスと読出しアドレスとが一致する
場合も発生しうる。
そこで、デュアルポートの機能上、読出し優先のため、
仁のような場合には樗込みができなくなってしまう。よ
って、デュアルポートＲＯＭ５の読出しアドレスの１ビ
ツトに対して出力イネーブルを表わす％ＯＥＩ ’信号
を追加し、デュアルポートＲＯＭ４の読出しアドレスの
１ビツトに対して出力イネーブルを表わす％ＯＥ２’信
号を追加する。辷れＫよって、両アドレスを不一致にす
ることができる。
仁のような場合には樗込みができなくなってしまう。よ
って、デュアルポートＲＯＭ５の読出しアドレスの１ビ
ツトに対して出力イネーブルを表わす％ＯＥＩ ’信号
を追加し、デュアルポートＲＯＭ４の読出しアドレスの
１ビツトに対して出力イネーブルを表わす％ＯＥ２’信
号を追加する。辷れＫよって、両アドレスを不一致にす
ることができる。
ここで、ｎビットのアドレスは、デュアルポートＲＡＭ
５．４の続出しアドレス数から１ビツトを差引いたもの
である。
５．４の続出しアドレス数から１ビツトを差引いたもの
である。
（発明の効果）
以上説明したように本発明は、出力イネーブル信号をア
ドレスに追加することによって、同一のアドレスでのデ
ータの書込みができるという効果がある。
ドレスに追加することによって、同一のアドレスでのデ
ータの書込みができるという効果がある。
＠１図は、本発明によるデュアルポートＲＡＭのデータ
保護回路の一実施例を示すブロック図である。 １拳・・シリアル／パラレル変換回路 ３ 。 ５ ・ ６ ・ ７ ・ ・φパラレル／シリアル変換回路 ４・−・デュアルポートＲＡＭ ・・ＲＯＭ ―・カウンタ ー・切替え制御器 １〜１０６ｅＩＩ・信号線
保護回路の一実施例を示すブロック図である。 １拳・・シリアル／パラレル変換回路 ３ 。 ５ ・ ６ ・ ７ ・ ・φパラレル／シリアル変換回路 ４・−・デュアルポートＲＡＭ ・・ＲＯＭ ―・カウンタ ー・切替え制御器 １〜１０６ｅＩＩ・信号線
Claims (1)
- 出力イネーブルビットを含むデータを並列形式で格納す
るための一対のデュアルポートＲＡＭと、前記出力イネ
ーブルビットを使用して前記一対のデュアルポートＲＡ
Ｍの一方に書込み動作をさせているときに他方には読出
し動作をさせるように制御を行うための切替え制御器と
、読出しアドレスと同時に書込みアドレスを発生させて
前記切替え制御器を同期制御するためのアドレス発生手
段とを具備して構成したことを特徴とするデュアルポー
トＲＡＭのデータ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067638A JPH02247755A (ja) | 1989-03-22 | 1989-03-22 | デユアルポートｒａｍのデータ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067638A JPH02247755A (ja) | 1989-03-22 | 1989-03-22 | デユアルポートｒａｍのデータ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02247755A true JPH02247755A (ja) | 1990-10-03 |
Family
ID=13350739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1067638A Pending JPH02247755A (ja) | 1989-03-22 | 1989-03-22 | デユアルポートｒａｍのデータ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02247755A (ja) |
-
1989
- 1989-03-22 JP JP1067638A patent/JPH02247755A/ja active Pending
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