JP3299157B2 - アドレス情報伝達制御方法及び情報処理装置 - Google Patents
アドレス情報伝達制御方法及び情報処理装置Info
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- JP3299157B2 JP3299157B2 JP35030797A JP35030797A JP3299157B2 JP 3299157 B2 JP3299157 B2 JP 3299157B2 JP 35030797 A JP35030797 A JP 35030797A JP 35030797 A JP35030797 A JP 35030797A JP 3299157 B2 JP3299157 B2 JP 3299157B2
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Description
【０００１】
【発明の属する技術分野】本発明はアドレス情報の伝達
制御方法に関して、特にアドレス情報の伝達に要する情
報量を削減するアドレス情報伝達制御方法及びその情報
処理装置に関する。
制御方法に関して、特にアドレス情報の伝達に要する情
報量を削減するアドレス情報伝達制御方法及びその情報
処理装置に関する。
【０００２】
【従来の技術】従来のこの種のアドレス情報の伝達制御
方法及び情報処理装置は、例えばインテル社のＭＰＵの
ようにアドレス情報をアドレスバス等からそのまま、あ
るいは時分割して伝達するようにして制御していた。
一般に、プログラムを実行する場合、アドレス情報は順
にインクリメントした値が生成される頻度が多いが、そ
の場合でも前述したＭＰＵでは、アドレス情報の全ビッ
ト情報を伝達するようにしていた。
方法及び情報処理装置は、例えばインテル社のＭＰＵの
ようにアドレス情報をアドレスバス等からそのまま、あ
るいは時分割して伝達するようにして制御していた。
一般に、プログラムを実行する場合、アドレス情報は順
にインクリメントした値が生成される頻度が多いが、そ
の場合でも前述したＭＰＵでは、アドレス情報の全ビッ
ト情報を伝達するようにしていた。
【０００３】
【発明が解決しようとする課題】この従来のアドレス情
報の伝達制御方法及び情報処理装置では、前述したよう
にアドレス情報の全ビット情報をそのまま伝達するよう
にしているので、アドレスバス上の信号線が頻繁に変化
することとなり、その信号線の変化による消費電流が増
大していた。本発明は、この信号線の変化を最小限に抑
えるようにして、消費電流を削減するアドレス情報の伝
達制御方法および情報処理装置を提案するものである。
報の伝達制御方法及び情報処理装置では、前述したよう
にアドレス情報の全ビット情報をそのまま伝達するよう
にしているので、アドレスバス上の信号線が頻繁に変化
することとなり、その信号線の変化による消費電流が増
大していた。本発明は、この信号線の変化を最小限に抑
えるようにして、消費電流を削減するアドレス情報の伝
達制御方法および情報処理装置を提案するものである。
【０００４】
【課題を解決するための手段】前記の課題を解決するた
め本発明のアドレス情報伝達制御方法及び情報処理装置
は、ｎビット（ｎは正の整数）のアドレス情報Ａ（ｉ）
を伝達するときに（ｉは任意の自然数）、直前に確定し
たアドレス情報Ａ（ｉ−１）と比較演算して、Ａ（ｉ）
がＡ（ｉ−１）に１を加算した値であることを示すイン
クリメント信号と、Ａ（ｉ）がＡ（ｉ−１）から１を減
算した値であることを示すデイクリメント信号と、Ａ
（ｉ）がＡ（ｉ−１）の各ビットを反転した値であるこ
とを示すインバート信号と、Ａ（ｉ）がＡ（ｉ−１）の
全ビットの半数以下のビット数を反転した値であること
を示すランダムａ信号と、Ａ（ｉ）がＡ（ｉ−１）の全
ビットの半数より多くのビット数を反転した値であるこ
とを示すランダムｂ信号とを、この順に優先順位をつけ
て生成するようにして、前記ランダム信号ａが能動のと
きには、Ａ（ｉ）とＡ（ｉ−１）との排他的論理和をと
りビットの値が１であるビット位置の情報を続けて伝達
し、前記ランダムｂ信号が能動のときには、Ａ（ｉ）と
Ａ（ｉ−１）との排他的論理和をとりビットの値が０で
あるビット位置の情報を続けて伝達した後、このＡ
（ｉ）の値をＡ（ｉ−１）の値として格納するようにし
て、前記の各処理内容を繰り返し実行することにより、
アドレス情報を伝達するようにしたことを特徴とするア
ドレス情報伝達制御方法とした。
め本発明のアドレス情報伝達制御方法及び情報処理装置
は、ｎビット（ｎは正の整数）のアドレス情報Ａ（ｉ）
を伝達するときに（ｉは任意の自然数）、直前に確定し
たアドレス情報Ａ（ｉ−１）と比較演算して、Ａ（ｉ）
がＡ（ｉ−１）に１を加算した値であることを示すイン
クリメント信号と、Ａ（ｉ）がＡ（ｉ−１）から１を減
算した値であることを示すデイクリメント信号と、Ａ
（ｉ）がＡ（ｉ−１）の各ビットを反転した値であるこ
とを示すインバート信号と、Ａ（ｉ）がＡ（ｉ−１）の
全ビットの半数以下のビット数を反転した値であること
を示すランダムａ信号と、Ａ（ｉ）がＡ（ｉ−１）の全
ビットの半数より多くのビット数を反転した値であるこ
とを示すランダムｂ信号とを、この順に優先順位をつけ
て生成するようにして、前記ランダム信号ａが能動のと
きには、Ａ（ｉ）とＡ（ｉ−１）との排他的論理和をと
りビットの値が１であるビット位置の情報を続けて伝達
し、前記ランダムｂ信号が能動のときには、Ａ（ｉ）と
Ａ（ｉ−１）との排他的論理和をとりビットの値が０で
あるビット位置の情報を続けて伝達した後、このＡ
（ｉ）の値をＡ（ｉ−１）の値として格納するようにし
て、前記の各処理内容を繰り返し実行することにより、
アドレス情報を伝達するようにしたことを特徴とするア
ドレス情報伝達制御方法とした。
【０００５】そして、前記のアドレス情報伝達制御方法
によりアドレス情報を伝達制御するようにしたことを特
徴とする情報処理装置とした。
によりアドレス情報を伝達制御するようにしたことを特
徴とする情報処理装置とした。
【０００６】また、前記アドレス情報伝達制御方法によ
り生成された前記アドレス情報Ａ（ｉ）を受信すると
き、前記直前に確定したアドレス情報Ａ（ｉ−１）と、
前記インクリメント信号、デイクリメント信号、インバ
ート信号、ランダム信号ａ及びランダム信号ｂと、さら
に、ランダムａ信号が能動のときにはＡ（ｉ）とＡ（ｉ
−１）との排他的論理和をとりビットの値が１であるビ
ット位置を示す情報とから、また、ランダムｂ信号が能
動のときにはＡ（ｉ）とＡ（ｉ−１）との排他的論理和
をとりビットの値が０のビット位置を示す情報とから、
前記アドレス情報Ａ（ｉ）を受信再生し、その後このＡ
（ｉ）の値をＡ（ｉ−１）の値として格納するようにし
て、前記の各処理内容を繰り返し実行することによりア
ドレス情報を伝達するようにしたことを特徴とするアド
レス情報伝達制御方法とした。
り生成された前記アドレス情報Ａ（ｉ）を受信すると
き、前記直前に確定したアドレス情報Ａ（ｉ−１）と、
前記インクリメント信号、デイクリメント信号、インバ
ート信号、ランダム信号ａ及びランダム信号ｂと、さら
に、ランダムａ信号が能動のときにはＡ（ｉ）とＡ（ｉ
−１）との排他的論理和をとりビットの値が１であるビ
ット位置を示す情報とから、また、ランダムｂ信号が能
動のときにはＡ（ｉ）とＡ（ｉ−１）との排他的論理和
をとりビットの値が０のビット位置を示す情報とから、
前記アドレス情報Ａ（ｉ）を受信再生し、その後このＡ
（ｉ）の値をＡ（ｉ−１）の値として格納するようにし
て、前記の各処理内容を繰り返し実行することによりア
ドレス情報を伝達するようにしたことを特徴とするアド
レス情報伝達制御方法とした。
【０００７】また、前記のアドレス情報伝達制御方法に
よりアドレス情報を受信再生するようにしたことを特徴
とする情報処理装置とした。
よりアドレス情報を受信再生するようにしたことを特徴
とする情報処理装置とした。
【０００８】また、前記のアドレス情報伝達制御方法の
手順を情報処理装置に実行させるためのプログラムを記
録したことを特徴とする記録媒体により、前記アドレス
情報伝達制御方法を、他の情報処理装置にも利用できる
ようにした。
手順を情報処理装置に実行させるためのプログラムを記
録したことを特徴とする記録媒体により、前記アドレス
情報伝達制御方法を、他の情報処理装置にも利用できる
ようにした。
【０００９】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
下に図面を参照して説明する。
【００１０】図１は、本発明の第１の実施の形態を説明
するブロック図、図２は図１のＭＰＵ１のアドレス情報
伝達制御部３の動作手順を示す動作フロー図、図３は図
１のメモリ・周辺デバイス２のアドレス情報受信再生制
御部４の動作手順を示す動作フロー図である。
するブロック図、図２は図１のＭＰＵ１のアドレス情報
伝達制御部３の動作手順を示す動作フロー図、図３は図
１のメモリ・周辺デバイス２のアドレス情報受信再生制
御部４の動作手順を示す動作フロー図である。
【００１１】図１で、ＭＰＵ（マイクロプロセッサユニ
ット）１は、アドレス情報伝達制御部３を備え、このア
ドレス情報伝達制御部３は、リセット信号５により初期
値Ａ（０）に設定されるｎビットのＡ（ｉ−１）レジス
タ３０を含み、プログラムカウンタ等で生成される内部
アドレス情報１０を入力値Ａ（ｉ）として、前記Ａ（ｉ
−１）レジスタ３０に格納されている値Ａ（ｉ−１）と
比較演算して、Ａ（ｉ）がＡ（ｉ−１）に１を加算した
値であることを示すインクリメント信号１０１と、Ａ
（ｉ）がＡ（ｉ−１）から１を減算した値であることを
示すデイクリメント信号１０２と、Ａ（ｉ）がＡ（ｉ−
１）の各ビットを反転した値であることを示すインバー
ト信号１０３と、Ａ（ｉ）がＡ（ｉ−１）の全ビットの
半数以下のビット数を反転した値であることを示すラン
ダムａ信号１０４と、Ａ（ｉ）がＡ（ｉ−１）の全ビッ
トの半数より多くのビット数を反転した値であることを
示すランダムｂ信号１０５とを前記の順の優先順で生成
するようにしている。またこのとき、前記ランダム信号
ａ１０４が能動のときには、Ａ（ｉ）とＡ（ｉ−１）と
の排他的論理和をとりビットの値が１であるビット位置
の情報を信号伝達バス１０６上に続けて伝達出力し、前
記ランダムｂ信号１０５が能動のときには、Ａ（ｉ）と
Ａ（ｉ−１）との排他的論理和をとりビットの値が０で
あるビット位置の情報を信号伝達バス１０６上に続けて
伝達出力し、その伝達処理が完了後に前記Ａ（ｉ）の値
を前記Ａ（ｉ−１）レジスタに格納して、前記の各処理
を繰り返し実行することによりアドレス情報を伝達す
る。
ット）１は、アドレス情報伝達制御部３を備え、このア
ドレス情報伝達制御部３は、リセット信号５により初期
値Ａ（０）に設定されるｎビットのＡ（ｉ−１）レジス
タ３０を含み、プログラムカウンタ等で生成される内部
アドレス情報１０を入力値Ａ（ｉ）として、前記Ａ（ｉ
−１）レジスタ３０に格納されている値Ａ（ｉ−１）と
比較演算して、Ａ（ｉ）がＡ（ｉ−１）に１を加算した
値であることを示すインクリメント信号１０１と、Ａ
（ｉ）がＡ（ｉ−１）から１を減算した値であることを
示すデイクリメント信号１０２と、Ａ（ｉ）がＡ（ｉ−
１）の各ビットを反転した値であることを示すインバー
ト信号１０３と、Ａ（ｉ）がＡ（ｉ−１）の全ビットの
半数以下のビット数を反転した値であることを示すラン
ダムａ信号１０４と、Ａ（ｉ）がＡ（ｉ−１）の全ビッ
トの半数より多くのビット数を反転した値であることを
示すランダムｂ信号１０５とを前記の順の優先順で生成
するようにしている。またこのとき、前記ランダム信号
ａ１０４が能動のときには、Ａ（ｉ）とＡ（ｉ−１）と
の排他的論理和をとりビットの値が１であるビット位置
の情報を信号伝達バス１０６上に続けて伝達出力し、前
記ランダムｂ信号１０５が能動のときには、Ａ（ｉ）と
Ａ（ｉ−１）との排他的論理和をとりビットの値が０で
あるビット位置の情報を信号伝達バス１０６上に続けて
伝達出力し、その伝達処理が完了後に前記Ａ（ｉ）の値
を前記Ａ（ｉ−１）レジスタに格納して、前記の各処理
を繰り返し実行することによりアドレス情報を伝達す
る。
【００１２】また、図１のメモリ・周辺デバイス２にお
いては、アドレス情報受信再生制御部４で、前記の各信
号を受信してアドレス情報を以下のように再生制御す
る。ここに、アドレス情報受信再生制御部４は、リセッ
ト信号５により初期値Ａ（０）に設定されるＡＲ（ｉ−
１）レジスタ４０を含んでいる。
いては、アドレス情報受信再生制御部４で、前記の各信
号を受信してアドレス情報を以下のように再生制御す
る。ここに、アドレス情報受信再生制御部４は、リセッ
ト信号５により初期値Ａ（０）に設定されるＡＲ（ｉ−
１）レジスタ４０を含んでいる。
【００１３】図３に示すように、このアドレス情報受信
再生制御部４では、前記の各信号を受信して、ＡＲ（ｉ
−１）レジスタ４０に格納された値ＡＲ（ｉ−１）と、
前記インクリメント信号１０１、デイクリメント信号１
０２、インバート信号１０３、ランダム信号ａ１０４及
びランダム信号ｂ１０５とを受信する。
再生制御部４では、前記の各信号を受信して、ＡＲ（ｉ
−１）レジスタ４０に格納された値ＡＲ（ｉ−１）と、
前記インクリメント信号１０１、デイクリメント信号１
０２、インバート信号１０３、ランダム信号ａ１０４及
びランダム信号ｂ１０５とを受信する。
【００１４】このとき、インクリメント信号が能動のと
きには、前記ＡＲ（ｉ−１）レジスタに格納された値に
１を加算した値をアドレス情報Ａ（ｉ）として内部アド
レス２０に出力する。
きには、前記ＡＲ（ｉ−１）レジスタに格納された値に
１を加算した値をアドレス情報Ａ（ｉ）として内部アド
レス２０に出力する。
【００１５】また、デイクリメント信号１０２が能動の
ときには、前記ＡＲ（ｉ−１）レジスタに格納された値
から１を減算した値をアドレス情報Ａ（ｉ）として内部
アドレス２０に出力する。
ときには、前記ＡＲ（ｉ−１）レジスタに格納された値
から１を減算した値をアドレス情報Ａ（ｉ）として内部
アドレス２０に出力する。
【００１６】また、インバート信号１０３が能動のとき
には、前記ＡＲ（ｉ−１）レジスタに格納された値の各
ビット値を反転した値をアドレス情報Ａ（ｉ）として内
部アドレス２０に出力する。
には、前記ＡＲ（ｉ−１）レジスタに格納された値の各
ビット値を反転した値をアドレス情報Ａ（ｉ）として内
部アドレス２０に出力する。
【００１７】また、ランダムａ信号１０４が能動のとき
には、ＡＲ（ｉ−１）レジスタに格納された値Ａ（ｉ−
１）に対して、情報伝達バス１０６上のビットの値が１
であるビット位置を示す情報に対応するビット位置のビ
ット値を反転した値をアドレス情報Ａ（ｉ）として内部
アドレス２０に出力する。
には、ＡＲ（ｉ−１）レジスタに格納された値Ａ（ｉ−
１）に対して、情報伝達バス１０６上のビットの値が１
であるビット位置を示す情報に対応するビット位置のビ
ット値を反転した値をアドレス情報Ａ（ｉ）として内部
アドレス２０に出力する。
【００１８】また、ランダムｂ信号１０５が能動のとき
には、ＡＲ（ｉ−１）レジスタに格納された値Ａ（ｉ−
１）から、その各ビット値を反転した値Ａ＊（ｉ−１）
を得た後、情報伝達バス１０６上のビットの値が０のビ
ット位置を示す情報に対応するビット位置のビット値を
反転した値をアドレス情報Ａ（ｉ）として内部アドレス
２０に出力した後、前記Ａ（ｉ）の値を前記ＡＲ（ｉ−
１）レジスタに格納し、前記の角処理を繰り返し実行す
るようにしてアドレス情報を受信再生する。
には、ＡＲ（ｉ−１）レジスタに格納された値Ａ（ｉ−
１）から、その各ビット値を反転した値Ａ＊（ｉ−１）
を得た後、情報伝達バス１０６上のビットの値が０のビ
ット位置を示す情報に対応するビット位置のビット値を
反転した値をアドレス情報Ａ（ｉ）として内部アドレス
２０に出力した後、前記Ａ（ｉ）の値を前記ＡＲ（ｉ−
１）レジスタに格納し、前記の角処理を繰り返し実行す
るようにしてアドレス情報を受信再生する。
【００１９】図４は、前記信号１０１，１０２，１０３
の内のいずれかの信号が能動の場合の各信号線の変化の
様子を示したもので、前記信号１０１，１０２，１０３
のいずれか一本の信号線が変化するのみである。
の内のいずれかの信号が能動の場合の各信号線の変化の
様子を示したもので、前記信号１０１，１０２，１０３
のいずれか一本の信号線が変化するのみである。
【００２０】図５は、前記信号１０４または１０５が能
動の場合の各信号線の変化の様子を示したもので、前記
の信号線１０４あるいは１０５のいずれか一本の信号線
と、情報伝達バス１０６が所要のビット位置数分だけ変
化するのみである。
動の場合の各信号線の変化の様子を示したもので、前記
の信号線１０４あるいは１０５のいずれか一本の信号線
と、情報伝達バス１０６が所要のビット位置数分だけ変
化するのみである。
【００２１】
【発明の効果】以上のように、本発明のアドレス情報伝
達制御方法および情報処理装置によれば、アドレス情報
の変化がインクリメント、デイクリメント、あるいは全
反転のときには、一本の情報伝達信号線のみが変化し、
アドレス情報がランダムに変化した場合にも、変化した
ビット情報に限定して伝達するようにしているので、情
報伝達信号線の変化による電流消費を削減することがで
きるという効果がある。
達制御方法および情報処理装置によれば、アドレス情報
の変化がインクリメント、デイクリメント、あるいは全
反転のときには、一本の情報伝達信号線のみが変化し、
アドレス情報がランダムに変化した場合にも、変化した
ビット情報に限定して伝達するようにしているので、情
報伝達信号線の変化による電流消費を削減することがで
きるという効果がある。
【図１】本発明の第１の実施の形態を説明するブロック
図。
図。
【図２】本発明の第１の実施の形態のアドレス情報伝達
制御部３の動作手順を説明する動作フロー図。
制御部３の動作手順を説明する動作フロー図。
【図３】本発明の第１の実施の形態のアドレス情報受信
再生制御部４の動作手順を説明する動作フロー図。
再生制御部４の動作手順を説明する動作フロー図。
【図４】本発明の第１の実施の形態の信号１０１、１０
２、１０３のいずれかが能動の場合の各信号線の変化を
示す図。
２、１０３のいずれかが能動の場合の各信号線の変化を
示す図。
【図５】本発明の第１の実施の形態の信号１０４、１０
５のいずれかが能動の場合の各信号線の変化を示す図。
５のいずれかが能動の場合の各信号線の変化を示す図。
１ ＭＰＵ ２ メモリ・周辺デバイス ３ アドレス情報伝達制御部 ４ アドレス情報受信再生制御部 ５ リセット信号 １０、２０ 内部アドレス ３０ Ａ（ｉ−１）レジスタ ４０ ＡＲ（ｉ−１）レジスタ １０１ インクリメント信号 １０２ デイクリメント信号 １０３ インバート信号 １０４ ランダムａ信号 １０５ ランダムｂ信号 １０６ 情報伝達バス
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18
Claims (6)
- 【請求項１】 ｎビット（ｎは正の整数）のアドレス情
報Ａ（ｉ）を伝達するときに（ｉは任意の自然数）、直
前に確定したアドレス情報Ａ（ｉ−１）と比較演算し
て、Ａ（ｉ）がＡ（ｉ−１）に１を加算した値であるこ
とを示すインクリメント信号と、Ａ（ｉ）がＡ（ｉ−
１）から１を減算した値であることを示すデイクリメン
ト信号と、Ａ（ｉ）がＡ（ｉ−１）の各ビットを反転し
た値であることを示すインバート信号と、Ａ（ｉ）がＡ
（ｉ−１）の全ビットの半数以下のビット数を反転した
値であることを示すランダムａ信号と、Ａ（ｉ）がＡ
（ｉ−１）の全ビットの半数より多くのビット数を反転
した値であることを示すランダムｂ信号とを、この順に
優先度をつけて生成するようにして、前記ランダム信号
ａが能動のときには、Ａ（ｉ）とＡ（ｉ−１）との排他
的論理和をとりビットの値が１であるビット位置の情報
を続けて伝達し、前記ランダムｂ信号が能動のときに
は、Ａ（ｉ）とＡ（ｉ−１）との排他的論理和をとりビ
ットの値が０であるビット位置の情報を続けて伝達し、
その伝達が完了した後、このＡ（ｉ）の値をＡ（ｉ−
１）の値として格納して、前記の各処理内容を繰り返す
ようにしてアドレス情報を伝達するようにしたことを特
徴とするアドレス情報伝達制御方法。 - 【請求項２】 請求項１記載のアドレス情報伝達制御方
法により生成された前記アドレス情報Ａ（ｉ）を受信す
るとき、前記直前に確定したアドレス情報Ａ（ｉ−１）
と、前記インクリメント信号、デイクリメント信号、イ
ンバート信号、ランダム信号ａ及びランダム信号ｂと、
さらに、ランダムａ信号が能動のときにはＡ（ｉ）とＡ
（ｉ−１）との排他的論理和をとりビットの値が１であ
るビット位置を示す情報とから、また、ランダムｂ信号
が能動のときにはＡ（ｉ）とＡ（ｉ−１）との排他的論
理和をとりビットの値が０のビット位置を示す情報とか
ら、前記アドレス情報Ａ（ｉ）を受信再生した後、この
Ａ（ｉ）の値をＡ（ｉ−１）の値として格納するように
して、前記の処理内容を繰り返すようにして、アドレス
情報を伝達するようにしたことを特徴とするアドレス情
報伝達制御方法。 - 【請求項３】 請求項１記載のアドレス情報伝達制御方
法によりアドレス情報を伝達制御するようにしたことを
特徴とする情報処理装置。 - 【請求項４】 請求項２記載のアドレス情報伝達制御方
法によりアドレス情報を受信再生するようにしたことを
特徴とする情報処理装置。 - 【請求項５】 請求項１記載のアドレス情報伝達制御方
法の手順を情報処理装置に実行させるためのプログラム
を記録したことを特徴とする記録媒体。 - 【請求項６】 請求項２記載のアドレス情報伝達制御方
法の手順を情報処理装置に実行させるためのプログラム
を記録したことを特徴とする記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35030797A JP3299157B2 (ja) | 1997-12-19 | 1997-12-19 | アドレス情報伝達制御方法及び情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35030797A JP3299157B2 (ja) | 1997-12-19 | 1997-12-19 | アドレス情報伝達制御方法及び情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11184796A JPH11184796A (ja) | 1999-07-09 |
| JP3299157B2 true JP3299157B2 (ja) | 2002-07-08 |
Family
ID=18409606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35030797A Expired - Fee Related JP3299157B2 (ja) | 1997-12-19 | 1997-12-19 | アドレス情報伝達制御方法及び情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3299157B2 (ja) |
-
1997
- 1997-12-19 JP JP35030797A patent/JP3299157B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11184796A (ja) | 1999-07-09 |
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