JPH02244910A - ディジタル―アナログ変換器 - Google Patents
ディジタル―アナログ変換器Info
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- JPH02244910A JPH02244910A JP2028134A JP2813490A JPH02244910A JP H02244910 A JPH02244910 A JP H02244910A JP 2028134 A JP2028134 A JP 2028134A JP 2813490 A JP2813490 A JP 2813490A JP H02244910 A JPH02244910 A JP H02244910A
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- 239000003990 capacitor Substances 0.000 claims abstract description 78
- 238000006243 chemical reaction Methods 0.000 claims abstract description 35
- 238000005070 sampling Methods 0.000 claims abstract description 21
- 238000010586 diagram Methods 0.000 description 13
- 238000001914 filtration Methods 0.000 description 6
- 238000013139 quantization Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 5
- 238000009499 grossing Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 101710129448 Glucose-6-phosphate isomerase 2 Proteins 0.000 description 1
- JWOLLWQJKQOEOL-UHFFFAOYSA-N OOOOOOOOOOOOO Chemical compound OOOOOOOOOOOOO JWOLLWQJKQOEOL-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M7/3026—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3042—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator being of the error feedback type, i.e. having loop filter stages in the feedback path only
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ディジタル−アナログ変換装置に関する。
［従来の技ｖｉＦ
この型式の装置においては、変換は次３つの段階におい
て実施される。すなわち、 ・ディジタル標本のビット数は、道標本化と変調（デル
タ−シグマ変調）とによって１に減少させられる。
て実施される。すなわち、 ・ディジタル標本のビット数は、道標本化と変調（デル
タ−シグマ変調）とによって１に減少させられる。
・１ビット標本は、簡単な１ビツトのディジタル−アナ
ログ変換器によってアナログ信号に変換される。
ログ変換器によってアナログ信号に変換される。
・アナログ信号のフィルタ処理又は平滑化が遂行される
。
。
この装置の欠点は、アナログ信号のスペクトルに含まれ
る帯域外周波雑音にある。
る帯域外周波雑音にある。
さらに、平滑化フィルタは、正確な遮断周波数及びその
帯域外周波の高度の排除という厳しい条件を満足しなけ
ればならない。
帯域外周波の高度の排除という厳しい条件を満足しなけ
ればならない。
［発明の解決しようとする問題点］
本発明の目的は、向上された帯域外周波排除性能を有す
る上述の型式のディジタル−アナログ変換装置を提供す
ることにある。
る上述の型式のディジタル−アナログ変換装置を提供す
ることにある。
本発明の他の目的は、最小分解能が１２ビツトであり、
かつ電話応用に対する仕様に適合する相補形金属酸化物
半導体（０ＭＯ８）ディジタル回路の形に集積化される
ことが可能なディジタル−アナログ変換装置を提供する
ことにある。
かつ電話応用に対する仕様に適合する相補形金属酸化物
半導体（０ＭＯ８）ディジタル回路の形に集積化される
ことが可能なディジタル−アナログ変換装置を提供する
ことにある。
Ｅ問題を解決するための手段］
したがって、本発明の目的であるディジタル−アナログ
変換器は、次のような特徴を有する、すなわち、このデ
ィジタル−アナログ変換器は演算増幅器を含み、この増
幅器の入力に第１コンデンサが第１群スイッチによって
接続され、これらの第１コンデンサは第２群スイッチに
よって参照電圧源のいずれか又は接地電位にさらに接続
され、この演算増幅器の入力は第２コンデンサを経由し
てこの演算増幅器の出力にさらに接続され、これらの第
１群スイッチ及び第２群スイッチは被変換ディジタル信
号によって制御されその結果、変換段階の第１区間中に
参照電圧から第１コンデンサを予充電することを保証し
、かつ変換段階の第２区間又は再分配段階中に演算増幅
器の出力に被変換ディジタル信号に相当するいくつかの
アナログ電圧レベルを得るようにこの演算増幅器と第２
コンデンサを含む回路へ第１コンデンサを接続すること
を保証し、この変換は ｖｓ （ｎＴ）− （Ｃ２／Ｃ１）ＶＲ［１−２Ｑｘ１ （ｎＴ）］ ［１
＋Ｑ×０（ｎＴ）１なる式によって定義され、ここに、
■Ｓはアナログ出ノＪ信号電圧、Ｖｓ （ｎＴ）は時刻
ｎＴにおける°１圧ＶＳ、Ｔは標本化周期、及びｎは無
次元整数である。
変換器は、次のような特徴を有する、すなわち、このデ
ィジタル−アナログ変換器は演算増幅器を含み、この増
幅器の入力に第１コンデンサが第１群スイッチによって
接続され、これらの第１コンデンサは第２群スイッチに
よって参照電圧源のいずれか又は接地電位にさらに接続
され、この演算増幅器の入力は第２コンデンサを経由し
てこの演算増幅器の出力にさらに接続され、これらの第
１群スイッチ及び第２群スイッチは被変換ディジタル信
号によって制御されその結果、変換段階の第１区間中に
参照電圧から第１コンデンサを予充電することを保証し
、かつ変換段階の第２区間又は再分配段階中に演算増幅
器の出力に被変換ディジタル信号に相当するいくつかの
アナログ電圧レベルを得るようにこの演算増幅器と第２
コンデンサを含む回路へ第１コンデンサを接続すること
を保証し、この変換は ｖｓ （ｎＴ）− （Ｃ２／Ｃ１）ＶＲ［１−２Ｑｘ１ （ｎＴ）］ ［１
＋Ｑ×０（ｎＴ）１なる式によって定義され、ここに、
■Ｓはアナログ出ノＪ信号電圧、Ｖｓ （ｎＴ）は時刻
ｎＴにおける°１圧ＶＳ、Ｔは標本化周期、及びｎは無
次元整数である。
本発明の他の目的であるディジタル−アナログ変換器と
スイッチコンデンサフィルタとの集合体は、次のような
特徴を有する、すなわち、この集合体は上に定義された
ようなディジタル−アナログ変換器を含む第１段とスイ
ッチコンデンサフィルタを有する第２段を含み、第２段
は積分コンデンサを有する増幅器を含み第２段の入力は
コンデンサと第３群スイッチ、第４群スイッチとを経由
して第１段の演算増幅器の出力に接続され、第２段の出
力は帰還コンデンサを経由して第１段の演算増幅器の入
力に開回路状に帰還し、帰還コンデンサを第２段の増幅
器の出力と第１段の演算増幅器の入力とに接続する回路
にスイッチが挿入され、これらのスイッチは第１段のデ
ィジタル−アナログ変換器に対する制御信号を発生する
ために被変換ディジタル信号と組み合わせて使用される
クロック信号によって制御される。
スイッチコンデンサフィルタとの集合体は、次のような
特徴を有する、すなわち、この集合体は上に定義された
ようなディジタル−アナログ変換器を含む第１段とスイ
ッチコンデンサフィルタを有する第２段を含み、第２段
は積分コンデンサを有する増幅器を含み第２段の入力は
コンデンサと第３群スイッチ、第４群スイッチとを経由
して第１段の演算増幅器の出力に接続され、第２段の出
力は帰還コンデンサを経由して第１段の演算増幅器の入
力に開回路状に帰還し、帰還コンデンサを第２段の増幅
器の出力と第１段の演算増幅器の入力とに接続する回路
にスイッチが挿入され、これらのスイッチは第１段のデ
ィジタル−アナログ変換器に対する制御信号を発生する
ために被変換ディジタル信号と組み合わせて使用される
クロック信号によって制御される。
本発明の他の目的であるディジタル−アナログ変換ｔ装
置は、いくつかの量子化レベルを有しかつ上に定義され
たディジタル−アナログ変換器とスイッチコンデン丈フ
ィルタとの集合体に関連するディジタル変調器を含むこ
とを特徴とする。
置は、いくつかの量子化レベルを有しかつ上に定義され
たディジタル−アナログ変換器とスイッチコンデン丈フ
ィルタとの集合体に関連するディジタル変調器を含むこ
とを特徴とする。
本発明は、実施例によりかつ付図を参照して全面的に行
われる次の説明を援用して一層深く理解されるであろう
。
われる次の説明を援用して一層深く理解されるであろう
。
［実施例］
第１図はディジタル−アナログ変換器を示し、この変換
器に含まれるディジタル変調器１はその入力にｎビット
、入力周波数Ｆｉの入力ディジタル信号を受信しかつそ
の出力からｎビット、周波数ＦＳの出力標本化信号を送
出する。
器に含まれるディジタル変調器１はその入力にｎビット
、入力周波数Ｆｉの入力ディジタル信号を受信しかつそ
の出力からｎビット、周波数ＦＳの出力標本化信号を送
出する。
変調器１はその出力を集合体２に接続され、この集合体
は低域フィルタと関連するディジタル−アナログ変換器
を含み、アナログ出力を供給する。
は低域フィルタと関連するディジタル−アナログ変換器
を含み、アナログ出力を供給する。
第２図に示されるディジタル−アナログ変換器はディジ
タル変調器１を含み、この変調器は二次デルタ−シグマ
変調器であり、その入力にディジタル標本を受信しかつ
周波数Ｆｓの出力標本化信号によってυＪ＠される。
タル変調器１を含み、この変調器は二次デルタ−シグマ
変調器であり、その入力にディジタル標本を受信しかつ
周波数Ｆｓの出力標本化信号によってυＪ＠される。
ディジタル変調器１は、ディジタル−アナログ変換器と
スイッチコンデンサフィルタとの集合体３に接続され、
また周波数Ｆｓの標本化信号によって制御されかつその
出力からアナログ信号を送出する。
スイッチコンデンサフィルタとの集合体３に接続され、
また周波数Ｆｓの標本化信号によって制御されかつその
出力からアナログ信号を送出する。
例えば、変ｌｌ器１の出力は、２ビットディジタル信号
ＱＸ１．ＱＸＯである。
ＱＸ１．ＱＸＯである。
このような変換器の主要な特性は、次の通りである。す
なわち、 ディジタル変調器１の出力は、すなわち、２ビツト量子
化４つの電圧レベル＋２ＶＲ，＋ＶＲ。
なわち、 ディジタル変調器１の出力は、すなわち、２ビツト量子
化４つの電圧レベル＋２ＶＲ，＋ＶＲ。
−ＶＲ，−２ＶＲ６
集合体３の平滑化フィルタ、すなわち、スイッチコンデ
ンサフィルタ３は、全体的に作働橘造の形に設計されて
いる。
ンサフィルタ３は、全体的に作働橘造の形に設計されて
いる。
２ビツトのデイシタルーア犬ログ変換は、集合体３の第
１段において実施される。
１段において実施される。
電圧参照は、全体的に差動的であり、かつ変調器１の及
び集合体３のフィルタの標本化周波数の２倍に等しい周
波数の２つのパルス電圧レベル＋ＶＲ，−ＶＲを供給す
る。
び集合体３のフィルタの標本化周波数の２倍に等しい周
波数の２つのパルス電圧レベル＋ＶＲ，−ＶＲを供給す
る。
第２図の変換装置の構成に使用されるディジタル変調器
は、第３図に詳細に示される。
は、第３図に詳細に示される。
ディジタル変調器１は、この変換装置の論理部分を構成
する。
する。
その機能は、アナログ変換を容易化するために、ディジ
タル入力標本のビットの数を減少させることにある。ピ
ット数のこの減少は、標本化周波数の実質的増大と標本
の変調によって得られる。
タル入力標本のビットの数を減少させることにある。ピ
ット数のこの減少は、標本化周波数の実質的増大と標本
の変調によって得られる。
第３図の例によって示された変調器は、二次デルタ−シ
グマ変調器である。
グマ変調器である。
この変調器の含む入力レジスタ４は、その入力に周波数
Ｆ１の入力標本信号Ｄｉを受信し、かつ周波数Ｆｅの入
力標本化信号によってυ１＠される。
Ｆ１の入力標本信号Ｄｉを受信し、かつ周波数Ｆｅの入
力標本化信号によってυ１＠される。
レジスタ４の出力は、第１加Ｉ＠器５に接続され、この
加算器はさらに第ルジスタ６の出力に接続され、後者は
周波数１”ｓの出力標本化信号によって制御される。
加算器はさらに第ルジスタ６の出力に接続され、後者は
周波数１”ｓの出力標本化信号によって制御される。
加算器５の出力は第２加算姦７に接続され、第２加輝器
は、また、第２レジメタ８の出力に接続される。
は、また、第２レジメタ８の出力に接続される。
第２加算器７の出力は量子化器９の入力に接続され、こ
の量子化器の出力は変調器の出力を構成Ｊる。
の量子化器の出力は変調器の出力を構成Ｊる。
量子化器９の出力は否定回路１ｏを経由して第３加算器
１１の入力に接続され、第３加算器の他の入力は第２加
算器７の出力に接続され、第３加算器の出力は第２レジ
スタ８と第４加ＩＥ器１２の入力に接続され、第４加算
器の他の入力は第１加算器５の出力にまた出力は第ルジ
スタ６の入力に接続される。
１１の入力に接続され、第３加算器の他の入力は第２加
算器７の出力に接続され、第３加算器の出力は第２レジ
スタ８と第４加ＩＥ器１２の入力に接続され、第４加算
器の他の入力は第１加算器５の出力にまた出力は第ルジ
スタ６の入力に接続される。
入力標本信号Ｄｉは、数ｋＨｚの程度の低周波を１３ビ
ツトに符号化する。
ツトに符号化する。
この入力標本信号は、周波数Ｆｅで入力レジスタ４に装
荷されかつ変調器の動作周波数、すなわち、周波数Ｆｓ
で読み出される。
荷されかつ変調器の動作周波数、すなわち、周波数Ｆｓ
で読み出される。
ディジタル値は２の補数法によって符号化される。
量子化器９は、その出力に２ビツトのディジタル信号Ｑ
Ｘ１．ＱＸＯを供給し、後続して使用されるディジタル
−アナログ変換器に適合づる４レベルに符号化する。
Ｘ１．ＱＸＯを供給し、後続して使用されるディジタル
−アナログ変換器に適合づる４レベルに符号化する。
量子化器９は、対応表の形に作製される。
説明された本発明の実施例に使用される量子化器は、そ
の貞埋値表によって下のように与えられる。
の貞埋値表によって下のように与えられる。
０１××
００１×
ｏｏｏ。
ｏｏｏ。
１０Ｘ
１０××
表 に
次デルターシグマディジタル変調器に対する量子化器の
定義 Ｖｘ Ｑｘｌ ＱｘＯ××
×× ×××× ×××× ０ １×××× ×
××× ＸＸＸＩ ０ １×××× ××××
×××× ０ １１××× ×××× ｘｘｘｘ
０ １０ｘｘｘ ｘｘｘｘ ｘｘｘｘ
−１Ｑ Ｑｌｘｘｘ ｘｘｘｘ ｘｘｘｘ
ｉ 。
定義 Ｖｘ Ｑｘｌ ＱｘＯ××
×× ×××× ×××× ０ １×××× ×
××× ＸＸＸＩ ０ １×××× ××××
×××× ０ １１××× ×××× ｘｘｘｘ
０ １０ｘｘｘ ｘｘｘｘ ｘｘｘｘ
−１Ｑ Ｑｌｘｘｘ ｘｘｘｘ ｘｘｘｘ
ｉ 。
Ｏ××× ×××× ×××× １ １ｘｘｘｘ
ｘｘｘｘ ｘｘｘｘ ｉ １ｘｘｘ
ｘ ｘｘｘｘ ｘｘｘｘ １ １ｘｘｘ
ｘ ｘｘｘｘ ｘｘｘｘ １ １アナロ
グ ＋２ ＋２ ＋２ ＋１ （２ＶＲ） ＋２ （ＶＲ） −１（−Ｖｌ灼 −２（−２ＶＲ） 出力２ビットディジタル信号ＱＸ１．ＱＸＯ−Ｑ（Ｖｘ
）の４つの状態を発生するための（Ｖｘ ）の値に関す
る判定しきい値を、この変調器の信号／ＩＩ音比のよう
な性能目標の関数として変化させることができる。
ｘｘｘｘ ｘｘｘｘ ｉ １ｘｘｘ
ｘ ｘｘｘｘ ｘｘｘｘ １ １ｘｘｘ
ｘ ｘｘｘｘ ｘｘｘｘ １ １アナロ
グ ＋２ ＋２ ＋２ ＋１ （２ＶＲ） ＋２ （ＶＲ） −１（−Ｖｌ灼 −２（−２ＶＲ） 出力２ビットディジタル信号ＱＸ１．ＱＸＯ−Ｑ（Ｖｘ
）の４つの状態を発生するための（Ｖｘ ）の値に関す
る判定しきい値を、この変調器の信号／ＩＩ音比のよう
な性能目標の関数として変化させることができる。
ディジタル参照値が、ディジタル−アナログ変換の際に
使用されるアナログ参照電圧に関連させられる。
使用されるアナログ参照電圧に関連させられる。
本実施例においては、ディジタル参照値は２１２−４０
９６であって、これが次の表２に示される帰還値Ｄ×を
与える。
９６であって、これが次の表２に示される帰還値Ｄ×を
与える。
ＱＸｔ Ｑｘ。
ｏ ｉ ｏｏｏｉ
ＯＯ−＋ ■■
表２
敗 −欲
（ＸＸ）０ ００００ ００００ １１１１
００００ ００００ｉｏｏｏ ｏｏｏｏ 凹
００ １１１１ １０００ ００００１ｏｏｏ
ｏｏｏｏ ｏｏｏｏ ｏ伍預１ｏｏｏ
ｏｏｏ。
００００ ００００ｉｏｏｏ ｏｏｏｏ 凹
００ １１１１ １０００ ００００１ｏｏｏ
ｏｏｏｏ ｏｏｏｏ ｏ伍預１ｏｏｏ
ｏｏｏ。
（ＸＸＸＩ ００００ ００００ ００（）１
０ＧＱＯ００００ｏｏｏ。
０ＧＱＯ００００ｏｏｏ。
＠Ｏ０
減算の実行を回避するために、発生されかつ入力レジス
タ４及び加算器７の出力信号の値ＬＩＸ及びＶＸに加算
されるのは、−ＱＸである。
タ４及び加算器７の出力信号の値ＬＩＸ及びＶＸに加算
されるのは、−ＱＸである。
ディジタル変調器は、第４図に示される処理装置で以て
実現される。
実現される。
この処理装置は、２ビツトサイクル計数器１４を含みこ
の計数器は状態復号器１５、計算装Ｍ１６及びクロック
信号発生器１７に接続され、後者は信号ＰＨ［１，ＰＨ
１０を発生する。計算装置１６及びクロック信号発生器
１７の出力は、論即集合体１７ａに接続され、後者はそ
の出力に信号ＰＨ１１，ＰＨ１２及び信号ＰＨ１２，Ｑ
ＸＯ。
の計数器は状態復号器１５、計算装Ｍ１６及びクロック
信号発生器１７に接続され、後者は信号ＰＨ［１，ＰＨ
１０を発生する。計算装置１６及びクロック信号発生器
１７の出力は、論即集合体１７ａに接続され、後者はそ
の出力に信号ＰＨ１１，ＰＨ１２及び信号ＰＨ１２，Ｑ
ＸＯ。
Ｑ×１、ＱＸＯ，ＱＸＩ（７）組合わせの結果である信
号ＰＨＩ ２ （ＱｘＯ） 、 ＰＨ１２（Ｑ×０）、
Ｐ ト１１２ （Ｑｘｌ）、 ＰＨ１２（Ｑ
Ｘｌ））を供給するが、これら組合わせ信号は、第６図
を参照して説明されるゲイシタルーアナログ変換器及び
これを一部として含むある集合体３く第２図）のｔｊｌ
ｍを行おうとするものである。
号ＰＨＩ ２ （ＱｘＯ） 、 ＰＨ１２（Ｑ×０）、
Ｐ ト１１２ （Ｑｘｌ）、 ＰＨ１２（Ｑ
Ｘｌ））を供給するが、これら組合わせ信号は、第６図
を参照して説明されるゲイシタルーアナログ変換器及び
これを一部として含むある集合体３く第２図）のｔｊｌ
ｍを行おうとするものである。
計数器１４は、順序りＯツク信号（４” ＦＳ）によっ
て制御される。
て制御される。
標本化周期中、４つの利用＋１能なサイクルが、次の表
３によって説明される変調関数の４つの操作の実行に当
たって、使用される。
３によって説明される変調関数の４つの操作の実行に当
たって、使用される。
表 ３
０ Ｄｉ １ Ｕｘ−８ｘ＋Ｄｉ １１ Ｄ
２ １ Ｖｘ−Ｒｘ＋Ｕｘ １２ Ｄ３ １
Ｒｘ−Ｖｘ−Ｄｘ １３ ０４ １ ５ｘ−Ｕｘ−Ｄ
ｘ １計算装訳を、ここで、第５図を参照してさらに
詳しく説明しよう。
２ １ Ｖｘ−Ｒｘ＋Ｕｘ １２ Ｄ３ １
Ｒｘ−Ｖｘ−Ｄｘ １３ ０４ １ ５ｘ−Ｕｘ−Ｄ
ｘ １計算装訳を、ここで、第５図を参照してさらに
詳しく説明しよう。
計算１置に含まれる入力レジスタ１８は、第３図の回路
内のレジスタ４に相当し、第３図のレジスタ６．８を、
それぞれ、実現する第２レジスタ（１９又はＡ）に一方
で、第２レジスタ（２０又はＢ）に他方で接続される。
内のレジスタ４に相当し、第３図のレジスタ６．８を、
それぞれ、実現する第２レジスタ（１９又はＡ）に一方
で、第２レジスタ（２０又はＢ）に他方で接続される。
入力レジスタ１８は、人力読出し信号ＤＩＮで１１ｔｌ
Ｏされ、一方レジスタ１９及び２ｏは、読出し及び書込
みを制御する読出し、謳込み信号ＲＡ１．ＷＡ、１及び
ＲＢｌ、ＷＢｌによって、それぞれ、制御される。
Ｏされ、一方レジスタ１９及び２ｏは、読出し及び書込
みを制御する読出し、謳込み信号ＲＡ１．ＷＡ、１及び
ＲＢｌ、ＷＢｌによって、それぞれ、制御される。
第２レジスタ１９又はレジスタＡは、その出力を第３図
に示された回路の加算器５．７．１１及び１２の機能を
実現する加算装置２１の入力ＥＡに接続される。第２レ
ジスタ２０又はレジスタＢは、加算装置２１の入力ＦＢ
に接続される。
に示された回路の加算器５．７．１１及び１２の機能を
実現する加算装置２１の入力ＥＡに接続される。第２レ
ジスタ２０又はレジスタＢは、加算装置２１の入力ＦＢ
に接続される。
加算装置２１の入力ＥＡ、ＥＢは、また、−□ｘ発生符
号変換器２２の対応する出力に接続され、この符号変換
器は続出しモードにおいて信号［くＡ２及びＲＢ２によ
って２１１ ｍされ、かつ計算装置の出ツノから到来す
るディジタル信号Ｑ×１゜ＱＸＯを受信する。
号変換器２２の対応する出力に接続され、この符号変換
器は続出しモードにおいて信号［くＡ２及びＲＢ２によ
って２１１ ｍされ、かつ計算装置の出ツノから到来す
るディジタル信号Ｑ×１゜ＱＸＯを受信する。
加算ｆｉ１２１の出力は、レジスタ（１９又はＡ）、（
２０又はＢ）の出力に閉回路状に帰還され、かつまた量
子化器−符号化器２３の入力に接続され、後者は第３図
に示された近°ｆ化器９を実現する。
２０又はＢ）の出力に閉回路状に帰還され、かつまた量
子化器−符号化器２３の入力に接続され、後者は第３図
に示された近°ｆ化器９を実現する。
量子化器−符号化器２３の出力は、出力レジスタ２４の
対応する出力に接続され、このレジスタは裏込みモード
において信号ＷＱによってＭｉｌｌされかつその出力に
信号ＱＸ１．ＱＸＯを供給する。
対応する出力に接続され、このレジスタは裏込みモード
において信号ＷＱによってＭｉｌｌされかつその出力に
信号ＱＸ１．ＱＸＯを供給する。
この処理装置は、２つのクロック段階によって１’ｌｌ
！ｌされる。これらは、すなわら、第９図に示す様に 読出し段ＦａＬであって、この段階中ｔｉＩＩ御信号が
セットされ及びデータが読み出されかつ加算器２１の入
力に印加される。
！ｌされる。これらは、すなわら、第９図に示す様に 読出し段ＦａＬであって、この段階中ｔｉＩＩ御信号が
セットされ及びデータが読み出されかつ加算器２１の入
力に印加される。
書込み段ＭＥであって、この段階中に計算結果が書込み
モードにおいて選択レジスタ内へ装荷される。
モードにおいて選択レジスタ内へ装荷される。
この処理装置は、３つの情報経路レベルを含み、その１
つは計数器１４用であり、別の１つは状態復号器１５用
であり、残りの１つは計Ｉｌ装Ｗ１１６（第４図）内の
サイクル実行用である。
つは計数器１４用であり、別の１つは状態復号器１５用
であり、残りの１つは計Ｉｌ装Ｗ１１６（第４図）内の
サイクル実行用である。
計算装置の機能は、８つの信号によって１１１１１１さ
れる。これらの信号は、すなわち、 ５つの読出し信号ＲＡ１．ＲＡ２．Ｒ８１゜ＲＢ２．Ｄ
ＩＮ、これらは読出し段階中に能動性であり、かつバス
ＢＳ上に基準面を置き、これを次の読出し段ＦａＬまで
維持する。
れる。これらの信号は、すなわち、 ５つの読出し信号ＲＡ１．ＲＡ２．Ｒ８１゜ＲＢ２．Ｄ
ＩＮ、これらは読出し段階中に能動性であり、かつバス
ＢＳ上に基準面を置き、これを次の読出し段ＦａＬまで
維持する。
３つの書込み信号ＷＡ１ 、ＷＡ２．ＷＱ、これらは、
書込み段階Ｅ中に、パスＢＳ上に存在する値の装荷を可
能とする。
書込み段階Ｅ中に、パスＢＳ上に存在する値の装荷を可
能とする。
これら８つの信号は、状Ｂ、復号器１５（第４図）によ
って、これがサイクル計数器１４から受信した信号から
発生される。
って、これがサイクル計数器１４から受信した信号から
発生される。
量子化器−符号化器２３の真理値表は、前掲の表１に与
えられている。
えられている。
ディジタル信号ＱＸ１は、最上位桁ビット（Ｖｘ１５（
符号ビット））に等しい。
符号ビット））に等しい。
ディジタル信号（Ｑ×０）は、上位桁（■×１５、ＶＸ
ｌ ４．ＶＸｌ ３．ＶＸｌ ２．ＶＸＩ １ ’）の
論理組合わせによって得られる。すなわち、ＱＸＯ−Ａ
ＮＤ （ＯＲ（ＶＸＩ ５． ＶＸＩ ４゜Ｖ
ｘｌ ３．Ｖｘｌ ２．Ｖｘｌ １ ）、ＮＡＮＤ（Ｖ
ＸＩ ５．ＶＸｌ ４．ＶＸｌ ３．ＶＸｌ ２゜ＶＸ
ｌｌ））。
ｌ ４．ＶＸｌ ３．ＶＸｌ ２．ＶＸＩ １ ’）の
論理組合わせによって得られる。すなわち、ＱＸＯ−Ａ
ＮＤ （ＯＲ（ＶＸＩ ５． ＶＸＩ ４゜Ｖ
ｘｌ ３．Ｖｘｌ ２．Ｖｘｌ １ ）、ＮＡＮＤ（Ｖ
ＸＩ ５．ＶＸｌ ４．ＶＸｌ ３．ＶＸｌ ２゜ＶＸ
ｌｌ））。
符号変換器２２は、ハード書込みによって信号（Ｑ×１
、Ｑ×０）から、表２に従って帰還値（−Ｄｘ＞を発生
する。
、Ｑ×０）から、表２に従って帰還値（−Ｄｘ＞を発生
する。
表３によって与えられる変ｍ器の４つの操作は、次の４
つのサイクルによって実行される。すなわら、 ＊ サイクル１ Ａ＋Ｄ ｉ→ Ａ段階り中に承
認された信号ＲＡ１の動作の下でのレジスタＡの内容の
読出し。
つのサイクルによって実行される。すなわら、 ＊ サイクル１ Ａ＋Ｄ ｉ→ Ａ段階り中に承
認された信号ＲＡ１の動作の下でのレジスタＡの内容の
読出し。
段階り中に承認された信号ＤＩＮの動作の下での入力レ
ジスタ１８の内容のべ出し。
ジスタ１８の内容のべ出し。
段！！ＩＥ中に活性な信号ＷＡＩの動作の下でのバスＢ
Ｓ上に置かれかつレジスタＡ内へ１き込まれた加算の結
果。
Ｓ上に置かれかつレジスタＡ内へ１き込まれた加算の結
果。
＊ サイクル２ Ｂ＋Ａ→ Ｂ
段階り中に承認された信号ＲＡＩの動作の下でのレジス
タＡの内容の読出し。
タＡの内容の読出し。
段階り中に承認された信号Ｒ８１の動作の下での入力レ
ジスタＢの内容の読出し。
ジスタＢの内容の読出し。
段ＭＥ中に活性な信号ＷＢＩの動作の下でのバスＢＳ上
に置かれかつレジスタＢ内へ書き込まれた加算の結果。
に置かれかつレジスタＢ内へ書き込まれた加算の結果。
段階Ｅ中に活性な信号ＷＱの動作の下での出力レジスタ
２４内に記憶された量子化の結果。
２４内に記憶された量子化の結果。
＊ サイクル３ Ｂ−ＯＸ→ Ｂ段階し中に承認
された信号Ｒ［３１の動作の下でのレジスタ８の内容の
読出し。
された信号Ｒ［３１の動作の下でのレジスタ８の内容の
読出し。
段階り中に承認された信号ＲＡ２の動作の下での符号変
換器２２によって供給される信号−１）ｘの胱出し。
換器２２によって供給される信号−１）ｘの胱出し。
段階Ｅ中に活性な信号ＷＢ１の動作の下でのバス８８上
に置かれかつレジスタＢ内へ書き込まれた加算の結果。
に置かれかつレジスタＢ内へ書き込まれた加算の結果。
＊ サイクル４ △−ＤＸ→ Ａ段階り中に承認
された信号ＲＡ１の動作の下でのレジスタＡの内容の跣
出し。
された信号ＲＡ１の動作の下でのレジスタＡの内容の跣
出し。
段階り中に承認された信号ＲＢ２の動作の下での−Ｄｘ
読出し。
読出し。
段階Ｅ中に活性な信号ＷＡＩの動作の下でのバス１３ｓ
上に置かれかつレジスタＡ内へ書き込まれた加算の結果
。
上に置かれかつレジスタＡ内へ書き込まれた加算の結果
。
ｉｌｌ Ｉｔ １号は、次の表４に従うサイクル番号か
ら状態複号器１５によって発生される。
ら状態複号器１５によって発生される。
表４
ＲＡＴ ＲＡ２ ＲＢＩ ＲＢ２ ＤＩＮ讐＾１−Ｂ１
顕サイクル１ｉｏｏｏｉｉｏ。
顕サイクル１ｉｏｏｏｉｉｏ。
サイクル２１０１０００１１
サイクル３０１１０００１０
サイクル４１００１０１００
第２図に示された回路の集合体３の部分であるディジタ
ル−アナログ変換器について、第６図を参照して、これ
から説明しよう。
ル−アナログ変換器について、第６図を参照して、これ
から説明しよう。
この変換装置は演算増幅器２５を含みこの増幅器の入力
は第１詳スイッチ２８−１から２８−６によって容量Ｃ
１の第１コンデン→ノ２６．２７に接続され、」ンデン
サ２６，２７は、さらに、第１群スイッチの端子と反対
端のこれらコンデンサの端子を第２群スイッチ２９−１
から１９−６のみによって２つの参照電圧源ＶＲ，Ｐ、
ＶＲＭに接続される。
は第１詳スイッチ２８−１から２８−６によって容量Ｃ
１の第１コンデン→ノ２６．２７に接続され、」ンデン
サ２６，２７は、さらに、第１群スイッチの端子と反対
端のこれらコンデンサの端子を第２群スイッチ２９−１
から１９−６のみによって２つの参照電圧源ＶＲ，Ｐ、
ＶＲＭに接続される。
演算増幅器２５の負入力は、容１ｃ２のコンデンサ３０
によって同増幅器の対応する出力に接続される。
によって同増幅器の対応する出力に接続される。
演算増幅器２５の正入力は、容量Ｃ２のコンデンサ３１
によって同増幅器の対応する出力に接続される。
によって同増幅器の対応する出力に接続される。
コンデンサ３０．３１を零リセットするスイッチ３２．
３３は、それぞれ、これらのコンデンサの端子に接続さ
れる。
３３は、それぞれ、これらのコンデンサの端子に接続さ
れる。
ディジタル・−アナログ変換の原理は、次の変換表に基
づいている。
づいている。
表 ５
変調器１ アナログ出力レベル出力符号
ＱＸｌ ＱＸＯ
０１＋２Ｖｒ
ｏ ｏ ＋ｖｒ
１ ０ −Ｖｒ
ｌ １ −２Ｖｒ
信号電圧レベル＋ｖｒ及び−ｖｒが利用可能に存在する
差１１１１装置の採用によって、この変換装置の４つの
アナログ信号電圧レベルの発生を、スイッチコンデンサ
技術を使用して容ｆｉ（これらの古註はその不正確性の
ゆえに容量比に基づ〈従来の変換器内に非直線性を導入
する）に無関係な仕方で、実行することができる。
差１１１１装置の採用によって、この変換装置の４つの
アナログ信号電圧レベルの発生を、スイッチコンデンサ
技術を使用して容ｆｉ（これらの古註はその不正確性の
ゆえに容量比に基づ〈従来の変換器内に非直線性を導入
する）に無関係な仕方で、実行することができる。
第６図の回路を使用するディジタル−アナログ変換は、
次のように実施される。
次のように実施される。
変換段階の第１区間（予充電段階）は、発生しようとす
るレベルがどのようであろうと、同じである。容ａｔｃ
ｉのコンデンサ２８．２７は充電されるが、そのうちの
１つは電圧レベル＋ｙｒに、他は電圧レベル−Ｖｒに充
電され、一方、容量Ｃ２のコンデンサ３０．３１は放電
される。
るレベルがどのようであろうと、同じである。容ａｔｃ
ｉのコンデンサ２８．２７は充電されるが、そのうちの
１つは電圧レベル＋ｙｒに、他は電圧レベル−Ｖｒに充
電され、一方、容量Ｃ２のコンデンサ３０．３１は放電
される。
変化段階の第２区間（再分配段階）は、コンデンサ２６
．２７を演算増幅器２５とコンデンサ３０．３１を含む
回路に接続することによって、実施される。コンデンサ
２６．２７の電荷は、したがって、コンデンサ３０．３
１内へ転送される。
．２７を演算増幅器２５とコンデンサ３０．３１を含む
回路に接続することによって、実施される。コンデンサ
２６．２７の電荷は、したがって、コンデンサ３０．３
１内へ転送される。
この接続を行う方法は、ディジタル変調器によって発生
される符号に依存し、かつ４つのアナログ出力信号電圧
レベルの１つの、演緯増幅器２５の出力における、発生
に対応する。
される符号に依存し、かつ４つのアナログ出力信号電圧
レベルの１つの、演緯増幅器２５の出力における、発生
に対応する。
変換法則は、次の式によって定義される。
Ｖｓ（ｎ丁）＝
（Ｃ２／Ｃ１）Ｖｒ ［１−２ＱＸ１ （ｎＴ）］ ［
１＋Ｑ×０（ｎＴ）］ここに、ＶＳはアナログ出力信号
電圧、Ｖｓ （ｎＴ）は時刻ｎＴにおける電圧ｙｓの値
を表示し、゛「は標本化周期、及びｎは無次元整数であ
る。
１＋Ｑ×０（ｎＴ）］ここに、ＶＳはアナログ出力信号
電圧、Ｖｓ （ｎＴ）は時刻ｎＴにおける電圧ｙｓの値
を表示し、゛「は標本化周期、及びｎは無次元整数であ
る。
使用される構成監素は発生されたアナログ信号電圧レベ
ルがなんであろうと同じであるから、これら異なるレベ
ルの間の数列の法則は、これらの構成要素の絶対値のみ
ならずそれらの相対値にも無関係である。コンデンサの
容量Ｃ１とＣ２比は、この回路の利得になんら影響しな
い。
ルがなんであろうと同じであるから、これら異なるレベ
ルの間の数列の法則は、これらの構成要素の絶対値のみ
ならずそれらの相対値にも無関係である。コンデンサの
容量Ｃ１とＣ２比は、この回路の利得になんら影響しな
い。
第７図に示されるように、このようにして発生された出
力信号は、このディジタル変調器によって符号化された
信号のデータ及びこの変調器によって発生された＾周波
ロイ化雑音を含む校正されたレベル（４レベル）のバル
スダ１を含む。この信号の低域フィルタ処理は、高周波
量子化雑音から有効信号を分離するために必要である。
力信号は、このディジタル変調器によって符号化された
信号のデータ及びこの変調器によって発生された＾周波
ロイ化雑音を含む校正されたレベル（４レベル）のバル
スダ１を含む。この信号の低域フィルタ処理は、高周波
量子化雑音から有効信号を分離するために必要である。
このように、ディジタル信号ＯＯは、一方でスイッチ２
９−３及び２９−４を閉じることによって、子充電段階
中に電圧ＶＲＰ及びＶＲＭに接続されていたコンデンサ
２６．２７の端子を接地電位に接続することで以て、ま
た他方でスイッチ２８−１及び２８−６を閉じることに
よってコンデンサ２６及び２７の他の端子を、それぞれ
、演算増幅器２５の負入力及び正入力に接続することで
以て、電圧レベルＶｒの、演算増幅器２５の出力端子に
おける発生に、立ち上がりを与える。
９−３及び２９−４を閉じることによって、子充電段階
中に電圧ＶＲＰ及びＶＲＭに接続されていたコンデンサ
２６．２７の端子を接地電位に接続することで以て、ま
た他方でスイッチ２８−１及び２８−６を閉じることに
よってコンデンサ２６及び２７の他の端子を、それぞれ
、演算増幅器２５の負入力及び正入力に接続することで
以て、電圧レベルＶｒの、演算増幅器２５の出力端子に
おける発生に、立ち上がりを与える。
ディジタル信号ＯＯに相当する電圧レベルＶｒは、演算
増幅器の出力に現れる。
増幅器の出力に現れる。
同様に、スイッチ２８−１から２８−６及び２９−１か
ら２９−６の適当な操作によって、ディジタル信号１０
，０１，１１に、それぞれ、相当する３つの他のレベル
−’Ｊｅ、＋２Ｖｒ。
ら２９−６の適当な操作によって、ディジタル信号１０
，０１，１１に、それぞれ、相当する３つの他のレベル
−’Ｊｅ、＋２Ｖｒ。
−２Ｖｒを有するアナログ出力信号電圧が得られる。
各種接続を行う方法は、ディジタル変調器１によって発
生された符号及び４つのアナログ出力信号電圧レベルの
１つの、演体増幅器２５の出力における、発生に相当す
る。
生された符号及び４つのアナログ出力信号電圧レベルの
１つの、演体増幅器２５の出力における、発生に相当す
る。
容量Ｃ１のコンデンサのスイッチ２８−１から２８−６
及び２９−１から２９−６との関連は、アナログ出力信
号電圧レベルの発生に必要な様々な構成の実現を可能に
する。
及び２９−１から２９−６との関連は、アナログ出力信
号電圧レベルの発生に必要な様々な構成の実現を可能に
する。
信号Ｑ×１及びＱＸＯの状態に従い実行される各種スイ
ッチのスイッチングは、第７図のタイミング波形線図に
示される４つのアナログ信号電圧レベルの発生を可能に
する。
ッチのスイッチングは、第７図のタイミング波形線図に
示される４つのアナログ信号電圧レベルの発生を可能に
する。
第６図の回路図では、コンデンサ、スイッチ、及び増幅
器の、みを含むので、スイッチコンデンサ技術を使用し
て製造し及び電子回路内に集積化するのが容易である。
器の、みを含むので、スイッチコンデンサ技術を使用し
て製造し及び電子回路内に集積化するのが容易である。
上に言及したように、第６図の回路によって発生された
信号は、有効信号と母子化雑音の両方を含む。
信号は、有効信号と母子化雑音の両方を含む。
第７図は、第６図のディジタル−アナログ変換器の各種
１１Ｊｔｌ！ｌ信号を示し、これらの信号は、ディジタ
ル変調器１によって、さらに正確に云えば、第４図にス
された回路の計算９ｉｌ！ｆ１６によって発生された信
号Ｑ×１、ＱＸＯと同じくりＯツク信号発生器１７によ
って供給されたクロック信号ＰＨ１１，ＰＨＩ２とから
論理集合体１７ａによって、供給される。
１１Ｊｔｌ！ｌ信号を示し、これらの信号は、ディジタ
ル変調器１によって、さらに正確に云えば、第４図にス
された回路の計算９ｉｌ！ｆ１６によって発生された信
号Ｑ×１、ＱＸＯと同じくりＯツク信号発生器１７によ
って供給されたクロック信号ＰＨ１１，ＰＨＩ２とから
論理集合体１７ａによって、供給される。
第７図の最下の波形は、第６図のディジタル−アナログ
変換器のアナログ出力信号を示し、この信号は４つのア
ナログ信号電圧レベルを含む。
変換器のアナログ出力信号を示し、この信号は４つのア
ナログ信号電圧レベルを含む。
スイッチコンデンサ技術は能動フィルタの製造にとって
適しているので、第６図の回路を、次の機能を同時に実
行可能にする一層複雑なスイッチコンデンサとの集合体
の構成に含ませると、有利である。
適しているので、第６図の回路を、次の機能を同時に実
行可能にする一層複雑なスイッチコンデンサとの集合体
の構成に含ませると、有利である。
アナログ−ディジタル変換
高周波雑音を除去する低域フィルタ処理アナログ信号再
生のための標本及び保持この回路は、したがって、ディ
ジタル変調器によって発生されたビット列から低域周波
信号の直接再生を可能にする。上述の３つの機能を与え
る回路を製造する１つの方法は、第８図に示される。
生のための標本及び保持この回路は、したがって、ディ
ジタル変調器によって発生されたビット列から低域周波
信号の直接再生を可能にする。上述の３つの機能を与え
る回路を製造する１つの方法は、第８図に示される。
第８図の回路図に示される集合体は、ディジタル−アナ
ログ変換器とスイッチコンテン１ナフイルタとの集合体
であって、これに第６図に示されたディジタル−アナロ
グ変換器が組み込まれ、後者は、事実上、この集合体の
第１段をＩａ成する。
ログ変換器とスイッチコンテン１ナフイルタとの集合体
であって、これに第６図に示されたディジタル−アナロ
グ変換器が組み込まれ、後者は、事実上、この集合体の
第１段をＩａ成する。
さらに、この集合体は第２段を含み、第２段は、フィル
タ処理及び第１段によって供給される４つの７ｔログ出
出力対電圧レベルを組み合わせることによって、準連続
アナログ出力信号電圧を再生するためのものである。
タ処理及び第１段によって供給される４つの７ｔログ出
出力対電圧レベルを組み合わせることによって、準連続
アナログ出力信号電圧を再生するためのものである。
第１段は、次の事実を除いて、第６図に示された回路と
同等である、すなわち、この第１段は演算増幅器２５に
関連する積分コンデンサ３０．３１の零セツト用スイッ
チ３２及び３２をもはや含んでいない、ということ。
同等である、すなわち、この第１段は演算増幅器２５に
関連する積分コンデンサ３０．３１の零セツト用スイッ
チ３２及び３２をもはや含んでいない、ということ。
ディジタル−アナログ変換器の演算増幅器２５の出力は
、第３群スイッチ３５−１から３５−４を経由してコン
デンサ３６．３７の対応する第１端子に接続され、優者
の反対側第２端子は第４群スイッチ３９−１から３９−
４によって増幅器３８のそれぞれの入力に接続される。
、第３群スイッチ３５−１から３５−４を経由してコン
デンサ３６．３７の対応する第１端子に接続され、優者
の反対側第２端子は第４群スイッチ３９−１から３９−
４によって増幅器３８のそれぞれの入力に接続される。
積分コンデンサ４０．４１は、増幅器３８に関連する。
増幅器３８の出力は、帰還コンデンサ４２．４３によっ
て増幅器２５の対応する入力に閉回路状に帰還される。
て増幅器２５の対応する入力に閉回路状に帰還される。
コンデンサ４４及び４５は、それぞれ、スイッチによっ
て、積分コンデンサ４０゜４１に並列に接続され、コン
デンサ４４及び４５の各々の１つの端子はコンデンサ４
２及び４３の対応する端子に接続される。
て、積分コンデンサ４０゜４１に並列に接続され、コン
デンサ４４及び４５の各々の１つの端子はコンデンサ４
２及び４３の対応する端子に接続される。
スイッチ４６−１及び４６−２は、それぞれ、コンデン
サ４２と４４の共通接続点、及び４３と４５の共通接続
点を接地電位へ接続するように働き、かつ増幅器３８の
出力を帰還コンデン）す４２及び４３へ接続するように
働く。
サ４２と４４の共通接続点、及び４３と４５の共通接続
点を接地電位へ接続するように働き、かつ増幅器３８の
出力を帰還コンデン）す４２及び４３へ接続するように
働く。
帰還コンデンサ４２．４３の各々と増幅器２５の対応す
る入力との間に、スイッチ４７−１．４７−２及び４７
−３．４７−４がコンデンサ４２゜４３を予充電するた
めにスイッチ４７−２゜４７−４を閑じ、かつスイッチ
４７−１．４７−３を開いた状態で接続される。
る入力との間に、スイッチ４７−１．４７−２及び４７
−３．４７−４がコンデンサ４２゜４３を予充電するた
めにスイッチ４７−２゜４７−４を閑じ、かつスイッチ
４７−１．４７−３を開いた状態で接続される。
スイッチ３５−１から３５−４．３９−１から３９−４
．４６−１から４６−４．及び２７−１から４７−４は
、クロック信号発生器からの信号ＰＨ１１及びＰＨＩ２
によって制御される。
．４６−１から４６−４．及び２７−１から４７−４は
、クロック信号発生器からの信号ＰＨ１１及びＰＨＩ２
によって制御される。
第８図の回路図もまた、容量Ｃ１のコンデンサ及び開運
するスイッチを有する回路を含み、この回路はディジタ
ル−アナログ変換機能を保証する。
するスイッチを有する回路を含み、この回路はディジタ
ル−アナログ変換機能を保証する。
容１ＩＣ１を有するコンデンサの電荷は、この場合、２
つの増幅器２５と３８及び容量Ｃ１から０６を有し、そ
れぞれのスイッチに関連させられたコンデンサ３０，３
１，４２．４３．３６．３７．４０．４１．４４．４５
によって禍成される回路内へ注入される。この回路は、
低域フィルタ処理並びに標本及び保持機能を遂行する。
つの増幅器２５と３８及び容量Ｃ１から０６を有し、そ
れぞれのスイッチに関連させられたコンデンサ３０，３
１，４２．４３．３６．３７．４０．４１．４４．４５
によって禍成される回路内へ注入される。この回路は、
低域フィルタ処理並びに標本及び保持機能を遂行する。
この場合の変換法則は、次式で定義される。
： ＷＪ
ここに、ＶＳはアナログ出力信号電圧、ｖｓ （ｎＴ）
は時刻（ｎＴ）における電圧ｙｓの値を表示し、Ｔは標
本化周期、ｎは無次元整数、Ａ及びＢはこのフィルタの
定数である。
は時刻（ｎＴ）における電圧ｙｓの値を表示し、Ｔは標
本化周期、ｎは無次元整数、Ａ及びＢはこのフィルタの
定数である。
Ｖｓ （ｎＴ）は、周期Ｔの持続時間を通じて一定（標
本及び保持回路の関数）である。
本及び保持回路の関数）である。
この装置の標本化周波数は（これが道標本化変換器であ
るから）非常に高いので、変調器によって符号化された
有効部（低周波数）を表示する（ｖＡ本化信号に反して
）準連続信号であり、その高周波量子化雑音は低域通過
機能によって減衰させられる。標本化に起因する映像周
波数は＾いので、極めて簡単な平滑化フィルタでこれら
を減衰するに充分である。
るから）非常に高いので、変調器によって符号化された
有効部（低周波数）を表示する（ｖＡ本化信号に反して
）準連続信号であり、その高周波量子化雑音は低域通過
機能によって減衰させられる。標本化に起因する映像周
波数は＾いので、極めて簡単な平滑化フィルタでこれら
を減衰するに充分である。
以上の説明に関して更に以下の項を開示する。
（１） ディジタル−アナログ変換器であって、第１
群スイッチ２８−１から２８−６によって第１コンデン
サ２６．２７に接続される入力を有する演算増幅器２５
を包含し、前記変換器において、前記第１コンデンサは
第２スイツチ（２９−１から２９−６）によって参照電
圧ＶＲＰ、ＶＲＭのいずれか又は接地電位にさらに接続
されることと、前記演算増幅器の前記入力は第２コンγ
ンサ３０゜３１を経由して前記演算増幅器２５の対応す
る出力にさらに接続されることと、前記第１群スイッチ
と前記第２群スイッチは変換段階のＷ１１区間中に前記
第１コンデンサ２６．２７を前記参照電圧から予充電す
ることを保証するために、かつ変換段階の第２区間中又
は再分配段階中に前記Ｘ算増幅器の出力に被変換ディジ
タル信号ＱＸ１゜ＱＸＯに相当するいくつかのアナログ
信号電圧レベルＶＲ，２ＶＲ，−ＶＲ，−２ＶＲを得る
ように前記演Ｗ増幅器２５と前記コンデンサ３０．３１
を含む回路へ前記第１コンゲン４Ｊ−２６，２７を接続
することを保証するために前記被変換ディジタル信号に
よってｔｉｌｌｔｌｌされることと、前記変換はＶｓ
（ｎＴ）− （Ｃ２／Ｃ１）ＶＲ［１−２Ｑｘ１（ｎＴ）］ ［１
＋Ｑ×０（ｎＴ）］なる式によって定義されかつ該式に
おいてＶＳはアナログ出力信号電圧であり、ＶＳ （ｎ
Ｔ）は時刻ｎｌ”における電圧Ｖｓであり、王は標本化
周期であり、かつｎは無次元整数であることとを特徴と
する前記変換器。
群スイッチ２８−１から２８−６によって第１コンデン
サ２６．２７に接続される入力を有する演算増幅器２５
を包含し、前記変換器において、前記第１コンデンサは
第２スイツチ（２９−１から２９−６）によって参照電
圧ＶＲＰ、ＶＲＭのいずれか又は接地電位にさらに接続
されることと、前記演算増幅器の前記入力は第２コンγ
ンサ３０゜３１を経由して前記演算増幅器２５の対応す
る出力にさらに接続されることと、前記第１群スイッチ
と前記第２群スイッチは変換段階のＷ１１区間中に前記
第１コンデンサ２６．２７を前記参照電圧から予充電す
ることを保証するために、かつ変換段階の第２区間中又
は再分配段階中に前記Ｘ算増幅器の出力に被変換ディジ
タル信号ＱＸ１゜ＱＸＯに相当するいくつかのアナログ
信号電圧レベルＶＲ，２ＶＲ，−ＶＲ，−２ＶＲを得る
ように前記演Ｗ増幅器２５と前記コンデンサ３０．３１
を含む回路へ前記第１コンゲン４Ｊ−２６，２７を接続
することを保証するために前記被変換ディジタル信号に
よってｔｉｌｌｔｌｌされることと、前記変換はＶｓ
（ｎＴ）− （Ｃ２／Ｃ１）ＶＲ［１−２Ｑｘ１（ｎＴ）］ ［１
＋Ｑ×０（ｎＴ）］なる式によって定義されかつ該式に
おいてＶＳはアナログ出力信号電圧であり、ＶＳ （ｎ
Ｔ）は時刻ｎｌ”における電圧Ｖｓであり、王は標本化
周期であり、かつｎは無次元整数であることとを特徴と
する前記変換器。
（お デイシタルーアｔログ変換器とスイッチコンデン
サフィルタどの集合体であっτ、ディジタルへアナログ
変換器を有する第１段（２５，２６゜２７．２８−１か
ら２８−６．２９−１から２９−６．３０．３１）と、
積分コンデンサ４０．４１であって該積分コンデンサの
入力がコンデンサ３６．３７と第３群スイッチ（３５−
１から３５−４）と第４群スイッチ（３９−１から３９
−４）とを経由して前記第１段の演算増幅器２５に接続
されかつ前記積分コンデンサの出力が帰還コンデンサ４
２．４３を経由し前記第１段の前記演算増幅器２５の入
力に閉回路状に帰還されている配置の前記積分コンデン
サとを含む増幅器３８を包含し、前記集合体においてス
イッチ＜４６−１から４８−４．４７−１から４７−４
）が前記帰還コンデンサを前記第２段の前記増幅器３８
の出力と前記第１段の前記演算増幅器２５の入力とに接
続する回路に挿入されることと、前記第３群スイッチ（
３５−１から３５ ４ ） 、ＩｙＪ記第４群スイッチ
＜３９−１から３９−４＞、前記接続する回路に挿入さ
れるスイッチ＜４６−１から４６−４゜４７−１から４
７−４＞は前記第１段の前記ディジタル−アナログ変換
器に対するｔ、１１１１１信号を発生りるために被変換
ディジタル信号Ｑ×１、ＱＸＯと組み合わせて使用され
るクロック信号Ｐ Ｈ１。
サフィルタどの集合体であっτ、ディジタルへアナログ
変換器を有する第１段（２５，２６゜２７．２８−１か
ら２８−６．２９−１から２９−６．３０．３１）と、
積分コンデンサ４０．４１であって該積分コンデンサの
入力がコンデンサ３６．３７と第３群スイッチ（３５−
１から３５−４）と第４群スイッチ（３９−１から３９
−４）とを経由して前記第１段の演算増幅器２５に接続
されかつ前記積分コンデンサの出力が帰還コンデンサ４
２．４３を経由し前記第１段の前記演算増幅器２５の入
力に閉回路状に帰還されている配置の前記積分コンデン
サとを含む増幅器３８を包含し、前記集合体においてス
イッチ＜４６−１から４８−４．４７−１から４７−４
）が前記帰還コンデンサを前記第２段の前記増幅器３８
の出力と前記第１段の前記演算増幅器２５の入力とに接
続する回路に挿入されることと、前記第３群スイッチ（
３５−１から３５ ４ ） 、ＩｙＪ記第４群スイッチ
＜３９−１から３９−４＞、前記接続する回路に挿入さ
れるスイッチ＜４６−１から４６−４゜４７−１から４
７−４＞は前記第１段の前記ディジタル−アナログ変換
器に対するｔ、１１１１１信号を発生りるために被変換
ディジタル信号Ｑ×１、ＱＸＯと組み合わせて使用され
るクロック信号Ｐ Ｈ１。
ＰＨ２によって制御されることとを特徴とする前記乗合
体。
体。
（３） ディジタル−アナログ変換器とスイッチコ
ンデンサフィルタとの集合体であって、変換関数及びフ
ィルタ処理関数は式 によって定義され前記式においてｖＳはアナ１コグ出力
信号電圧であり、Ｖｓ （ｎＴ）は時刻０丁における電
圧Ｖｓを表示し、°「は標本化周期であり、ｎは無次元
整数であり、及びＡとＢは前記フィルタの定数であるこ
ととを特徴とする前記集合体。
ンデンサフィルタとの集合体であって、変換関数及びフ
ィルタ処理関数は式 によって定義され前記式においてｖＳはアナ１コグ出力
信号電圧であり、Ｖｓ （ｎＴ）は時刻０丁における電
圧Ｖｓを表示し、°「は標本化周期であり、ｎは無次元
整数であり、及びＡとＢは前記フィルタの定数であるこ
ととを特徴とする前記集合体。
（４） ディジタル−アナログ変換装置であって、い
くつかの量子化レベルを有しかつ第２項記載のディジタ
ル−アナログ変換器とスイッチコンデンサフィルタとの
集合体に関連するディジタル変調器１を含むことを特徴
とする前記変換装置。
くつかの量子化レベルを有しかつ第２項記載のディジタ
ル−アナログ変換器とスイッチコンデンサフィルタとの
集合体に関連するディジタル変調器１を含むことを特徴
とする前記変換装置。
（５） 第４項記載のディジタル−アナログ変換装置
において、前記ディジタル変調器１は二次デルタ−シグ
マ変調器であることを特徴とする前記変換装置。
において、前記ディジタル変調器１は二次デルタ−シグ
マ変調器であることを特徴とする前記変換装置。
（６） 第４項又は第５ｍ記載のディジタル−アナロ
グ変換装置であって、前記ディジタル変調器は第１加算
器５と第２加算器７とによって量子化器９に接続された
入力レジスタ４を包含し、前記ディジタル−アナログ変
換装置において前記量子化器の出力は第３加算鼎１１と
出力標本化信号周波数Ｆｓによってυ１６１１される第
２レジスタ８とを経由して前記第２加算器７に接続され
かつ第４加算器１２と前記周波数Ｆｓの出力標本化によ
って制御される第２レジスタ８とを経由して前記第１加
算器５に接続されることと、前記第３加算器１１は前記
第１加算器５から出力信号ＵＸを供給されかつ前記第４
加算器１２は前記第２加算器７から出力信号ｖ×を供給
されることとを特徴とづる前記変換装置。
グ変換装置であって、前記ディジタル変調器は第１加算
器５と第２加算器７とによって量子化器９に接続された
入力レジスタ４を包含し、前記ディジタル−アナログ変
換装置において前記量子化器の出力は第３加算鼎１１と
出力標本化信号周波数Ｆｓによってυ１６１１される第
２レジスタ８とを経由して前記第２加算器７に接続され
かつ第４加算器１２と前記周波数Ｆｓの出力標本化によ
って制御される第２レジスタ８とを経由して前記第１加
算器５に接続されることと、前記第３加算器１１は前記
第１加算器５から出力信号ＵＸを供給されかつ前記第４
加算器１２は前記第２加算器７から出力信号ｖ×を供給
されることとを特徴とづる前記変換装置。
（７） 第６項記載のディジタル−アナログ変換装置
であって、前記量子化器９と前記第３加算器、第４加算
器１１．１２の対応する入力との間に否定回路１０が挿
入されることを特徴とする前記変換装置。
であって、前記量子化器９と前記第３加算器、第４加算
器１１．１２の対応する入力との間に否定回路１０が挿
入されることを特徴とする前記変換装置。
（８１第４項から第７墳のいずれか１つに記載のディジ
タル−アナログ変換装置であって、クロック信号発生器
１７と、前記ディジタル−アナログ変換器とスイッチコ
ンデンサフィルタとの集合体の１１１０信号（ＰＨ１１
，ＰＨ１２゜ＰＨ１０（ＱＸＯ，）、ＰＨ１２（Ｑ×０
）。
タル−アナログ変換装置であって、クロック信号発生器
１７と、前記ディジタル−アナログ変換器とスイッチコ
ンデンサフィルタとの集合体の１１１０信号（ＰＨ１１
，ＰＨ１２゜ＰＨ１０（ＱＸＯ，）、ＰＨ１２（Ｑ×０
）。
ＰＨ１０（ＱＸｌ）、ＰＨ１２（ＱＸＩ））を供給する
ために計算装置１６の出力信号ＱＸ１．Ｑ×Ｏと前記ク
ロック信号発生器１７の出力信号ＰＨ１１，ＰＨ１２と
を組み合わせる論理集合体１７ａとをさらに包含し、前
記変換装置において前記ディジタル変調器は前記計ｎ装
Ｗ１１６を制御づる状態復号器１５に接続されたサイク
ル計数器１４を有する処理装置を含むことを特徴とする
前記変換装置。
ために計算装置１６の出力信号ＱＸ１．Ｑ×Ｏと前記ク
ロック信号発生器１７の出力信号ＰＨ１１，ＰＨ１２と
を組み合わせる論理集合体１７ａとをさらに包含し、前
記変換装置において前記ディジタル変調器は前記計ｎ装
Ｗ１１６を制御づる状態復号器１５に接続されたサイク
ル計数器１４を有する処理装置を含むことを特徴とする
前記変換装置。
（９） 第６項から第８項のいずれか１つに記載のデ
ィジタル−アナログ変換装置であって、前記ディジタル
変調器の前記計算装η１６は入力読出し信号ＤＩＮによ
って制御される入力レジスタ１８と、前記第１加算器か
ら前記第４加算器までを構成する加算ＩＡ置２１と、前
記状態復号器１５によって供給される読出し信号及び書
込み信号ＲＡ１゜ＷＡｌ、＋ｔｓｉ、ｗｓｉによってそ
れぞれ制御されかつ前記加算装置２１に接続された２つ
のレジスタ（Ａ又は１９及びＢ又は２０）と、前記加算
装置２１の出力に接続された量子化器２３と、前記加算
装置ａ２１の出力を前記２つのレジスタ（Δ又（よ１９
及びＢ又は２０Ａ）の入力に接続するバスＢＳと、前記
量子化器２３の出力に接続されかつアナログ信号に被変
換ディジタル信号Ｑ×１゜ＱＸＯを供給する出力レジス
タ２４と、前記出力レジスタ２４の出力するディジタル
信号Ｑ×１゜ＱＸＯを受信する入力と前記２つのレジス
タ（Ａ又は１９及びＢ又は２ＯＡ）の出力に接続された
前記加鈴装δ２１の入力にそれぞれ接続された出力を有
する符号変換器２２とを包含することを特徴とする前記
デイシタルーアナログ変換装置。
ィジタル−アナログ変換装置であって、前記ディジタル
変調器の前記計算装η１６は入力読出し信号ＤＩＮによ
って制御される入力レジスタ１８と、前記第１加算器か
ら前記第４加算器までを構成する加算ＩＡ置２１と、前
記状態復号器１５によって供給される読出し信号及び書
込み信号ＲＡ１゜ＷＡｌ、＋ｔｓｉ、ｗｓｉによってそ
れぞれ制御されかつ前記加算装置２１に接続された２つ
のレジスタ（Ａ又は１９及びＢ又は２０）と、前記加算
装置２１の出力に接続された量子化器２３と、前記加算
装置ａ２１の出力を前記２つのレジスタ（Δ又（よ１９
及びＢ又は２０Ａ）の入力に接続するバスＢＳと、前記
量子化器２３の出力に接続されかつアナログ信号に被変
換ディジタル信号Ｑ×１゜ＱＸＯを供給する出力レジス
タ２４と、前記出力レジスタ２４の出力するディジタル
信号Ｑ×１゜ＱＸＯを受信する入力と前記２つのレジス
タ（Ａ又は１９及びＢ又は２ＯＡ）の出力に接続された
前記加鈴装δ２１の入力にそれぞれ接続された出力を有
する符号変換器２２とを包含することを特徴とする前記
デイシタルーアナログ変換装置。
ω ディジタル−アナログ変換装置であって、二次ゲル
ターシグマ変調器によって構成されておりいくつかの量
子化レベルを含むディジタル変調器と、ディジタル−ア
ナログ変換器とスイッチコンデンサフィルタとの集合体
３を含み、該集合体の異なるアナログ信号電圧レベル間
の数列法則が前記の集合体の構成要素の絶対値及び相対
値に無関係である前記ディジタル−アナログ変換装置。
ターシグマ変調器によって構成されておりいくつかの量
子化レベルを含むディジタル変調器と、ディジタル−ア
ナログ変換器とスイッチコンデンサフィルタとの集合体
３を含み、該集合体の異なるアナログ信号電圧レベル間
の数列法則が前記の集合体の構成要素の絶対値及び相対
値に無関係である前記ディジタル−アナログ変換装置。
第１図は、ディジタル−アナログ変換器の全体的なブロ
ック線図、 第２図は、本発明によるディジタル−アナ［：］ｌｆ変
換装置の全体的なブロック線図、 第３図は、第２図のディジタル−アナログ変換装置内に
使用されたデルタ−シグマディジタル変ｍ各のブロック
線図、 第４図は、第３図のディジタル変調器を援用して構成さ
れる処理装置のブロック線図、第５図は、本発明による
ディジタル−アナログ変換装置内に使用される計口装置
の体系のブロック線図、 第６図は、本発明によるディジタル−アナログ変換ｉａ
内に使用されるディジタル−アナログ変換器の全体的な
ブロック線図、 第７図は、第６図の変換ｇｉ置の制御信号の波形図、 第８図は、第６図のディジタル−アナログ変換器とスイ
ッチコンデンサフィルタとの集合体の全体的ブロック線
図、第９図は処理装置のクロックを示すタイムチャート
を示す図である。 ［記号の説明］ １：ディジタル変調器 ３：ディジタル−アナログ変換器とスイッチコンデンサ
フィルタとの集合体 ４：入力レジスタ ５：第１加算器 ６：第ルジスタ ７：第２加笥器 ８：第２レジスタ ９：量子化器 １０：否定回路 １１：第３加算器 １２：第４加算器 １４：サイクル計数器 １５：状態復号器 １６：計算装置 １７：クロック信号発生器 １７ａ：論理集合体 １８二人力レジスタ １９：第ルジスタ ２０：第２レジスタ ２１：加算装置 ２２：符号変換器 ２３：量子化器−符号化器 ２４：出力レジスタ ２５：演算増幅器 ２６．２７：容量Ｃ１の（演算増幅器）入力コンデンサ ２８−１〜２８−６ ：第１群スイッチ２９−１〜２９
−６：第２群スイッチ ３０．３１ ：容量Ｃ２の（演算増幅器帰還）コンデン
サ ３２．３３：零リセツトスイッチ ３５−１〜３５−４ ：第３群スイッチ３６．３７：
（フィルタ入力）コンデレザ３８二増幅器 ３９−１〜３９−４ ：第４群スイッチ４０．４１ ｍ
積分コンデンサ ４２．４３：帰還コンデンサ ４４．４５ ： （第２股肉帰還）コンデンサ４７−１
〜４７−４ ：充電用スイッチＯ１：入力標本仇号 ＤＩＮ：入力読出し信号 Ｆｅｄ（出力標本化信号）周波数 Ｆｉ：（入力標本化信号）周波数 ＰＨ１１，Ｏト１１２：り０ツク信号 ＱＸ１．ＱＸＯ：被変換ディジタル信号ＲＡ１．ＲＢＩ
、ＲＡ２．ＲＢ２ ：読出し信号ＶＲＰ、ＶＲＭ：参照
電圧 ｖＳ：出力信号電圧 ＷＡｌ、ＷＢｌ：書込み信号。
ック線図、 第２図は、本発明によるディジタル−アナ［：］ｌｆ変
換装置の全体的なブロック線図、 第３図は、第２図のディジタル−アナログ変換装置内に
使用されたデルタ−シグマディジタル変ｍ各のブロック
線図、 第４図は、第３図のディジタル変調器を援用して構成さ
れる処理装置のブロック線図、第５図は、本発明による
ディジタル−アナログ変換装置内に使用される計口装置
の体系のブロック線図、 第６図は、本発明によるディジタル−アナログ変換ｉａ
内に使用されるディジタル−アナログ変換器の全体的な
ブロック線図、 第７図は、第６図の変換ｇｉ置の制御信号の波形図、 第８図は、第６図のディジタル−アナログ変換器とスイ
ッチコンデンサフィルタとの集合体の全体的ブロック線
図、第９図は処理装置のクロックを示すタイムチャート
を示す図である。 ［記号の説明］ １：ディジタル変調器 ３：ディジタル−アナログ変換器とスイッチコンデンサ
フィルタとの集合体 ４：入力レジスタ ５：第１加算器 ６：第ルジスタ ７：第２加笥器 ８：第２レジスタ ９：量子化器 １０：否定回路 １１：第３加算器 １２：第４加算器 １４：サイクル計数器 １５：状態復号器 １６：計算装置 １７：クロック信号発生器 １７ａ：論理集合体 １８二人力レジスタ １９：第ルジスタ ２０：第２レジスタ ２１：加算装置 ２２：符号変換器 ２３：量子化器−符号化器 ２４：出力レジスタ ２５：演算増幅器 ２６．２７：容量Ｃ１の（演算増幅器）入力コンデンサ ２８−１〜２８−６ ：第１群スイッチ２９−１〜２９
−６：第２群スイッチ ３０．３１ ：容量Ｃ２の（演算増幅器帰還）コンデン
サ ３２．３３：零リセツトスイッチ ３５−１〜３５−４ ：第３群スイッチ３６．３７：
（フィルタ入力）コンデレザ３８二増幅器 ３９−１〜３９−４ ：第４群スイッチ４０．４１ ｍ
積分コンデンサ ４２．４３：帰還コンデンサ ４４．４５ ： （第２股肉帰還）コンデンサ４７−１
〜４７−４ ：充電用スイッチＯ１：入力標本仇号 ＤＩＮ：入力読出し信号 Ｆｅｄ（出力標本化信号）周波数 Ｆｉ：（入力標本化信号）周波数 ＰＨ１１，Ｏト１１２：り０ツク信号 ＱＸ１．ＱＸＯ：被変換ディジタル信号ＲＡ１．ＲＢＩ
、ＲＡ２．ＲＢ２ ：読出し信号ＶＲＰ、ＶＲＭ：参照
電圧 ｖＳ：出力信号電圧 ＷＡｌ、ＷＢｌ：書込み信号。
Claims (1)
- （１）ディジタル−アナログ変換器であって、第１群ス
イッチ（２８−１から２８−６）によって第１コンデン
サ（２６、２７）に接続される入力を有する演算増幅器
（２５）を包含し、前記変換器において、前記第１コン
デンサは第２群スイッチ（２９−１から２９−６）によ
つて参照電圧（ＶＲＰ、ＶＲＭ）のいずれか又は接地電
位にさらに接続されることと、前記演算増幅器の前記入
力は第２コンデンサ（３０、３１）を経由して前記演算
増幅器（２５）の対応する出力にさらに接続されること
と、前記第１群スイッチと前記第２群スイッチは変換段
階の第１区間中に前記第１コンデンサ（２６、２７）を
前記参照電圧から予充電することを保証するために、か
つ変換段階の第２区間中又は再分配段階中に前記演算増
幅器の出力に被変換ディジタル信号（Ｑ×１、Ｑ×０）
に相当するいくつかのアナログ信号電圧レベル（ＶＲ、
２ＶＲ、−ＶＲ、−２ＶＲ）を得るように前記演算増幅
器（２５）と前記コンデンサ（３０、３１）を含む回路
へ前記第１コンデンサ（２６、２７）を接続することを
保証するために前記被変換ディジタル信号によって制御
されることと、前記変換は Ｖｓ（ｎＴ）＝ （Ｃ２／Ｃ１）ＶＲ［１−２Ｑ×１（ｎＴ）］［１＋Ｑ
×０（ｎＴ）］なる式によつて定義されかつ該式におい
てＶｓはアナログ出力信号電圧であり、Ｖｓ（ｎＴ）は
時刻ｎＴにおける電圧Ｖｓであり、Ｔは標本化周期であ
り、かつｎは無次元整数であることとを特徴とする前記
変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8901556A FR2642921B1 (fr) | 1989-02-07 | 1989-02-07 | Chaine de conversion numerique-analogique incluant un modulateur numerique a plusieurs niveaux de quantification, associe a un convertisseur numerique-analogique |
| FR8901556 | 1989-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244910A true JPH02244910A (ja) | 1990-09-28 |
| JP2951988B2 JP2951988B2 (ja) | 1999-09-20 |
Family
ID=9378547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028134A Expired - Fee Related JP2951988B2 (ja) | 1989-02-07 | 1990-02-07 | ディジタル―アナログ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5072219A (ja) |
| JP (1) | JP2951988B2 (ja) |
| FR (1) | FR2642921B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162960A (ja) * | 1994-12-03 | 1996-06-21 | Lg Semicon Co Ltd | Δςディジタル／アナログ変換器 |
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|---|---|---|---|---|
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| JPH04243326A (ja) * | 1991-01-18 | 1992-08-31 | Nec Corp | オーバサンプリングｄ−ａ変換器 |
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| JPH0774645A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | オーバサンプリングｄ／ａ変換器の出力フィルタ |
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| US5617093A (en) * | 1994-09-30 | 1997-04-01 | Imp, Inc. | Switched capacitor analog circuits with low input capacitance |
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| WO1997006601A1 (en) * | 1995-08-10 | 1997-02-20 | The Trustees Of Columbia University In The City Of New York | Multi-bit sigma-delta dac |
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| US8237489B2 (en) * | 2009-04-07 | 2012-08-07 | Ite Tech. Inc. | Capacitance interface circuit |
| DE102017120420B4 (de) * | 2016-09-09 | 2021-07-01 | Analog Devices Global | Schnell einschwingende kapazitive gain-verstärkerschaltung |
Family Cites Families (8)
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| FR2642921A1 (fr) | 1990-08-10 |
| JP2951988B2 (ja) | 1999-09-20 |
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