JPH02234132A - Liquid crystal display device - Google Patents

Liquid crystal display device

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Publication number
JPH02234132A
JPH02234132A JP1053828A JP5382889A JPH02234132A JP H02234132 A JPH02234132 A JP H02234132A JP 1053828 A JP1053828 A JP 1053828A JP 5382889 A JP5382889 A JP 5382889A JP H02234132 A JPH02234132 A JP H02234132A
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JP
Japan
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liquid crystal
pixel
electrode
crystal display
conductive film
Prior art date
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Pending
Application number
JP1053828A
Other languages
Japanese (ja)
Inventor
Atsushi Hasegawa
篤 長谷川
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

PURPOSE:To easily control input signal voltage, to simplify a driving circuit and to accomplish multi-level graduation display with good reproducibility by impressing the voltage in a specific stage on liquid crystal so that the gradation may be controlled. CONSTITUTION:Since a distance between a 1st picture element electrode 6 and a 2nd picture element electrode 7 is different in each one picture element 3, for example, an area where threshold voltage with which the liquid crystal is inverted in one picture element 3 is different is obtained. The voltage of a transition area where the liquid crystal is not inverted completely is not impressed on the liquid crystal but the area of a part where the liquid crystal is inverted completely in one picture element 3 is controlled with the input signal voltage in the specified stage so as to perform the multi-level graduation display. Thus, the input signal voltage is easily controlled and the driving circuit for a liquid crystal display device is simplified. The state of the liquid crystal is stable because it is either the state where the liquid crystal is inverted or the state where the liquid crystal is not inverted in the respective areas in one picture element 3, thereby accomplishing the multi-level graduation display with good reproducibility.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置に係り、特に、薄膜トランジス
タ(TPT)と画素電極とを画素の一一構成要素とする
アクティブ・マトリックス方式の液晶表示装置に適用し
て有効な技術に関するものである. 〔従来の技術〕 アクティブ・マトリックス方式のカラー液晶表示装置は
、マトリックス状に複数の画素が配置された液晶表示部
(液晶表示パネル)を有している。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a liquid crystal display device, and particularly to an active matrix type liquid crystal display in which a thin film transistor (TPT) and a pixel electrode are one of the constituent elements of a pixel. It concerns techniques that are effective when applied to equipment. [Prior Art] An active matrix color liquid crystal display device has a liquid crystal display section (liquid crystal display panel) in which a plurality of pixels are arranged in a matrix.

液晶表示部の各画素は、隣接する2本の走査信号線(ゲ
ート信号線または水平信号線とも称す)と隣接する2本
の映像信号線(ドレイン信号線または垂直信号線とも称
す)との交差領域内レこ配置されている。走査信号線は
、列方向(水平方向)に延在し、行方向(垂直方向)に
複数本配置されている。一方、映像信号線は、走査償号
線と交差する行方向に延在し,列方向に複数本配置され
ている。
Each pixel of the liquid crystal display section is formed by the intersection of two adjacent scanning signal lines (also referred to as gate signal lines or horizontal signal lines) and two adjacent video signal lines (also referred to as drain signal lines or vertical signal lines). It is placed within the area. The scanning signal lines extend in the column direction (horizontal direction), and a plurality of scanning signal lines are arranged in the row direction (vertical direction). On the other hand, the video signal lines extend in the row direction intersecting the scanning compensation line, and a plurality of video signal lines are arranged in the column direction.

液晶表示部は、第1の透明ガラス基板(下部透明ガラス
基板)上に薄膜トランジスタおよび透明画素電極、薄膜
トランジスタの保護膜、液晶分子の向きを設定するため
の配向膜が順次設けられた第1の基板(下部基板)と、
第2の透明ガラス基板(上部透明ガラス基板)上にカラ
ーフィルタ,カラーフィルタの保護膜,共通透明画素電
極、配向膜が順次設けられた第2の基板(上部基板)と
,両基板の各配向膜の間に封入された液晶と,該液晶の
封止部材(シール部材)とによって構成されている. 液晶表示部は、上記第1の基板と、上記第2の基板とを
別々に作製し、両基板の互いの配向膜が向き合うように
、両基板間にスペーサ材を介在させることにより所定の
間隔を置いて重ね合わせ、両基板間に液晶を封入し、液
晶封入口を除く第1および第2の基板の縁周囲全体に沿
って設けられるシール部材によって封止することによっ
て組み立てられる.なお、第1の基板側あるいは第2の
基板側にはバックライトが配置される。バックライトが
配置された方の基板側と反対の基板側が表示画面側とな
る. 上記のように、画素は,主として,液晶,この液晶を介
在させて配置された透明画素電極および共通透明画素電
極、薄膜トランジスタ、カラーフィルタ(カラー液晶表
示装置の場合)で構成されている.透明画素電極、薄膜
トランジスタ、カラーフ2イルタのそれぞれは,画素ご
とに設けられている.また、薄膜トランジスタのソース
電極、ドレイン電極のうち一方の電極は、透明画素電極
に接続され、もう一方の電極は、映像信号線に接続され
ている.また、ゲート電極は、走査信号線に接続されて
いる。カラーフィルタは、アクコノル樹脂等の樹脂材料
で形成される染色基材に染料で着色され、画素に対向す
る位置に各画素ごとに設けられ、染め分けられている.
すなわち,カラーフィルタは、画素と同様に,隣接する
2本の走査信号線と隣接する2本の映像信号線との交差
領域内に構成されている. 液晶表示装置において、各一画素における明度は、通常
一定であるが,画質を向上させるために,一画素内にお
いて明度に複数の階調を付ける場合がある.この方式を
多階調表示方式という。
The liquid crystal display section includes a first transparent glass substrate (a lower transparent glass substrate) on which a thin film transistor, a transparent pixel electrode, a protective film for the thin film transistor, and an alignment film for setting the orientation of liquid crystal molecules are sequentially provided. (lower board) and
A second substrate (upper substrate) in which a color filter, a protective film for the color filter, a common transparent pixel electrode, and an alignment film are sequentially provided on a second transparent glass substrate (upper transparent glass substrate), and each orientation of both substrates. It consists of a liquid crystal sealed between membranes and a sealing member for the liquid crystal. In the liquid crystal display section, the first substrate and the second substrate are manufactured separately, and a spacer material is interposed between the two substrates so that the alignment films of both substrates face each other, thereby maintaining a predetermined distance. The first and second substrates are assembled by placing the two substrates on top of each other, sealing the liquid crystal between the two substrates, and sealing them with a sealing member provided along the entire edges of the first and second substrates except for the liquid crystal sealing opening. Note that a backlight is arranged on the first substrate side or the second substrate side. The display screen side is the opposite side of the board from where the backlight is placed. As mentioned above, a pixel mainly consists of a liquid crystal, a transparent pixel electrode and a common transparent pixel electrode arranged with the liquid crystal interposed, a thin film transistor, and a color filter (in the case of a color liquid crystal display device). A transparent pixel electrode, thin film transistor, and color filter are provided for each pixel. Furthermore, one of the source and drain electrodes of the thin film transistor is connected to a transparent pixel electrode, and the other electrode is connected to a video signal line. Further, the gate electrode is connected to a scanning signal line. A color filter is a dyed base material made of a resin material such as Ackonol resin, which is colored with a dye, and is provided for each pixel at a position facing the pixels, and is dyed differently.
That is, the color filter, like the pixel, is configured within the intersection area of two adjacent scanning signal lines and two adjacent video signal lines. In a liquid crystal display device, the brightness of each pixel is usually constant, but in order to improve the image quality, multiple gradations of brightness are sometimes added to each pixel. This method is called a multi-gradation display method.

従来の多階調表示方式では、透明画素電極と共通透明画
素電極との間に封入、封止された液晶(より詳しく言え
ば、透明画素電極および共通透明画素電極と液晶との間
にはそれぞれ配向膜等が存在する)が十分反転しない過
渡領域の電圧を所定の画素の画素電極間に(すなわち、
透明画素電極と共通透明画素電極との間に)印加し、画
素ごとに液晶の反転角度すなわち光の透過率を制御する
ことにより多階調を付けている。
In the conventional multi-gradation display method, a liquid crystal is enclosed and sealed between a transparent pixel electrode and a common transparent pixel electrode (more specifically, a liquid crystal is sealed between a transparent pixel electrode and a common transparent pixel electrode and the liquid crystal). The voltage in the transient region where the alignment film, etc. is present) is not sufficiently inverted between the pixel electrodes of a given pixel (i.e.,
(between a transparent pixel electrode and a common transparent pixel electrode), and by controlling the inversion angle of the liquid crystal, that is, the light transmittance, for each pixel, multiple gradations are achieved.

なお、一方の透明ガラス基板と透明画素電極との間にカ
ラーフィルタを設けることにより、同様の方式により多
階調表示,すなわち多色表示が可能なのは言うまでもな
い. なお、TPTを使用したアクティブマトリックス液晶表
示装置は、例えば、r日経エレクトロニクス」211頁
(1984年9月10日 日経マグロウヒノレ社発行)
で公知である. 〔発明が解決しようとする課題〕 従来の液晶表示装置では、多階調表示を行なうのに、上
述のように液晶が十分反転しない過渡領域の電圧を液晶
に印加し、液晶の反転角度すなわち光の透過率を制御す
ることにより多階調を付けている.しかし、液晶の反転
角度の変化量に比べて電圧の変化量は小さいので、従来
の方式では電圧を制御するのが難しく,液晶表示装置の
駆動回路が複雑となる問題があった。また、上記過渡電
圧が印加された液晶は、完全に反転しない不安定な状態
なので、再現性が悪いという問題がある。
It goes without saying that by providing a color filter between one of the transparent glass substrates and the transparent pixel electrode, multi-gradation display, that is, multi-color display, is possible using the same method. Active matrix liquid crystal display devices using TPT are described, for example, in "R Nikkei Electronics," p. 211 (September 10, 1984, published by Nikkei McGraw-Hinore).
It is publicly known. [Problems to be Solved by the Invention] In conventional liquid crystal display devices, in order to perform multi-gradation display, as mentioned above, a voltage in a transient region where the liquid crystal is not sufficiently inverted is applied to the liquid crystal, and the inversion angle of the liquid crystal, that is, the light Multiple gradations are achieved by controlling the transmittance of the light. However, since the amount of change in voltage is small compared to the amount of change in the inversion angle of the liquid crystal, it is difficult to control the voltage in the conventional method, which poses the problem of complicating the driving circuit of the liquid crystal display device. Furthermore, since the liquid crystal to which the above-mentioned transient voltage is applied is in an unstable state in which it does not completely reverse, there is a problem of poor reproducibility.

本発明の目的は、従来のように液晶が完全には反転しな
い不安定な状態を用いて多階調表示する方式ではなく、
電圧の制御が容易で、駆動回路を簡単にすることができ
,再現性のよい多階調表示を実現することにある. 〔課題を解決するための手段〕 上記の目的を達成するために、本発明の液晶表示装置は
,第1の透明ガラス基板上に設けられた第1の画素電極
と、第2の透明ガラス基板上に設けられた第2の画素電
極との間の距離が各一画素において異なっていることを
特徴とする.第1の画銅電極と第2の画素電極との距離
を異?らせるには、例えば、第1の電極または第2の電
極の一方を厚さが段々と変化するように階段状あるいは
斜面状に構成する。
The purpose of the present invention is not to provide a multi-gradation display using an unstable state in which the liquid crystal does not completely invert, as in the past.
The purpose of this method is to make it easy to control the voltage, simplify the drive circuit, and realize multi-gradation display with good reproducibility. [Means for Solving the Problems] In order to achieve the above object, the liquid crystal display device of the present invention includes a first pixel electrode provided on a first transparent glass substrate, and a second transparent glass substrate. The feature is that the distance between each pixel and the second pixel electrode provided above is different for each pixel. Is the distance between the first picture copper electrode and the second picture element electrode different? For example, one of the first electrode and the second electrode is configured to have a stepped or sloped shape so that the thickness thereof gradually changes.

〔作用〕[Effect]

第1の画素電極と第2の画素電極との間の距離は,液晶
が反転する電圧、すなわち,しきい値電圧に関係してい
る.電極間距離が大きければ、しきい値電圧は高くなり
、電極間距離が小さければしきい値電圧は低くなる。す
なわち、各一画素内で電極間の距離の違う領域を作れば
,入力信号電,圧(画像信号)の大きさにより,一画素
内で液晶の反転する領域の面積が変化し、その結果、一
画素における開口率、すなわち、光の透過率が各画素で
変わることにより人間(使用者)の目には画像信号に依
存する多階調として見える。
The distance between the first pixel electrode and the second pixel electrode is related to the voltage at which the liquid crystal is inverted, that is, the threshold voltage. The larger the distance between the electrodes, the higher the threshold voltage, and the smaller the distance between the electrodes, the lower the threshold voltage. In other words, if regions with different distances between electrodes are created within each pixel, the area of the region where the liquid crystal is inverted within one pixel will change depending on the magnitude of the input signal voltage and voltage (image signal), and as a result, Since the aperture ratio of one pixel, that is, the light transmittance changes for each pixel, it appears to the human (user) eye as multiple gradations depending on the image signal.

このように、本発明の液晶表示装置では、各一画素にお
いて第1の画素電極と第2の画素電極との距離が違うの
で、一画素内で液晶の反転するしきい値電圧が異なる領
域を有する4従って、例えば、ある電圧V■では液晶は
一画素内において1/3反転し(すなわち、開口し、あ
るいは光を透過し)、vエより大きい別のある電圧v2
では,液晶は一画素内において1/2反転するというよ
うに電極間に印加する電圧によって一画素内における液
晶の反転する部分が変化する。しかも、一画素内の各領
域では,液晶は完全に反転しているが、または完全に反
転していないかのいずれかであり、液晶の状態は安定で
ある。すなわち、本発明では、従来のように液晶が十分
反転しない過渡領域の電圧を液晶に印加するのではな《
、所定の段階の入力信号電圧により一画素内で完全に反
転する部分の面積を制御し、多階調表示を行なう。従っ
て、入力信号電圧の制御が容易になり、液晶表示装置の
駐動回路を簡単にすることができる。また、画素内の各
領域では,液晶は反転しているか、反転していないかの
いずれかであり、液晶の状態は安定であるので、再現性
のよい多階調表示を実現することができる. なお、一方の透明ガラス基板と画素電極との間にカラー
フィルタを設けることにより、同様の方式により多階調
表示,すなわち多色表示が可能なのは言うまでもない。
As described above, in the liquid crystal display device of the present invention, since the distance between the first pixel electrode and the second pixel electrode is different in each pixel, the threshold voltage for inversion of the liquid crystal differs within each pixel. Therefore, for example, at a certain voltage V, the liquid crystal inverts by 1/3 (i.e., opens or transmits light) within one pixel, and at another voltage, v2, which is greater than vE.
In this case, the portion of the liquid crystal that is inverted within one pixel changes depending on the voltage applied between the electrodes, such that the liquid crystal is inverted by 1/2 within one pixel. Moreover, in each region within one pixel, the liquid crystal is either completely inverted or not completely inverted, and the state of the liquid crystal is stable. That is, in the present invention, instead of applying a voltage to the liquid crystal in a transient region where the liquid crystal is not sufficiently inverted as in the conventional case,
, the area of a completely inverted portion within one pixel is controlled by input signal voltages at predetermined levels, and multi-gradation display is performed. Therefore, the input signal voltage can be easily controlled, and the parking circuit of the liquid crystal display device can be simplified. In addition, in each region within a pixel, the liquid crystal is either inverted or not inverted, and the state of the liquid crystal is stable, making it possible to realize multi-gradation display with good reproducibility. .. It goes without saying that by providing a color filter between one of the transparent glass substrates and the pixel electrode, multi-gradation display, that is, multi-color display, is possible using the same method.

〔実施例〕〔Example〕

第1図(A)〜(D)は,それぞれ本発明の液晶表示装
置の実施例を説明するための図である。
FIGS. 1A to 1D are diagrams for explaining embodiments of the liquid crystal display device of the present invention, respectively.

第1図(A)は、一画素の概略平面図,第1図(B)〜
( D )は、それぞれ第1図(A.)の八一A′切断
線で切った概略断面図で、第1〜第3の実施例を示す。
Figure 1 (A) is a schematic plan view of one pixel, Figure 1 (B) -
(D) is a schematic sectional view taken along section line 81A' in FIG. 1(A), showing the first to third embodiments.

図において、1は映像信号線(ドレイン信号線または垂
直信号線)、2は走査信号線(ゲート信号線または水平
信号線)、3は一画素、4はゲート電極、5は透明ガラ
ス基板(第1の透明ガラス基板または下部透明ガラス基
板)、6は第1の透明画素電極,7は第2の透明画素電
極(共通透明画素電極)、8は液晶である。なお、第2
の透明ガラス基板(上部透明ガラス基板)、薄膜トラン
ジスタのソース、ドレイン電極、配向膜等は図示省略し
てある。第1の画素電極6は、各画素ごとに分割して設
けられ、従って画素と同数設けられ、画素のスイッチン
グ素子である薄膜1ヘランジスタのソース電極に接続さ
れている。第2の画素電極7は各画素すべてに共通に設
けられている。液晶表示部については後で図面を用いて
詳細に説明する. 第1図(B)に示す第1の実施例においては、第2の画
素電極7の厚さがA−Eの5段階に変化するように、第
2の画素電極が階段状に形成されている.すなわち、第
2の画素電極7と第1一の画素電極6との距離が5段階
に変化している。各画素どうしは同一に構成されている
ことは言うまでもない。
In the figure, 1 is a video signal line (drain signal line or vertical signal line), 2 is a scanning signal line (gate signal line or horizontal signal line), 3 is one pixel, 4 is a gate electrode, and 5 is a transparent glass substrate (first signal line). 1 transparent glass substrate or lower transparent glass substrate), 6 is a first transparent pixel electrode, 7 is a second transparent pixel electrode (common transparent pixel electrode), and 8 is a liquid crystal. In addition, the second
The transparent glass substrate (upper transparent glass substrate), source and drain electrodes of the thin film transistor, alignment film, etc. are not shown. The first pixel electrodes 6 are divided and provided for each pixel, so the number of first pixel electrodes 6 is equal to the number of pixels, and is connected to the source electrode of a thin film one helangistor which is a switching element of the pixel. The second pixel electrode 7 is provided commonly to all pixels. The liquid crystal display section will be explained in detail later using drawings. In the first embodiment shown in FIG. 1(B), the second pixel electrode 7 is formed in a stepwise manner so that the thickness of the second pixel electrode 7 changes in five steps from A to E. There is. That is, the distance between the second pixel electrode 7 and the eleventh pixel electrode 6 changes in five steps. It goes without saying that each pixel has the same configuration.

液晶のしきい値電圧は、電極間の距離が小さい程低いの
で,ABCDE各領域の液晶のしきい値電圧Vthは、
Vth^(領域Aのしきい値電圧、以下同様) <Vt
hs<Vthc<Vthp<VthEとなっている6あ
る入力信号電圧Vl (Vth^<Vz<VthB)が
第1および第2の画素電極間に印加された画素において
は、Aの領域の液晶のみが反転する。また、入力信号電
圧Vz ( V tha< V2 < V L++c)
が印加された画素においては、Aの領域およびBの領域
の液晶のみが反転する。すなわち、入力信号電圧の大き
さにより、各一画素内における液晶の反転する面積、す
なわち、開口率(光の透過率)が変わり、人間の目には
多階調として見える。しかも、一画素内の各領域では、
液晶は完全に反転しているか、または完全に反転してい
ないかのいずれかであり、液晶の状態は安定している。
The threshold voltage of the liquid crystal is lower as the distance between the electrodes is smaller, so the threshold voltage Vth of the liquid crystal in each area of ABCDE is as follows:
Vth^ (threshold voltage of region A, the same applies hereafter) <Vt
In the pixels where six input signal voltages Vl (Vth^<Vz<VthB) with hs<Vthc<Vthp<VthE are applied between the first and second pixel electrodes, only the liquid crystal in the area A is Invert. In addition, the input signal voltage Vz (V tha < V2 < V L++c)
In the pixel to which is applied, only the liquid crystals in the A region and the B region are inverted. That is, depending on the magnitude of the input signal voltage, the area in which the liquid crystal is inverted within each pixel, that is, the aperture ratio (light transmittance) changes, which appears to the human eye as multiple gradations. Moreover, in each region within one pixel,
The liquid crystal is either completely inverted or not completely inverted, and the state of the liquid crystal is stable.

従って,本実施例の液晶表示装置では、電圧の制御が容
易で、駆動回路を簡単にすることができ、再現性のよい
多階調表示を実現することができる。
Therefore, in the liquid crystal display device of this embodiment, the voltage can be easily controlled, the drive circuit can be simplified, and a multi-gradation display with good reproducibility can be realized.

第1図(B)の第1の実施例においては、第2の画素電
極7を多段に形成したが、第1@(C)に示す第2の実
施例においては,第1の画素電極6の厚さがA−Eの5
段階に変化するように、第1の画素電極が階段状に形成
されている。すなわち、第1の画素電極6と第2の画素
電極7との距離が5段階に変化している.本実施例の作
用、効果は第1の実施例と全く同様である. 第1図(C)に示す第3の実施例においては、第2の画
素電極7を階段状ではなく、斜面状に形成したものであ
る。本実施例の作用、効果も第1の実施例と同様である
。本実施例においては、電極の形状が階段状ではなく、
斜面状なので、アナログ的階調表示も可能である. 階段状の画素電極、あるいは斜面状の画素電極を形成す
るには公知の方法を用いることができる,第1図(B)
、(C)に示す階段状の画素電極を形成するには、例え
ば、まず、E領域の厚さ分の電極材料を堆積した後、E
領域のみをマスクで覆って再び電極材料を堆積する。次
に、D領域のみをマスクで覆って再び電極材料を堆積す
る、という工程を繰り返すことにより実現できる。第1
図(D)に示す斜面状の画素電極を形成するには、例え
ば、電極材料を堆積しつつマスクを徐々に矢印方向に移
動させることにより実現できる。
In the first embodiment shown in FIG. 1(B), the second pixel electrode 7 is formed in multiple stages, but in the second embodiment shown in FIG. 1@(C), the first pixel electrode 6 The thickness of A-E is 5
The first pixel electrode is formed in a stepwise manner so as to change in stages. That is, the distance between the first pixel electrode 6 and the second pixel electrode 7 changes in five steps. The operation and effect of this embodiment are exactly the same as those of the first embodiment. In the third embodiment shown in FIG. 1(C), the second pixel electrode 7 is formed not in a stepped shape but in a sloped shape. The operation and effect of this embodiment are also similar to those of the first embodiment. In this example, the shape of the electrode is not stepped, but
Since it has a sloped shape, analog gradation display is also possible. A known method can be used to form a stepped pixel electrode or a sloped pixel electrode, as shown in FIG. 1(B).
To form the stepped pixel electrode shown in , (C), for example, first, after depositing the electrode material to the thickness of the E region,
Electrode material is deposited again, covering only the area with a mask. Next, this can be achieved by repeating the process of covering only the D region with a mask and depositing the electrode material again. 1st
The sloped pixel electrode shown in Figure (D) can be formed, for example, by gradually moving the mask in the direction of the arrow while depositing the electrode material.

次に、本発明を適用すべき液晶表示装置について詳細に
説明する. 第2図は、本発明を適用すべきアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素の要
部平面図、第3図は、第2図の■一■切断線で切った部
分とシール部周辺部の断面図、第4図は,第2図に示す
画素を複数配置した液晶表示部の要部平面図である。
Next, a liquid crystal display device to which the present invention is applied will be explained in detail. Fig. 2 is a plan view of a main part of one pixel of the liquid crystal display section of an active matrix color liquid crystal display device to which the present invention is applied, and Fig. 3 is a plan view taken along the cutting line 1-1 of Fig. 2. FIG. 4 is a sectional view of the portion and the vicinity of the seal portion, and FIG. 4 is a plan view of the main part of the liquid crystal display section in which a plurality of pixels shown in FIG. 2 are arranged.

第3図に示すように,下部透明ガラス基板SUB1の内
側(液晶側)の表面上に、薄膜トランジスタTPTおよ
び透明画素電極ITOが設けられている。下部透明ガラ
ス基板SUBIは例えば1.10111程度の厚さで構
成されている.本実施例においても、第3図には詳細に
図示してないが,透明ガラス基板SUBI側の透明画素
電極IT○と,透明ガラス基板SUBZ側の共通透明画
素電極ITOとの間の距離が各一画素において異なるよ
うに透明画素電極ITOの一方が階段状あるいは斜面状
に形成されている.第4図に示すように,各画素は、隣
接する2本の走査信号線(ゲート信号線または水平信号
線)OLと、隣接する2本の映像信号線(ドレイン信号
線または垂直信号線)DLとの交差領域内(4本の信号
線で囲まれた領域内)に配置されている.走査信号線G
Lは、第2図および第4図に示すように、列方向(水平
方向)に延在し、かつ行方向(垂直方向)に複数本配置
されている.映像信号線DLは,行方向に延在し,かつ
列方向に複数本配置されている. 各画素の薄膜トランジスタTPTは、画素内において3
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTI.TFT2およびTFT3で構成
されている。薄膜トランジスタTFTI〜TFT3.の
それぞれは、実質的に同一寸法(チャネル長とチャネル
幅が同じ)で構成されている.この分割された薄膜トラ
ンジスタTPTI〜TFT3のそれぞれは,主にゲート
電極GT、絶縁膜GI.i型(真性, intrins
ic、導電型決定不純物がドーブされていない)シリコ
ン(Si)からなるi型半導体層As、1対のソース電
極SDIおよびドレイン電極SD2で構成されている。
As shown in FIG. 3, a thin film transistor TPT and a transparent pixel electrode ITO are provided on the inner surface (liquid crystal side) of the lower transparent glass substrate SUB1. The lower transparent glass substrate SUBI has a thickness of about 1.10111 mm, for example. In this embodiment as well, although not shown in detail in FIG. 3, the distance between the transparent pixel electrode IT○ on the transparent glass substrate SUBI side and the common transparent pixel electrode ITO on the transparent glass substrate SUBZ side varies. One side of the transparent pixel electrode ITO is formed into a stepped or sloped shape, which is different for each pixel. As shown in Figure 4, each pixel is connected to two adjacent scanning signal lines (gate signal line or horizontal signal line) OL and two adjacent video signal lines (drain signal line or vertical signal line) DL. It is located within the intersection area (within the area surrounded by four signal lines). Scanning signal line G
As shown in FIGS. 2 and 4, the L extends in the column direction (horizontal direction) and is arranged in plural in the row direction (vertical direction). The video signal lines DL extend in the row direction, and a plurality of video signal lines DL are arranged in the column direction. The thin film transistor TPT of each pixel has three
The thin film transistor (divided thin film transistor) TFTI. It is composed of TFT2 and TFT3. Thin film transistors TFTI to TFT3. Each of them is constructed with substantially the same dimensions (same channel length and channel width). Each of the divided thin film transistors TPTI to TFT3 mainly includes a gate electrode GT, an insulating film GI. Type I (intrins)
ic, an i-type semiconductor layer As made of silicon (Si) not doped with conductivity type determining impurities, and a pair of source electrode SDI and drain electrode SD2.

なお、ソース・ドレインは本来その間のバイアス極性に
よって決まり、この液晶表示装置の回路ではその極性は
゜動作中反転するので、ソース・ドレインは動作中入れ
替わると理解されたい。しかし、以下の説明でも、便宜
上一方のSDIをソース、他方のSD2をドレインと固
定して表現する。
Note that the source and drain are originally determined by the bias polarity between them, and in the circuit of this liquid crystal display device, the polarity is reversed during operation, so it should be understood that the source and drain are interchanged during operation. However, in the following description as well, for convenience, one SDI is fixed as a source and the other SD2 is fixed as a drain.

ゲー1・電極GTは、第5図(所定の製造工程における
画素の要部平面図)に詳細に示すように、走査信号線G
Lから行方向(第2図および第5図において下方向)に
突出する丁字形状で構成されている(丁字形状に分岐さ
れている)。すなわち、ゲート電極GTは、映像信号線
DLと実質的に平行に延在するように構成されている。
The gate 1 electrode GT is connected to the scanning signal line G as shown in detail in FIG.
It is configured in a T-shape (branched into a T-shape) protruding from L in the row direction (downward in FIGS. 2 and 5). That is, the gate electrode GT is configured to extend substantially parallel to the video signal line DL.

ゲート電極GTは、薄膜トランジスタT FT 1〜T
FT3のそれぞれの形成領域まで突出するように構成さ
れている。薄膜トランジスタT P T 1〜TFT3
のそれぞれのゲート電極GTは、一体に(共通ゲート電
極として)構成されており、同一の走査信号線GLに連
続して設けられている。ゲート電極GTは、薄膜トラン
ジスタT l” Tの形成領域において大きい段差をな
るべく作らないように、単層の第J導電膜g1で構成す
る。第1導電膜g1は、例えばスバッタ法で設けられた
クロム(Cr)膜を用い, 1100人程度の膜厚で設
ける.このゲート電極GTは、第2図、第3図および第
6図(所定の製造工程における画素の要部平面図)に示
されているように,i型半導体層ASを(下方から見て
)完全に覆うようにそれより太き目に設けられる.従っ
て、下部透明ガラス基板SUBIの下方に蛍光燈等のバ
ックライトを取り付けた場合、この不透明のCrゲート
電1,iGTが影となって、半導体NA.Sにはバック
ライト光が当たらず、上述した光照射による導電現象す
なわらTFTのオフ特性劣化は起きにくくなる。なお、
ゲー1・電極GTの本来の大きさは、ソース・ドレイン
電極SDI、SDZ間をまたがるに最低限必要な(ゲー
ト電極とソース・ドレイン電極の位置合わせ余裕分も含
めた)幅を持ち、チャネルdNAWを決めるその奥行き
長さはソース・ドレイン電極間の距離(チャネル長)L
との比、すなわち相互コンダクタンスgmを決定するフ
ァクタW/Lをいくつにするかによって決められる. この液晶表示装置におけるゲー1・電極の大きさはもち
ろん、上述した本来の大きさよりも大きくされる。
The gate electrode GT is a thin film transistor T FT 1 to T
It is configured to protrude to each formation region of FT3. Thin film transistor TPT1~TFT3
The respective gate electrodes GT are integrally formed (as a common gate electrode) and are continuously provided on the same scanning signal line GL. The gate electrode GT is formed of a single-layer J-th conductive film g1 so as to avoid forming a large step as much as possible in the formation region of the thin film transistor Tl''T. (Cr) film with a film thickness of about 1100. This gate electrode GT is shown in FIGS. It is thicker than the i-type semiconductor layer AS so as to completely cover the i-type semiconductor layer AS (as seen from below). Therefore, when a backlight such as a fluorescent light is attached below the lower transparent glass substrate SUBI, This opaque Cr gate electrode 1, iGT forms a shadow, and the semiconductor NA.S is not exposed to backlight light, making it difficult for the conduction phenomenon caused by light irradiation, that is, the deterioration of the off-characteristics of the TFT, to occur. ,
The original size of the gate 1 electrode GT is the minimum width necessary to span the source/drain electrodes SDI and SDZ (including the alignment margin between the gate electrode and the source/drain electrodes), and the channel dNAW The depth length that determines the distance between the source and drain electrodes (channel length) L
It is determined by the factor W/L that determines the ratio of mutual conductance gm, that is, the mutual conductance gm. The size of the gate electrode in this liquid crystal display device is of course larger than the original size mentioned above.

ゲー1・電極GTのゲートおよび遮光の機能面からだけ
で考えれば、ゲート電極GTおよびその配線GLは単一
の層で一体に設けてもよ《、この場合不透明導電材料と
してSiを含有させたアルミニウム(AI2),純AQ
、およびパラジウム(Pd)を含有させたA. Q等を
選ぶことができる。
Gate electrode GT and its wiring GL may be provided integrally in a single layer, considering only the function of the gate and light shielding of the gate electrode GT. In this case, Si is contained as an opaque conductive material. Aluminum (AI2), pure AQ
, and A. containing palladium (Pd). You can choose Q etc.

ここでは走査信号線GLは、第1導電膜g1およびその
上部に設けられた第2導電膜g2からなる複合膜で構成
されている.この走査信号線G Lの第1導電膜g1は
、ゲート電極GTの第1導電膜g1と同一製造工程で設
けられ、かつ一体に構成されている.第2導電膜g2は
例えばスパッタ法で設けられたAQ膜を用い、900〜
4000人程度の膜厚で設ける.第2導電膜g2は、走
査信号線GLの抵抗値を低減し、信号伝達速度の高速化
(画素の情報の書き込み特性)を図ることができまた、
走査信号線O Lは、第1導電膜g1の幅に比べて第2
導電膜g2の幅を小さく構成している。すなわち、走査
信号線GLは、その側壁の段差形状をゆるやかにするこ
とができるので、その上層に設ける絶縁膜GIの表面を
平担化できるように構成されている。
Here, the scanning signal line GL is composed of a composite film consisting of a first conductive film g1 and a second conductive film g2 provided on top of the first conductive film g1. The first conductive film g1 of the scanning signal line GL is provided in the same manufacturing process as the first conductive film g1 of the gate electrode GT, and is configured integrally with the first conductive film g1 of the gate electrode GT. The second conductive film g2 is, for example, an AQ film provided by a sputtering method, and
It will be installed with a thickness of about 4,000 people. The second conductive film g2 can reduce the resistance value of the scanning signal line GL and increase the signal transmission speed (pixel information writing characteristics).
The scanning signal line O L has a second width compared to the width of the first conductive film g1.
The width of the conductive film g2 is configured to be small. That is, the scanning signal line GL is configured so that the step shape of its side wall can be made gentle, so that the surface of the insulating film GI provided thereabove can be flattened.

絶縁膜GIは、薄膜トランジスタT P T 1〜TF
 T 3のそれぞれのゲートf4縁膜として使用される
。絶縁膜GIは、ゲート電極GTおよび走査信号線G.
 Lの一と層に設けられている。絶縁膜GIは例えばプ
ラズマCVD法で設けられた窒化珪素膜を用い, 35
00人程度の膜厚で設ける。上述のように、絶縁膜Gl
の表面は、薄膜トランジスタTFT 1.〜TFT3の
それぞれの形成領域および走査信号線GLの形成領域に
おいて平担化されている。
The insulating film GI is the thin film transistor T P T 1 to TF
T3 is used as the respective gate f4 membrane. The insulating film GI is connected to the gate electrode GT and the scanning signal line G.
It is provided on the first layer of L. For example, a silicon nitride film provided by plasma CVD method is used as the insulating film GI.
Provided with a film thickness of about 00 people. As mentioned above, the insulating film Gl
The surface of the thin film transistor TFT 1. The regions where the TFTs 3 and the scanning signal lines GL are formed are flattened.

i型半導体層ASは、第6図(所定の製造工程における
要部平面図)で詳細に示すように、複数に分割された薄
膜トNランジスタTFTI〜T F T3のそれぞれの
チャネル形成領域として使用され〜TFT3のそれぞれ
のi型半導体層Asは,画素内において一体に構成され
ている。すなわち、画素の分割された複数の薄膜トラン
ジスタTPT1〜TFT3のそれぞれは,1つの(共通
の)i型半導体層Asの島領域で構成されている.i型
半導体層ASは、非品質シリコン膜または多結晶シリコ
ン膜で形成し、約2000人程度の膜厚で設ける。
The i-type semiconductor layer AS is used as a channel forming region for each of the thin film transistors TFTI to TFT3 divided into a plurality of parts, as shown in detail in FIG. 6 (plan view of main part in a predetermined manufacturing process). The i-type semiconductor layers As of the TFTs 3 are integrally formed within the pixel. That is, each of the plurality of divided thin film transistors TPT1 to TFT3 of a pixel is constituted by an island region of one (common) i-type semiconductor layer As. The i-type semiconductor layer AS is formed of a non-quality silicon film or a polycrystalline silicon film, and has a thickness of about 2000 nm.

このi型半導体層ASは、供給ガスの成分を変えてSi
,N4からなる絶縁膜GIの形成に連続して、同じプラ
ズマCVD装置で、しかも下部透明ガラス基板SUBI
はその装置から外部に取り出すことなく設けられる。ま
た、オーミックコンタクト用のPをドーブしたN+型半
導体層do(第3図)も同様に連続して約300人の厚
さに設けられる。その後、下部透明ガラス基板SUBI
はCVD装置から外に取り出され、フォトリソグラフィ
ー(写真処理)技術により、N+型半導体層dOおよび
i型半導体層ASは第2図、第3図およグされる。
This i-type semiconductor layer AS is made of Si by changing the components of the supplied gas.
, N4, the lower transparent glass substrate SUBI was formed using the same plasma CVD apparatus.
is provided without being taken out of the device. Further, a P-doped N+ type semiconductor layer do (FIG. 3) for ohmic contact is similarly continuously provided to a thickness of about 300 layers. After that, the lower transparent glass substrate SUBI
is taken out from the CVD apparatus, and the N+ type semiconductor layer dO and the i type semiconductor layer AS are formed by photolithography (photographic processing) as shown in FIGS. 2 and 3.

このように、一画素において複数に分割された薄膜トラ
ンジスタTPTI〜TFT3のそれぞれのi型半導体層
ASを一体に構成することにより、薄膜トランジスタT
PTI〜TFT3のそれぞれに共通のドレイン電極SD
2がi型半導体層AS(実際には,第1導電膜g1の膜
厚 N4″型半導体層doの膜厚およびi型半導体層A
Sの膜厚とを加算した膜厚に相当する段差)をドレイン
電極SD2側からi型半導体IAs側に向って1度乗り
越えるだけなので、ドレイン電極SD2が断線する確率
が低くなり、点欠陥の発生する確率を低減することがで
きる。すなわち、この液晶表示装置では、ドレイン電極
SD2がi型半導体層ASの段差を乗り越える際に画素
内に発生する点欠陥を3分の1に低減できる。
In this way, by integrally configuring the respective i-type semiconductor layers AS of the thin film transistors TPTI to TFT3 divided into a plurality of parts in one pixel, the thin film transistor T
Drain electrode SD common to each of PTI to TFT3
2 is the i-type semiconductor layer AS (actually, the thickness of the first conductive film g1, the thickness of the N4'' type semiconductor layer do, and the i-type semiconductor layer A
Since the step (corresponding to the film thickness obtained by adding the film thickness of S) is only crossed once from the drain electrode SD2 side toward the i-type semiconductor IAs side, the probability that the drain electrode SD2 will be disconnected is low, and point defects will occur. It is possible to reduce the probability of That is, in this liquid crystal display device, the point defects that occur within the pixel when the drain electrode SD2 crosses the step of the i-type semiconductor layer AS can be reduced to one-third.

また、この液晶表示装置のレイアウトと異なるが、i型
半導体層ASを映像信号線DLが直接乗り越え、この乗
り越えた部分の映像信号fiDLをドレイン電極SD2
として構成する場合、映像信号線DL(ドレイン電極S
D2)がi型半導体層ASを乗り越える際の断線に起因
する線欠陥の発生する確率を低減することができる。す
なわち、一画素内で複数に分割された薄膜トランジスタ
TPTI〜TFT3のそれぞれのi型半導体層Asを一
体に構成することにより、映像信号線DL(ドレイン電
極SD2)がi型半導体層Asを1度だけしか乗り越え
ないためである(実際には、乗り始めと乗り終わりの2
度である).i型半導体層ASは、第2図、第6図およ
び第7図(所定の製造工程における画素の要部平面図)
に詳細に示すように、走査信号線GLと映像信号線DL
との交差部(クロスオーパ部)の両者間まで延在させて
設けられている.この延在させたi型半導体層ASは、
交差部における走査信号線GLと映像信号線DLとの短
絡を低減するように構成されている. 一画素内で複数に分割された薄膜トランジスタTPT1
〜TFT3のそれぞれのソース電極SDIと共通のドレ
イン電極SD2とは、第2図、第3図および第7図で詳
細に示すように、i型半導体層As上にそれぞれ離隔し
て設けられている。
Although it is different from the layout of this liquid crystal display device, the video signal line DL directly crosses over the i-type semiconductor layer AS, and the video signal fiDL in this overpassed portion is transferred to the drain electrode SD2.
When configured as a video signal line DL (drain electrode S
It is possible to reduce the probability of line defects occurring due to disconnection when D2) crosses over the i-type semiconductor layer AS. That is, by integrally configuring the respective i-type semiconductor layers As of the thin film transistors TPTI to TFT3 divided into a plurality of parts within one pixel, the video signal line DL (drain electrode SD2) can connect the i-type semiconductor layer As only once. (Actually, there are two stages at the beginning and end of the ride.)
degree). The i-type semiconductor layer AS is shown in FIGS. 2, 6, and 7 (plan views of main parts of pixels in predetermined manufacturing steps).
As shown in detail in , the scanning signal line GL and the video signal line DL
It is provided to extend between the two parts at the intersection (crossover part). This extended i-type semiconductor layer AS is
It is configured to reduce short circuits between the scanning signal line GL and the video signal line DL at the intersection. Thin film transistor TPT1 divided into multiple parts within one pixel
~As shown in detail in FIGS. 2, 3, and 7, the respective source electrodes SDI of the TFTs 3 and the common drain electrode SD2 are provided separately on the i-type semiconductor layer As. .

ソース電極SDI、ドレイン電極SD2のそれぞれは、
回路のバイアス極性が変ると,動作上、ソースとドレイ
ンとが入れ替わるように構成されている.すなわち、薄
膜トランジスタTPTは、FET(電界効果トランジス
タ)と同様に双方向性である。
Each of the source electrode SDI and drain electrode SD2 is
The structure is such that when the bias polarity of the circuit changes, the source and drain switch places in operation. That is, the thin film transistor TPT is bidirectional like a FET (field effect transistor).

ソース電極SDI、ドレイン電極SD2のそれぞれは、
N+型半導体層doに接触する下層側から,第1導電膜
d1、第2導電膜d2.第3導電膜d3を順次重ね合わ
せて構成されている。ソース電極SDIの第1導電膜d
1、第2導電膜d2および第3導電膜d3は、ドレイン
電極SD2のそれぞれと同一製造工程で設けられる。
Each of the source electrode SDI and drain electrode SD2 is
From the lower layer side in contact with the N+ type semiconductor layer do, a first conductive film d1, a second conductive film d2 . It is constructed by sequentially overlapping third conductive films d3. First conductive film d of source electrode SDI
1, the second conductive film d2 and the third conductive film d3 are provided in the same manufacturing process as each of the drain electrodes SD2.

第1導電膜d1は、スパッタ法で設けたCr膜を用い、
500〜1000人の膜厚(この液晶表示装置では、6
00人程度の膜厚)で設ける。Cr膜は、膜厚を厚く設
けるとストレスが大きくなるので、2000人程度の膜
厚を越えない範囲で設ける。Cr膜は,N+型半導体/
ldoとの接触が良好である.Cr膜は、後述する第2
導電膜d2のAI2がN+型半導体層doに拡散するこ
とを防止する、所謂バリア層を構成する.第1導電膜d
1としては、Cr膜の他に、高融点金属(Mo、Ti.
Ta、W)膜、高融点金属シリサイド(MoSi2、T
iSi,、T a S i2、WSi,)膜で設けても
よい。
The first conductive film d1 is a Cr film provided by sputtering,
Film thickness of 500 to 1000 people (in this liquid crystal display device, 6
00 people). If the Cr film is made thicker, the stress will increase, so the Cr film is provided within a range that does not exceed the thickness of about 2,000 people. The Cr film is an N+ type semiconductor/
Good contact with ldo. The Cr film is used in the second
It forms a so-called barrier layer that prevents AI2 of the conductive film d2 from diffusing into the N+ type semiconductor layer do. First conductive film d
In addition to the Cr film, high melting point metals (Mo, Ti.
(Ta, W) film, high melting point metal silicide (MoSi2, T
iSi,, T a S i2, WSi,) film may be used.

第1導電膜d1をフォトリソグラフィー技術でパターニ
ングした後、同じフォトマスクを用い丁、あるいは第1
導電膜d1をマスクとしてN+型半導体層dOが除去さ
れる。すなわち、i型半導体層AS上に残っていたN+
型半導体層dOは第1導電膜d1以外の部分が自己整合
(セルファライン)で除去される.このとき、N1型半
導体層dOはその厚さ分はすべて除去されるようにエッ
チングされるのでi型半導体層ASも若干その表面部分
でエッチングされるが、その程度はエッチング時間で制
御すればよい. その後、第2導電膜d2がAQをスパソタすることによ
り3000〜5500人の膜厚(この液晶表示装置では
、3500人程度の膜厚)に設けられる。AQ膜は、C
r膜に比べてストレスが小さく、厚い膜厚に設けること
が可能で、ソース電極SDI、ドレイン電極SD2およ
び映像信号線DLの抵抗値を低減するように構成されて
いる。すなわち、第2導電膜d2は、薄膜トランジスタ
TPTの動作速度の高速化および映像信号線DLの信号
伝達速度の高速化を図ることができるように構成されて
いる.従って,第2導電膜d2により、画素の書き込み
特性を向上することができる。第2導電膜d2としては
.AQ膜の他に、Siや銅(C u )やPdを添加物
として含有させたA Q.膜で設けてもよい。
After patterning the first conductive film d1 using photolithography technology, the same photomask is used to pattern the first conductive film d1 or the first conductive film d1.
The N+ type semiconductor layer dO is removed using the conductive film d1 as a mask. In other words, the N+ remaining on the i-type semiconductor layer AS
The portion of the type semiconductor layer dO other than the first conductive film d1 is removed by self-alignment (self-alignment). At this time, the N1 type semiconductor layer dO is etched so that its entire thickness is removed, so the i type semiconductor layer AS is also slightly etched at its surface, but the extent can be controlled by the etching time. .. Thereafter, the second conductive film d2 is formed to a thickness of 3,000 to 5,500 layers (in this liquid crystal display device, the thickness is about 3,500 layers) by supersorting AQ. AQ film is C
It has less stress than the r film, can be formed thicker, and is configured to reduce the resistance values of the source electrode SDI, drain electrode SD2, and video signal line DL. That is, the second conductive film d2 is configured to increase the operating speed of the thin film transistor TPT and the signal transmission speed of the video signal line DL. Therefore, the writing characteristics of the pixel can be improved by the second conductive film d2. As the second conductive film d2. In addition to the AQ film, the AQ film contains Si, copper (Cu), and Pd as additives. It may also be provided with a membrane.

第2導電膜d2がフォトリソグラフィー技術によりバタ
ーニングされた後、300〜2400人の膜厚(この液
晶表示装置では、1 200人程度の膜厚)でスパッタ
法で設けられた透明導電膜(I’r○:ネサ膜)によっ
て、第3導電膜d3が設けられろ。
After the second conductive film d2 is patterned by photolithography, a transparent conductive film (I The third conductive film d3 is provided by 'r○: Nesa film).

この第3導電膜d3は,ソース電極SDI、ドレイン電
極SD2および映像信号線DLを構成するとともに、透
明画素電IIT○を構成するようになっている。
This third conductive film d3 constitutes the source electrode SDI, drain electrode SD2, and video signal line DL, and also constitutes the transparent pixel electrode IIT○.

ソース電極SDIおよびドレイン電極SD2の第1導電
膜d1は、第1、導電膜d1と第2導電膜d2および第
3導電膜d3との間の製造工程においてマスク合わせず
れが生じても、第2導電膜d2および第3導電膜d3に
比べて大きい寸法になるようにチャネルが設けられる側
が大きい寸法になるように構成されている(第1導電膜
d1〜第3導電膜d3のそれぞれのチャネル形成領域側
がオンザラインでもよい)。また,ソース電極SD1お
よびドレイン電極SD2の第1導電膜d1のそれぞれは
、薄膜トランジスタTPTのゲート長Lを規定するよう
に構成されている。
The first conductive film d1 of the source electrode SDI and the drain electrode SD2 is fixed to the second conductive film d1 even if mask misalignment occurs in the manufacturing process between the first conductive film d1 and the second conductive film d2 and third conductive film d3. The side where the channel is provided is configured to have a larger dimension than the conductive film d2 and the third conductive film d3 (channel formation of each of the first conductive film d1 to the third conductive film d3). (The area side may be on-the-line). Further, each of the first conductive films d1 of the source electrode SD1 and the drain electrode SD2 is configured to define the gate length L of the thin film transistor TPT.

このように,一画素内で複数に分割された薄膜トランジ
スタT P T l〜TFT3において、ソース電極S
DI、ドレイン電極SD2のそれぞれの第1導電膜d1
のチャネル形成領域側を第2導電膜d2および第3導電
膜d3に比べて大きい寸法で構成することにより、ソー
ス電極SDI、ドレイン電極SD2のそれぞれの第1導
電膜d1−間の寸法で、薄膜トランジスタTPTのゲー
ト長Lを規定することができる,第1導電膜dl間の離
隔寸法(ゲート長し)は,加工精度(パターニング精度
)で規定することができるので、薄膜トランジスタTP
 T 1〜TFT3のそれぞれのゲート長I4を均一に
することができる。
In this way, in the thin film transistors T P T l to TFT3 divided into a plurality of parts within one pixel, the source electrode S
First conductive film d1 of each of DI and drain electrode SD2
By configuring the channel forming region side of the thin film transistor to have a larger dimension than the second conductive film d2 and the third conductive film d3, the dimension between the first conductive film d1 and the source electrode SDI and the drain electrode SD2 can be The separation dimension (gate length) between the first conductive films dl, which can define the gate length L of TPT, can be defined by processing accuracy (patterning accuracy), so the thin film transistor TP
The gate length I4 of each of T1 to TFT3 can be made uniform.

ソース電極SDIは.上述のように、透明画素電極IT
Oに接続されている。ソース電極SDLは、i型半導体
層ASの段差形状(第1導電膜g1の膜厚、N1型半導
体層dOの膜厚およびi型半導体層ASの膜厚とを加算
した膜厚に相当する段差)に沿って構成さわでいる。具
体的には、ソース電WAS D tは、i型半導体l 
A. Sの段差形状に沿って設けられた第1導電膜d 
1.と、この第1導電膜d1の上部にそれに比べて透明
画素電極工Toと接続される側を小さい寸法で設けた第
2導電膜d2と、この第2導電膜から露出する第]−導
電膜d1に接続された第3導電膜d3とで構成されてい
る。ソース電極SDIの第1導電膜d1は,N+型半導
体層doとの接着性が良好であり、かつ主に第2導電膜
d2からの拡散物に対するバリア層として構成されてい
る.ソース電極SDIの第2導電膜d2は、第1導電膜
d1のCr膜がストレスの増大のため厚く設けることが
できず、i型半導体層ASの段差形状を乗り越えられな
いので、このi型半導体層ASを乗り越えるために構成
されている。すなわち、第2導電膜d2は、厚く設ける
ことでステップ力バレッジ(段差被覆1を向上している
.第2導電膜d2は、厚く設けることができるので,ソ
ース電極SDIの抵抗値(ドレイン電極SD2や映像信
号線DLについても同様)の低減に大きく寄与している
。第3導電膜d3は、第2導電膜d2のi型半導体層A
Sに起因する段差形状を乗り越えることができないので
,第2導電膜d2の寸法を小さくすることで、露出する
第1導電膜d1に接続するように構成されている。第1
導電膜d1と第3導電膜d3とは、接着性が良好である
ばかりか、両者間の接続部の段差形状が小さいので、確
実に接続することができる。
The source electrode SDI is . As mentioned above, the transparent pixel electrode IT
Connected to O. The source electrode SDL has a step shape of the i-type semiconductor layer AS (a step corresponding to the sum of the thickness of the first conductive film g1, the thickness of the N1-type semiconductor layer dO, and the thickness of the i-type semiconductor layer AS). ). Specifically, the source voltage WAS D t is an i-type semiconductor l.
A. The first conductive film d provided along the step shape of S
1. A second conductive film d2 is provided above the first conductive film d1 with a smaller dimension on the side connected to the transparent pixel electrode To, and a second conductive film exposed from the second conductive film. and a third conductive film d3 connected to d1. The first conductive film d1 of the source electrode SDI has good adhesion to the N+ type semiconductor layer do, and is mainly configured as a barrier layer against diffused substances from the second conductive film d2. The second conductive film d2 of the source electrode SDI cannot be formed thickly because the Cr film of the first conductive film d1 increases stress, and cannot overcome the step shape of the i-type semiconductor layer AS. It is configured to overcome the layer AS. That is, the second conductive film d2 can be provided thickly to improve the step force barrier (step coverage 1).The second conductive film d2 can be provided thickly to improve the resistance value of the source electrode SDI (drain electrode SD2). and the same applies to the video signal line DL).The third conductive film d3 greatly contributes to the reduction of the
Since the step shape caused by S cannot be overcome, the second conductive film d2 is configured to have a smaller dimension so as to be connected to the exposed first conductive film d1. 1st
The conductive film d1 and the third conductive film d3 not only have good adhesiveness but also have a small step shape at the connecting portion between them, so that they can be reliably connected.

このように、薄膜トランジスタTPTのソース電極SD
Iを、少なくともi型半導体層ASに沿って設けられた
パリア層としての第1導電膜d1と、この第1導電膜d
1の上部に設けられ、第1導電膜d1に比べて比抵抗値
が小さく、かつ第1導電膜d1に比べて小さい寸法の第
2導電膜d2とで構成し、この第2導電膜d2から露出
する第1導電膜d1に透明画素電極ITOである第3導
電膜d3を接続することにより、薄膜トランジスタTP
Tと透明画素電極ITOとを確実に接続することができ
るので,断線に起因する点欠陥を低減することができる
。しかも,ソース電極SDIは、第1導電膜d1がバリ
ア効果を有するので、抵抗値の小さい第2導電膜d2(
AQ膜)を用いることができるので、抵抗値を低減する
ことができる。
In this way, the source electrode SD of the thin film transistor TPT
I, a first conductive film d1 as a pariah layer provided along at least the i-type semiconductor layer AS, and this first conductive film d
A second conductive film d2 is provided on top of the first conductive film d1 and has a smaller specific resistance value than the first conductive film d1, and a second conductive film d2 having smaller dimensions than the first conductive film d1. By connecting the third conductive film d3, which is a transparent pixel electrode ITO, to the exposed first conductive film d1, the thin film transistor TP
Since the T and the transparent pixel electrode ITO can be reliably connected, point defects caused by disconnection can be reduced. Moreover, since the first conductive film d1 has a barrier effect, the source electrode SDI has a second conductive film d2 (with a low resistance value).
AQ film) can be used, so the resistance value can be reduced.

ドレイン電極SD2は、映像信号線DLと一体に構成さ
れており、同一製造工程で設けられている。ドレイン電
極SD2は、映像信号線DLと交差する列方向に突出し
たL字形状で構成されている.すなわち,一画素内で複
数に分割された薄膜トランジスタTPTI〜TFT3の
それぞれのドレイン電極SD2は、同一の映像信号線D
Lに接続されている, 透明画素電極ITOは,各画素ごとに設けられており、
液晶表示部の画素電極の一方を構成する。
The drain electrode SD2 is configured integrally with the video signal line DL, and is provided in the same manufacturing process. The drain electrode SD2 has an L-shape that protrudes in the column direction intersecting the video signal line DL. That is, each drain electrode SD2 of the thin film transistors TPTI to TFT3 divided into a plurality of parts within one pixel is connected to the same video signal line D.
A transparent pixel electrode ITO connected to L is provided for each pixel,
It constitutes one of the pixel electrodes of the liquid crystal display section.

透明画素電極ITOは,一画素内で複数に分割された薄
膜トランジスタTPTI〜TFT3のそれぞれに対応し
て3つの透明画素電極(分割透明画素電極)ITOI、
ITO2およびITO3に分割されている.透明画素電
極ITOIは,薄膜トランジスタTFTIのソース電極
SD1に接続されている.透明画素電極ITO2は、薄
膜トランジスタTFT2のソース電極SD1に接続され
ている.透明画素電極ITO3は,薄膜トランジスタT
FT3のソース電極SDIに接続されている。
The transparent pixel electrode ITO includes three transparent pixel electrodes (divided transparent pixel electrodes) ITOI, corresponding to each of the thin film transistors TPTI to TFT3 divided into a plurality of parts within one pixel,
It is divided into ITO2 and ITO3. The transparent pixel electrode ITOI is connected to the source electrode SD1 of the thin film transistor TFTI. The transparent pixel electrode ITO2 is connected to the source electrode SD1 of the thin film transistor TFT2. The transparent pixel electrode ITO3 is a thin film transistor T
It is connected to the source electrode SDI of FT3.

透明画素電極IT○1〜ITO3のそれぞれは,薄膜ト
ランジスタTPT1〜TFT3のそれぞれと同様に、実
質的に同一寸法で構成されている。
Each of the transparent pixel electrodes IT○1 to ITO3 has substantially the same dimensions as each of the thin film transistors TPT1 to TFT3.

透明画素電極ITOI〜ITO3のそれぞれは、薄膜ト
ランジスタTPTI〜TFT3のそれぞれのi型半導体
層ASを一体に構成してある(分割されたそれぞれの薄
膜トランジスタTPTを一箇所に集中的に配置してある
)ので、L字形状で構成している. このように亀隣接する2本の走査信号線GLと隣接する
2本の映像信号線DLとの交差領域内に配置された一画
素内で薄膜トランジスタTPTを複数の薄膜トランジス
タTPT1〜TFT3に分割し,この複数に分割された
薄膜トランジスタTPTI〜TFT3のそれぞれに複数
に分割した透明画素電極ITOI〜ITO3のそれぞれ
を接続することにより、画素の分割された一部分(例え
ば、薄膜トランジスタTFTL)が点欠陥になるだけで
,画素の全体としては点欠陥でなくなる(薄膜トランジ
スタTFT2およびTFT3が点欠陥でない)ので、画
素全体としての点欠陥を低減することができる. また、上記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい(この液晶表示装置の場合、画
素の3分の1の面積)ので、上記点欠陥を見にくくする
ことができる。
Each of the transparent pixel electrodes ITOI to ITO3 has the respective i-type semiconductor layers AS of the thin film transistors TPTI to TFT3 integrally configured (the divided thin film transistors TPT are arranged in a concentrated manner). It is constructed in an L-shape. In this way, the thin film transistor TPT is divided into a plurality of thin film transistors TPT1 to TFT3 within one pixel arranged in the intersection area of the two adjacent scanning signal lines GL and the two adjacent video signal lines DL. By connecting each of the plurality of divided transparent pixel electrodes ITOI to ITO3 to each of the plurality of divided thin film transistors TPTI to TFT3, only a part of the divided pixel (for example, the thin film transistor TFTL) becomes a point defect. Since the pixel as a whole is no longer a point defect (the thin film transistors TFT2 and TFT3 are not point defects), it is possible to reduce point defects in the pixel as a whole. In addition, some of the point defects in which the pixel is divided are smaller than the entire area of the pixel (in the case of this liquid crystal display device, the area is one-third of the pixel), so the point defects can be made difficult to see. I can do it.

また,上記画素の分割された透明画素電極IT01〜I
TO3のそれぞれを実質的に同一寸法で構成することレ
こより、画素内の点欠陥の面積を均一にすることができ
る。
In addition, the divided transparent pixel electrodes IT01 to I of the above pixels
By configuring each TO3 to have substantially the same size, the area of a point defect within a pixel can be made uniform.

さらに、上記画素の分割された透明画素電極工TOI〜
IT○3のぞれぞれを実質的に同一寸法で構成すること
により、透明画素電極ITOI〜ITO3のそれぞれと
上部透明ガラス基板SUB2の共通透明画素電極IT○
とで構成されるそれぞれの液晶容量(Cpix)と、こ
の透明画素電極ITO1〜ITO3のそれぞれに付加さ
れる透明画素電極ITOI〜ITO3とゲート電極GT
との重ね合わせで生じる重ね合わせ容量(Cgs)とを
均一レニすることができる。すなわち,透明画素電極I
TOI〜ITO3のそれぞれは液晶容量および重ね合わ
せ容量を均一にすることができるので、この重ね合わせ
容量に起因する液晶LCの液晶分子に印加されようとす
る直流成分を均一とすることができ、この直流成分を相
殺する方法を採用した場合,各画素の液晶にかかる直流
成分のばらつきを小さくすることができる. 薄膜トランジスタTPTおよび透明画素電極TTo上に
は,保護膜PSVIが設けられている。
Furthermore, the divided transparent pixel electrode work TOI of the above pixel ~
By configuring each of the IT○3 to have substantially the same dimensions, the common transparent pixel electrode IT○ of each of the transparent pixel electrodes ITOI to ITO3 and the upper transparent glass substrate SUB2
and the transparent pixel electrodes ITOI to ITO3 added to each of the transparent pixel electrodes ITO1 to ITO3 and the gate electrode GT.
The overlapping capacitance (Cgs) generated by overlapping with the above can be uniformly resized. That is, the transparent pixel electrode I
Since each of TOI to ITO3 can make the liquid crystal capacitance and superposition capacitance uniform, it is possible to make the DC component applied to the liquid crystal molecules of the liquid crystal LC due to this superposition capacitance uniform, and this When a method of canceling the DC component is adopted, it is possible to reduce the variation in the DC component applied to the liquid crystal of each pixel. A protective film PSVI is provided over the thin film transistor TPT and the transparent pixel electrode TTo.

保護膜psviは、主に薄膜トランジスタTPTを湿気
等から保護するために設番づられており、透明性が高く
、しかも耐湿性の良いものを使用する。
The protective film psvi is numbered mainly to protect the thin film transistor TPT from moisture, etc., and a film with high transparency and good moisture resistance is used.

保護膜PSVIは、例えばプラズマC V D法で設け
た酸化珪素膜や窒化珪素膜で形成されており、5000
〜11000人の膜厚(この液晶表示装置では8000
人程度の膜厚)で設ける。
The protective film PSVI is formed of, for example, a silicon oxide film or a silicon nitride film provided by a plasma CVD method, and
~11,000 film thickness (8,000 film thickness for this liquid crystal display device)
The thickness of the film is approximately that of a human body.

薄膜トランジスタTFT上の保護膜PSVIの上部には
、外部光がチャネル形成領域として使用されるi型半導
体層ASに入射されないように,遮蔽膜LSが設けられ
ている。第2図に示すように,遮蔽膜LSは、点線で囲
まれた領域内に構成されている,遮蔽膜LSは、光に対
する遮蔽性が高い,例えばAQ膜やCr膜等で設けられ
ており、スパッタ法で1000人程度の膜厚に設ける.
従って、薄膜トランジスタTPTI〜TFT3の共通半
導体層A. Sは、上下にある遮光膜LSおよびゲート
電極GTによってサンドインチにされ、これによりi型
半導体層ASには外部の自然光やバックライト光が当た
らなくなる。遮光膜LSとゲート電極GTは半導体/F
FASより寸法が太き目でほぼそれと相似形に設けられ
,両者の大ぎさはほぼ同じとされる(図では境界線が判
るようにゲート電極GTを遮光膜L Sより小さ目に描
いている)。
A shielding film LS is provided above the protective film PSVI on the thin film transistor TFT to prevent external light from entering the i-type semiconductor layer AS used as a channel formation region. As shown in Fig. 2, the shielding film LS is configured within the area surrounded by the dotted line.The shielding film LS is made of a film having high light shielding properties, such as an AQ film or a Cr film. The thickness of the film is approximately 1,000 mm using the sputtering method.
Therefore, the common semiconductor layer A. of the thin film transistors TPTI to TFT3. S is sandwiched between the upper and lower light shielding films LS and the gate electrode GT, so that the i-type semiconductor layer AS is not exposed to external natural light or backlight light. Light shielding film LS and gate electrode GT are semiconductor/F
It is thicker in size than FAS and is provided in a similar shape, and the size of both is said to be almost the same (in the figure, the gate electrode GT is drawn smaller than the light shielding film LS so that the boundary line can be seen). .

なお、バックライトを上部透明ガラス基板SUB2側に
取り付け,下部透明ガラス基板SUBIをa祭側(外部
露出側)とすることもでき、この場合は遮光膜LSはバ
ックライト光の、ゲート電極GTは自然光の遮光体とし
て働く. 薄膜トランジスタTPTは,ゲート電極GTに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスをOにすると、チャネル抵抗は
大きくなるように構成されている.すなわち、wtr!
AトランジスタTPTは、透明画素電極IT○に印加さ
れる電圧をゲート電[iGTに印加するバイアスにより
制御するように構成されている。
Note that the backlight can be attached to the upper transparent glass substrate SUB2 side, and the lower transparent glass substrate SUBI can be placed on the a-side (externally exposed side). In this case, the light-shielding film LS is connected to the backlight light, and the gate electrode GT is connected to the backlight. It acts as a light shield for natural light. The thin film transistor TPT is configured such that when a positive bias is applied to the gate electrode GT, the channel resistance between the source and drain becomes small, and when the bias is set to O, the channel resistance becomes large. In other words, wtr!
The A transistor TPT is configured to control the voltage applied to the transparent pixel electrode IT○ by the bias applied to the gate electrode [iGT.

液晶LCは、下部透明ガラス基板SUBIと上部透明ガ
ラス基板SUB2との間に設けられた空間内で、液晶分
子の向きを設定する下部配向膜ORIIおよび上部配向
膜ORI2との間に封入されている。
The liquid crystal LC is sealed between a lower alignment film ORII and an upper alignment film ORI2 that set the orientation of liquid crystal molecules in a space provided between a lower transparent glass substrate SUBI and an upper transparent glass substrate SUB2. .

下部配向膜ORIIは、下部透明ガラス基板SUBI側
の保護膜PSVIの上部に設けられる。
The lower alignment film ORII is provided above the protective film PSVI on the lower transparent glass substrate SUBI side.

上部透明ガラス基板SUB2の内側(液晶側)の表面に
は、カラーフィルタFIL、保護膜P Sv2、共通透
明画素電極(COM)ITOおよび上部配向膜○RI2
が順次積層して設けられている。
On the inner surface (liquid crystal side) of the upper transparent glass substrate SUB2, a color filter FIL, a protective film P Sv2, a common transparent pixel electrode (COM) ITO, and an upper alignment film ○RI2 are disposed.
are sequentially stacked.

共通透明画素電極ITOは、下部透明ガラス基板SUB
I側に画素ごとに設けられた透明画素電極ITOに対向
し、隣接する他の共通透明画素電極ITOと一体に構成
されている。この共通透明画素電極ITOには,コモン
電圧Vco鳳が印加されるように構成されている.コモ
ン電圧Vcomは、映像信号線DLに印加されるロウレ
ベルの駆動電圧vd winとハイレベルの鄭動電圧V
dmaxとの中間電位である. カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
The common transparent pixel electrode ITO is connected to the lower transparent glass substrate SUB.
It faces the transparent pixel electrode ITO provided for each pixel on the I side, and is configured integrally with another adjacent common transparent pixel electrode ITO. The configuration is such that a common voltage Vco is applied to this common transparent pixel electrode ITO. The common voltage Vcom is a low-level driving voltage Vdwin applied to the video signal line DL and a high-level driving voltage V
This is the intermediate potential between dmax and dmax. The color filter FIL is configured by coloring a dyed base material made of a resin material such as acrylic resin with a dye.

カラーフィルタFILは、画素に対向する位置に各画素
ごとに構成され、染め分けられている。すなわち、カラ
ーフィルタFILは、画素と同様に、隣接する2本の走
査信号線GLと隣接する2本の映像信号線DLとの交差
領域内に構成されている.各画素は、カラーフィルタF
ILの個々の所定の色フィルタ内において、複数に分割
されている。
The color filter FIL is arranged for each pixel at a position facing the pixel, and is colored differently. That is, the color filter FIL, like the pixel, is configured within the intersection area of two adjacent scanning signal lines GL and two adjacent video signal lines DL. Each pixel has a color filter F
Each predetermined color filter of the IL is divided into a plurality of parts.

カラーフィルタFILは、次のように設けることができ
る。まず、上部透明ガラス基板SUB2の表面に染色基
材を設け、フォトリソグラフィー技術で赤色フィルタ形
成領域以外の染色基材を除去する.この後,染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタRを設
ける。次に、同様な工程を施すことによって、緑色フィ
ルタG、青色フィルタBを順次設ける。
The color filter FIL can be provided as follows. First, a dyed base material is provided on the surface of the upper transparent glass substrate SUB2, and the dyed base material other than the red filter forming area is removed using photolithography technology. Thereafter, the dyed base material is dyed with a red dye, subjected to a fixation treatment, and a red filter R is provided. Next, a green filter G and a blue filter B are sequentially provided by performing similar steps.

このように、カラーフィルタFILの各色フィルタを各
画素と対向する交差領域内に設けることにより、カラー
フィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLのそれぞれが存在するので、それらの存
在に相当する分、各画素とカラーフィルタFILの各色
フィルタとの位置合わせ余裕寸法を確保する(位置合わ
せマージンを大きくする)ことができる。さらに、カラ
ーフィルタFILの各色フィルタを設ける際に、異色フ
ィルタ間の位置合わせ余裕寸法を確保することができる
. すなわち、この液晶表示装置では,隣接する2本の走査
信号線OLと隣接する2本の映像借号線DLとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタFILの各色フィル
タを設けることにより、上述の点欠陥を低減することが
できるとともに、各画素と各色フィルタとの位置合わせ
余裕寸法を確保することができる, 保護膜PSV2は,カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するため
に設けられている.保護膜PSv2は、例えばアクリル
樹脂、エポキシ樹脂等の透明樹脂材料で形成されている
. この液晶表示装置は、下部透明ガラス基板SUBl側の
それぞれの層と、上部透明ガラス基板SUBZ側のそれ
ぞれの層とを別々に設け,その後、下部透明ガラス基板
SUBIと上部透明ガラス基板SUB2とを重ね合わせ
、両者間に液晶LCを封入することによって組み立てら
れる.液晶表示部の各画素は,第4図に示すように、走
査信号線OLが延在する方向と同一列方向に複数配置さ
れ、画素列x1, X,, x3, x4,・・・のそ
れぞれを構成している.各画素列X1, X2, X3
,X4,・・・のそれぞれの画素は、薄膜トランジスタ
TFTIぐTFT3および透明画素電極IT○1〜IT
○3の配置位置を列単位において同一に構成している.
すなわち、画素列Xエ,X3,・・・のそれぞれの画素
は、薄膜トランジスタTPTI〜TFT3の配置位置を
左側,透明画素電極ITOI〜ITO3の配置位置を右
側に構成している。画素列X1,X,,・・・のそれぞ
れの行方向の次段の画素列x2, X4,・・・のそれ
ぞれの画素は、画素列X1, X3,・・・のそれぞれ
の画素を映像信号gDLに対して線対称で配置した画素
で構成されている。
In this way, by providing each color filter of the color filter FIL in the intersection area facing each pixel, the scanning signal line GL,
Since each of the video signal lines DL exists, it is possible to secure a positioning margin between each pixel and each color filter of the color filter FIL (increase the positioning margin) by an amount corresponding to the existence of the video signal lines DL. Furthermore, when providing each color filter of the color filter FIL, it is possible to secure alignment margin between different color filters. That is, in this liquid crystal display device, a pixel is formed within the intersection area of two adjacent scanning signal lines OL and two adjacent video borrow lines DL, and this pixel is divided into a plurality of parts, and a pixel opposite to this pixel is formed. By providing each color filter of the color filter FIL in the position where the color filter FIL is located, it is possible to reduce the above-mentioned point defects and to secure alignment allowance between each pixel and each color filter. This is provided to prevent the dyes that dye the filter FIL into different colors from leaking into the liquid crystal LC. The protective film PSv2 is made of a transparent resin material such as acrylic resin or epoxy resin. In this liquid crystal display device, each layer on the lower transparent glass substrate SUBl side and each layer on the upper transparent glass substrate SUBZ side are provided separately, and then the lower transparent glass substrate SUBI and the upper transparent glass substrate SUB2 are stacked. They are assembled by aligning them together and sealing a liquid crystal LC between them. As shown in FIG. 4, a plurality of pixels of the liquid crystal display section are arranged in the same column direction as the direction in which the scanning signal line OL extends, and are arranged in pixel columns x1, X,, x3, x4, . . . It consists of Each pixel column X1, X2, X3
,
○The arrangement position of 3 is configured to be the same in each column.
That is, in each pixel of the pixel columns XE, X3, . . . , the thin film transistors TPTI to TFT3 are arranged on the left side, and the transparent pixel electrodes ITOI to ITO3 are arranged on the right side. Each pixel in the next pixel column x2, X4,... in the row direction of each pixel column X1, X,... It is composed of pixels arranged line-symmetrically with respect to gDL.

すなわち、画素列X2,X.,・・・のそれぞれの画素
は、薄膜トランジスタTPT1〜TFT3の配置位置を
右側、透明画素電極ITO1〜ITO3の配置位置を左
側に構成している。そして、画素列X,, X4,・・
・のそれぞれの画素は,画素列X,,X,,・・・のそ
れぞれの画素に対し、列方向に半画素間隔移動させて(
ずらして)配置されている。
That is, pixel columns X2, X. , . . . , the thin film transistors TPT1 to TFT3 are arranged on the right side, and the transparent pixel electrodes ITO1 to ITO3 are arranged on the left side. Then, pixel rows X,, X4,...
Each pixel of .
staggered).

すなわち、画素列Xの各画素間隔を1.0 (1.0ピ
ッチ)とすると、次段の画素列Xは、各画素間隔を1.
0とし、前段の画素列Xに対して列方向に0.5画素間
隔(0.5ピッチ)ずれている.各画素間を行方向に延
在する映像信号線DLは、各画素列X間において、半画
素間隔分(0.5ピッチ分)列方向に延在するように構
成されている。
That is, if each pixel interval of the pixel column X is 1.0 (1.0 pitch), then the pixel interval of the next stage pixel column X is 1.
0, and is shifted by 0.5 pixel interval (0.5 pitch) in the column direction with respect to the previous pixel column X. The video signal line DL extending in the row direction between each pixel is configured to extend in the column direction by a half pixel interval (0.5 pitch) between each pixel column X.

このように液晶表示部において、薄膜トランジスタTP
Tおよび透明画素電極ITOの配置位置が同一である画
素を列方向に複数配置して画素列Xを構成し、画素列X
の次段の画素列Xを、前段の画素列Xの画素を映像信号
線DLに対して線対称で配置した画素で構成し、次段の
画素列を前段の画素列に対して半画素間隔移動させて構
成することにより、第8図(画素とカラーフィルタとを
重ね合わせた状態における要部平面図)で示すように、
前段の画素列Xの所定の色フィルタが設けられた画素(
例えば、画素列X3の赤色フィルタRが設けられた画素
)と次段の画素列Xの同一色フィルタが設けられた画素
(例えば、画素列X4の赤色フィルタRが設けられた画
素)とを1、5画素間隔(1.5ピッチ)離隔すること
ができる.すなわち、前段の画素列Xの画素は、最も近
傍の次段の画素列の同一色フィルタが設けられた画素と
常時1.5画素間隔分離隔するように構成されており、
カラーフィルタFILはROBの三角形配置構造を構成
している。カラーフィルタFILのRGBの三角形配置
構造は,各色の混色を良くすることができるので、カラ
ー画像の解像度を向上することができる。
In this way, in the liquid crystal display section, the thin film transistor TP
A plurality of pixels having the same T and transparent pixel electrode ITO are arranged in the column direction to form a pixel column
The next pixel row X is composed of pixels arranged in line symmetry with the pixels of the previous pixel row By moving and configuring, as shown in FIG. 8 (a plan view of the main part in a state where pixels and color filters are overlapped),
The pixel (
For example, a pixel provided with a red filter R in pixel row X3) and a pixel provided with the same color filter in the next pixel row , can be separated by 5 pixel intervals (1.5 pitch). That is, the pixels of the previous pixel column
The color filter FIL constitutes a triangular arrangement structure of ROB. The RGB triangular arrangement structure of the color filter FIL can improve the mixing of each color, and therefore can improve the resolution of a color image.

また、映像信号線DLは、各画素列X間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。従って、映像信号線DLの
引き回しを無くシ,その占有面積を低減することができ
、また、映像信号線DLの迂回を無くし、多層配線構造
を廃止することができる。
Moreover, since the video signal line DL extends in the column direction by only half a pixel interval between each pixel column X, it does not intersect with the adjacent video signal line DL. Therefore, it is possible to eliminate the routing of the video signal line DL and reduce the area occupied by the video signal line DL, and it is also possible to eliminate the detour of the video signal line DL and eliminate the multilayer wiring structure.

この液晶表示部の構成を回路的に示すど,第9図(液晶
表示部の等価回路図)に示すようになる。
The circuit configuration of this liquid crystal display section is shown in FIG. 9 (equivalent circuit diagram of the liquid crystal display section).

第9図に示すXiG,Xi+IG,・・・は、緑色フィ
ルタGが設けられる画素に接続された映像信号線DLで
ある。XiB,Xi+IB,・・・は、青色フィルタB
が設けられる画素に接続された映像信号MDLである。
XiG, Xi+IG, . . . shown in FIG. 9 are video signal lines DL connected to pixels in which the green filter G is provided. XiB, Xi+IB,... is blue filter B
This is a video signal MDL connected to a pixel in which a pixel is provided.

Xi+IR,Xi+2R.・・・は、赤色フィルタRが
設けられる画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは第4図および第8図に示す画素列X1を選択
する走査信号,iiGLである。同様に、Y i + 
1 , Y i + 2 , −のそれぞれは、画素列
x2, X,,・・・のそれぞれを選択する走査信号線
GLである.これらの走査信号線OLは、垂直走査回路
に接続されている。
Xi+IR, Xi+2R. ... is a video signal line DL connected to a pixel in which a red filter R is provided. These video signal lines DL are selected by a video signal drive circuit. Yi is a scanning signal iiGL that selects the pixel column X1 shown in FIGS. 4 and 8. Similarly, Y i +
1, Y i + 2, - are scanning signal lines GL that select pixel columns x2, X, . . . , respectively. These scanning signal lines OL are connected to a vertical scanning circuit.

第3図の中央部は一画素部分の断面を示しているが、左
側は下部透明ガラス基板SUBIおよび上部透明ガラス
基板SUB2の左側縁部分で外部引出配線の存在する部
分の断面を示している.右側は、透明ガラス基板SUB
IおよびSUB2の右側縁部分で外部引出配線の存在し
ない部分の断面を示している。
The center part of FIG. 3 shows a cross section of one pixel, while the left side shows a cross section of the left edge part of the lower transparent glass substrate SUBI and the upper transparent glass substrate SUB2 where external lead wiring is present. On the right is a transparent glass substrate SUB
A cross section of the right edge portion of I and SUB2 where no external lead wiring is present is shown.

第3図の左側,右側のそれぞれに示すシール材SLは、
液晶LCを封止するように構成されており、液晶封入口
(図示していない)を除く透明ガラス基板SUBIおよ
びSUB2の縁周囲全体に沿って設けられている。シー
ル材SLは、例えばエボキシ樹脂で形成されている。
The sealing materials SL shown on the left and right sides of Fig. 3 are as follows:
It is configured to seal the liquid crystal LC, and is provided along the entire edges of the transparent glass substrates SUBI and SUB2 except for the liquid crystal sealing opening (not shown). The sealing material SL is made of, for example, epoxy resin.

上部透明ガラス基板SUBlt!Iの共通透明画素電極
丁TOは、少なくとも一箇所において,銀ペース14J
S I Lによって、下部透明ガラス基板SUBI側に
設けられた外部引出配線に接続されている.この外部引
出配線は、上述したゲート電極GT,ソース電極SDI
、ドνイン電極SD2のそれぞれと同一製造工程で設け
られる。
Upper transparent glass substrate SUBlt! The common transparent pixel electrode TO of I is made of silver paste 14J at least in one place.
It is connected to the external lead wiring provided on the lower transparent glass substrate SUBI side by SIL. This external lead wiring is connected to the gate electrode GT and source electrode SDI described above.
, and are provided in the same manufacturing process as each of the dome electrodes SD2.

配向膜ORIIおよび○RI2、透明画素電極ITO、
共通透明画素電極ITO、保護膜psv1およびPSV
2、絶縁膜GIのそれぞれの層は、シール材SLの内側
に設けられる.偏光板POLは、下部透明ガラス基板S
UBI、上部透明ガラス基板STJB2のそれぞれの外
側の表面に設けられている. 第10図は本発明を適用すべき他のアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の画素の
要部およびシール部周辺部の断面図、第11図は第10
図に示した液晶表示装置の液晶表示部の一画素を示す平
面図、第12図は第11図のA−A切断線で切った部分
の断面図、第13図は第11図に示す画素を複数配置し
た液晶表示部の要部平面図、第14図〜第16図は第1
1図に示す画素の所定の製造工程における要部平面図、
第17図は第13図に示す画素とカラーフィルタとを重
ね合わせた状態における要部平面図である.この液晶表
示装置においては、液晶表示部の各画素の開口率を向上
することができるとともに、液晶にかかる直流成分を小
さくし、液晶表示部の点欠陥を低減し、かつ黒むらを低
減することができる. 本実施例においても、第10図には詳細に図示してない
が,透明ガラス基板SUBI側の透明画素電極ITOI
と、透明ガラス基板SUBZ側の共通透明画素電極IT
O2 (COM)との間の距離が各一画素において異な
るように透明画素電極の一方が階段状あるいは斜面状に
形成されている。
Orientation films ORII and ○RI2, transparent pixel electrode ITO,
Common transparent pixel electrode ITO, protective film psv1 and PSV
2. Each layer of the insulating film GI is provided inside the sealing material SL. The polarizing plate POL has a lower transparent glass substrate S
UBI is provided on the outer surface of each of the upper transparent glass substrate STJB2. FIG. 10 is a sectional view of a main part of a pixel and a periphery of a sealing part of a liquid crystal display section of another active matrix type color liquid crystal display device to which the present invention is applied, and FIG.
A plan view showing one pixel of the liquid crystal display section of the liquid crystal display device shown in the figure, FIG. 12 is a cross-sectional view of the portion taken along the line A-A in FIG. 11, and FIG. 13 is a pixel shown in FIG. 11. 14 to 16 are plan views of main parts of a liquid crystal display section in which a plurality of are arranged.
A plan view of main parts in a predetermined manufacturing process of the pixel shown in FIG.
FIG. 17 is a plan view of the main parts in a state where the pixels and color filters shown in FIG. 13 are superimposed. In this liquid crystal display device, it is possible to improve the aperture ratio of each pixel in the liquid crystal display section, reduce the direct current component applied to the liquid crystal, reduce point defects in the liquid crystal display section, and reduce black unevenness. Can be done. In this embodiment as well, although not shown in detail in FIG. 10, the transparent pixel electrode ITOI on the transparent glass substrate SUBI side
and a common transparent pixel electrode IT on the transparent glass substrate SUBZ side.
One of the transparent pixel electrodes is formed in a stepped or sloped shape so that the distance from O2 (COM) is different for each pixel.

この液晶表示装置は、第11図に示すように、液晶表示
部の各画素内のi型半導体層ASが薄膜トランジスタT
FTI〜TFT3ごとに分割して構成されている。すな
わち、一画素内で複数に分割された薄膜トランジスタT
PT1〜TFT3のそれぞれは、独立したi型半導体層
Asの島領域で構成されている。
In this liquid crystal display device, as shown in FIG.
It is divided into FTI to TFT3. In other words, the thin film transistor T divided into a plurality of parts within one pixel
Each of PT1 to TFT3 is composed of an independent island region of an i-type semiconductor layer As.

また,薄膜トランジスタTPTI〜TFT3のそれぞれ
に接続される透明画素電極ITOI〜ITO3のそれぞ
れは、薄膜トランジスタTPT 1〜TFT3と接続さ
れる辺と反対側の辺において、行方向の次段の走査信号
RiAGLと重ね合わされている.この重ね合わせは、
透明画素電極ITOI〜IT○3のそれぞれを一方の電
極とし、次段の走査信号線GLを他方の電極とする保持
容量素子(静電容量素子) Caddを構成する。この
保持容量素子C addの誘電体膜は、薄膜トランジス
タTPTのゲート絶縁膜として使用される絶縁膜GIと
同一層で構成されている。
Further, each of the transparent pixel electrodes ITOI to ITO3 connected to each of the thin film transistors TPTI to TFT3 is overlapped with the scanning signal RiAGL of the next stage in the row direction on the side opposite to the side connected to the thin film transistors TPT1 to TFT3. It has been done. This superposition is
A holding capacitor element (electrostatic capacitor element) Cadd is configured in which each of the transparent pixel electrodes ITOI to IT○3 is used as one electrode and the scanning signal line GL of the next stage is used as the other electrode. The dielectric film of this storage capacitor element C add is made of the same layer as the insulating film GI used as the gate insulating film of the thin film transistor TPT.

ゲート電極GTは、第2図等に示した液晶表示装置と同
様、i型半導体層ASより太き目に設けられるが,この
液晶表示装置では薄膜トランジスタT F T 1.〜
TFT3が独立したi型半導体層ASごとに設けられて
いるため、各薄膜トランジスタTPTごとに太き目のパ
ターンが設けられている。
The gate electrode GT is provided to be thicker than the i-type semiconductor layer AS, similar to the liquid crystal display device shown in FIG. ~
Since the TFT3 is provided for each independent i-type semiconductor layer AS, a thick pattern is provided for each thin film transistor TPT.

また,上部透明ガラス基板StJB2の走査信号線GL
.映像信号@DL、薄膜トランジスタTPTに対応する
部分にブラックマトリックスパターンBMが設けられて
いるから、画素の輪郭が明瞭になるので、コントラスト
が向上するとともに、外部の自然光が薄膜トランジスタ
TPTに当たるのを防止することができる. 第11図に示される画素の等価回路を第18図に示す。
In addition, the scanning signal line GL of the upper transparent glass substrate StJB2
.. Since the black matrix pattern BM is provided in the part corresponding to the video signal @DL and the thin film transistor TPT, the outline of the pixel becomes clear, improving the contrast and preventing external natural light from hitting the thin film transistor TPT. Can be done. FIG. 18 shows an equivalent circuit of the pixel shown in FIG. 11.

第18図において、上述と同様に,Cgsは薄膜トラン
ジスタTPTのゲート電極GTおよびソース電極SDI
で形成される重ね合わせ容量である.重ね合わせ容量C
gsの誘電体膜は絶縁膜GIである. Cpixは透明
画素電極ITO(P I X)および共通透明画素電極
ITO (CoM)間で形成される液晶容量である.液
晶容羞Cpixの誘電体膜は液晶LC.保護膜PSVI
およは中点電位である。
In FIG. 18, as described above, Cgs is the gate electrode GT and source electrode SDI of the thin film transistor TPT.
is the superposition capacitance formed by . Overlap capacity C
The dielectric film of gs is an insulating film GI. Cpix is the liquid crystal capacitance formed between the transparent pixel electrode ITO (PIX) and the common transparent pixel electrode ITO (CoM). The dielectric film of liquid crystal capacitor Cpix is liquid crystal LC. Protective film PSVI
and is the midpoint potential.

保持容量素子C addは、薄膜トランジスタTPTが
スイッチングするとき,中点電位(画素電極電位)Vi
aに対するゲート電位変化ΔVgの影響を低減するよう
に働く。この様子を式で表すと次式となる。
The storage capacitance element C add has a midpoint potential (pixel electrode potential) Vi when the thin film transistor TPT switches.
It works to reduce the influence of gate potential change ΔVg on a. This situation can be expressed as the following formula.

ΔV lc = ((Cgs/ (Cgs+Cadd+
Cpix)) xΔなここで,ΔvlcはΔVgによる
中点電位の変化分を表わす。この変化分ΔVlcは液晶
に加わる直流成分の原因となるが、保持容量素子C a
ddの保持容量を大きくすればする程、その値を小さく
することができる。また、保持容量素子C addは放
電時間を長くする作用もあり、薄膜トランジスタTPT
がオフした後の映像情報を長く蓄積する。液晶LCに印
加される直流成分の低減は、液晶LCの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる. 上述したように,ゲート電極GTは半導体層ASを完全
に覆うように大きく設けられている分、ソース・ドレイ
ン電極SDI、SD2とのオーバラップ面積が増え、従
って、寄生容量Cgsが大きくなり中点電位v1cはゲ
ート(走査)信号Vgの影響を受け易くなるという逆効
果が生じる。しかし、保持容量素子C addを設ける
ことによりこのデメリットも解消することができる。
ΔV lc = ((Cgs/ (Cgs+Cadd+
Cpix)) xΔ where Δvlc represents the change in midpoint potential due to ΔVg. This change ΔVlc causes a DC component applied to the liquid crystal, but the retention capacitance element C a
The larger the storage capacity of dd, the smaller its value can be. In addition, the storage capacitance element C add has the effect of lengthening the discharge time, and the thin film transistor TPT
Stores video information for a long time after it is turned off. Reducing the DC component applied to the liquid crystal LC improves the life of the liquid crystal LC,
It is possible to reduce so-called burn-in, where the previous image remains when switching LCD screens. As mentioned above, since the gate electrode GT is provided in a large size so as to completely cover the semiconductor layer AS, the overlap area with the source/drain electrodes SDI and SD2 increases, and therefore the parasitic capacitance Cgs increases and the center point The opposite effect occurs that the potential v1c becomes more susceptible to the influence of the gate (scanning) signal Vg. However, this disadvantage can also be eliminated by providing the storage capacitor element C add.

また、2本の走査信号線GLと2本の映像信号線DLと
の交差領域内に画素を有する液晶表示装置において、上
記2本の走査信号線GLのうちの一方の走査信号線GL
で選択される画素の薄膜トランジスタTPTを複数に分
割し、この分割された薄膜トランジスタTPTI〜TF
T3のそれぞれに透明画素電極ITOを複数に分割した
ITO1〜ITO3をそれぞれ接続し、この分割された
透明画素電極ITOI〜ITO3のそれぞれにこの画素
電極ITOを一方の電極とし、上記2本の走査信号線O
Lのうちの他方の走査信号線GLを容量電極線として用
いて他方の電極とする保持容量素子C addを構成す
ることにより、上述のように、画素の分割された一部分
が点欠陥になるたけで、画素の全体としては点欠陥でな
くなるので,画素の点欠陥を低減することができるとと
もに、保持容量素子C addで液晶LCに加わる直流
成分を低減することができるので、液晶LCの寿命を向
上することができる.特に、画素を分割することにより
,薄膜トランジスタTPTのゲート電極GTとソース電
極SDIまたはドレイン電極SD2との短絡に起因する
点欠陥を低減することができるとともに,透明画素電極
ITOI〜ITO3のそれぞれと保持容量素子C ad
dの他方の電極(容量電極線)との短絡に起因する点欠
陥を低減することができる.後者側の点欠陥はこの液晶
表示装置の場合、3分の1になる.この結果、上記画素
の分割された一部の点欠陥は、画素の全体の面積に比べ
て小さいので,上記点欠陥を見にくくすることができる
Further, in a liquid crystal display device having pixels in an intersection area of two scanning signal lines GL and two video signal lines DL, one scanning signal line GL of the two scanning signal lines GL may be
The thin film transistor TPT of the pixel selected by is divided into a plurality of parts, and the divided thin film transistors TPTI to TF
Transparent pixel electrodes ITO1 to ITO3, which are obtained by dividing the transparent pixel electrode ITO into a plurality of parts, are connected to each of T3, and each of the divided transparent pixel electrodes ITOI to ITO3 uses this pixel electrode ITO as one electrode, and the two scanning signals mentioned above are connected to each of T3. Line O
By using the other scanning signal line GL of L as a capacitor electrode line to configure the storage capacitor element C add with the other electrode, it is possible to eliminate the problem even if only a point defect occurs in a divided part of the pixel, as described above. Since the pixel as a whole is no longer a point defect, it is possible to reduce the number of point defects in the pixel, and it is also possible to reduce the direct current component applied to the liquid crystal LC by the storage capacitor element C add, which improves the life of the liquid crystal LC. can do. In particular, by dividing the pixel, it is possible to reduce point defects caused by short circuits between the gate electrode GT and source electrode SDI or drain electrode SD2 of the thin film transistor TPT, and also to connect each of the transparent pixel electrodes ITOI to ITO3 and the storage capacitor. Element C ad
It is possible to reduce point defects caused by short circuits with the other electrode (capacitor electrode line) of d. In the case of this liquid crystal display device, the number of point defects on the latter side is one third. As a result, some of the point defects in which the pixel is divided are smaller than the entire area of the pixel, making it difficult to see the point defects.

保持容量素子C addの保持容量は,画素の書き込み
特性から、液晶容量C pixに対して4〜8倍(4 
・CpLx(Cadd< 8 ・Cpix) 、重ね合
わせ容量Cgsに対して8〜32倍(8・Cgs<Ca
dd<32・Cgs)程度の値に設定する. また、走査信号線GLを第1導電膜(Cr膜)g1に第
2導電膜(AI2膜)g2を重ね合わせた複合膜で構成
し、保持容量素子C addの他方の電極、すなわち容
量電極線の分岐された部分を上記複合膜のうちの一層の
第1導電膜g1からなる単MPIJで構成することによ
り、走査信号線GLの抵抗値を低減し、書き込み特性を
向上することができるとともに,保持容量素子C ad
dの他方の電極に基づく段差部に沿って確実に保持容量
素子Caddの一方の電極(透明画素電極ITO)を絶
縁膜GI上に接着させることができるので、保持容量素
子C addの一方の電極の断線を低減することができ
る。
The storage capacitance of the storage capacitor element C add is 4 to 8 times (4
・CpLx (Cadd<8・Cpix), 8 to 32 times the superposition capacitance Cgs (8・Cgs<Ca
dd<32・Cgs). In addition, the scanning signal line GL is constituted by a composite film in which a first conductive film (Cr film) g1 and a second conductive film (AI2 film) g2 are superimposed, and the other electrode of the storage capacitor element C add, that is, the capacitor electrode line By configuring the branched portion with a single MPIJ made of the first conductive film g1 of the composite film, the resistance value of the scanning signal line GL can be reduced and the writing characteristics can be improved. Holding capacitor element C ad
One electrode (transparent pixel electrode ITO) of the storage capacitor element Cadd can be reliably bonded onto the insulating film GI along the step portion based on the other electrode of the storage capacitor element Cadd. wire breakage can be reduced.

また,保持容量素子Caddの他方の電極を単渭の第1
導電膜g1で構成し,AQ膜である第2導電膜g2を構
成しないことにより、AΩ膜のヒロックによる保持容量
素子C addの他方の電極と一方の電極との短絡を防
止することができる.保持容量素子C addを構成す
るために重ね合わされる透明画素電極ITOI〜ITO
3のそれぞれと容量電極線の分岐された部分との間の一
部には,ソース電極SDIと同様に、分岐された部分の
段差形状を乗り越える際に透明画素電極ITOが断線し
ないように、第1導電膜d1および第2導電膜d2で構
成された島領域が設けられている。
In addition, the other electrode of the storage capacitor element Cadd is connected to the single-wave first electrode.
By forming the conductive film g1 and not forming the second conductive film g2 which is an AQ film, it is possible to prevent a short circuit between the other electrode and one electrode of the storage capacitor element C add due to hillocks of the AΩ film. Transparent pixel electrodes ITOI to ITO overlapped to form storage capacitor element C add
3 and the branched portion of the capacitor electrode line, similarly to the source electrode SDI, a third electrode is provided to prevent the transparent pixel electrode ITO from being disconnected when climbing over the step shape of the branched portion. An island region is provided which is composed of a first conductive film d1 and a second conductive film d2.

この島領域は、透明画素電極ITOの面積(開口率)を
低下しないように、できる限り小さく構成する. このように、保持容量素子C addの一方の電極とそ
の誘電体膜として使用される絶縁膜GIとの間に、第1
導電膜d1とその上に設けられた第1導電膜d1に比べ
て比抵抗値が小さく,かつ寸法が小さい第2導電膜d2
とで設けられた下地層を構成し、上記一方の電極(第3
導電膜d3)を上記下地層の第2導電膜d2から露出す
る第1導電膜d1に接続することにより、保持容量素子
Caddの他方の電極に基づく段差部に沿って確実に保
持容量素子Caddの一方の電極を接着させることがで
きるので、保持容量素子Caddの一方の電極の断線を
低減することができる. 画素の透明画素電極ITOに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は,第20図(液晶表示
部を示す等価回路図)に示すように構成されている.液
晶表示部は、画素、走査信号線GLおよび映像信号線D
Lを含む単位基本パターンの繰り返しで構成されている
.容量電極線として使用される最終段の走査信号線GL
(または初段の走査信号,illGL)は、第20図に
示すように、共通透明画素電極(Vcom) I T 
Oに接続される.共通透明画素電極ITOは、第3図に
示すように、液晶表示装置の周縁部において銀ペースト
材SLによって外部引出配線に接続されている.しかも
、この外部引出配線の一部の導電層(glおよびg2)
は走査信号IGLと同一製造工程で構成されている.こ
の結果、最終段の走査信号線OL(容量電極線)は、共
通透明画素電極ITOに簡単に接続することができる. このように、容量電極線の最終段を画素の共通透明画素
電極(Vco鳳)ITOに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ,しがも共通透明画素電極ITOはこ
の外部引出配線に接続されているので、簡単な構成で最
終段の容量電極線を共通透明画素電極ITOに接続する
ことができる. また、液晶表示装置は、特願昭6 2 = 9 5 1
 25号に記載される直流相殺方式(DCキャンセル方
式)に基づき、第19図(タイムチャート)に示すよう
に、走査信号線DLの駆動電圧を制御することによって
,さらに液晶LCに加わる直流成分を低減することがで
きる。第19図において、Viは任意の走査信号線GL
の駆動電圧.Vi+1はその次段の走査信号線GLの闘
動電圧である。
This island region is configured to be as small as possible so as not to reduce the area (aperture ratio) of the transparent pixel electrode ITO. In this way, the first
A second conductive film d2 having a smaller specific resistance value and smaller dimensions than the conductive film d1 and the first conductive film d1 provided thereon.
constitutes a base layer provided with the above one electrode (the third
By connecting the conductive film d3) to the first conductive film d1 exposed from the second conductive film d2 of the base layer, the storage capacitor element Cadd is reliably connected along the stepped portion based on the other electrode of the storage capacitor element Cadd. Since one electrode can be bonded, disconnection of one electrode of the storage capacitor element Cadd can be reduced. A liquid crystal display section of a liquid crystal display device in which a storage capacitor element Cadd is provided in a transparent pixel electrode ITO of a pixel is constructed as shown in FIG. 20 (equivalent circuit diagram showing the liquid crystal display section). The liquid crystal display section includes pixels, a scanning signal line GL, and a video signal line D.
It consists of repeating unit basic patterns including L. Final stage scanning signal line GL used as a capacitor electrode line
(or the first stage scanning signal, illGL) is transmitted to the common transparent pixel electrode (Vcom) I T as shown in FIG.
Connected to O. As shown in FIG. 3, the common transparent pixel electrode ITO is connected to an external wiring at the peripheral edge of the liquid crystal display device by means of a silver paste material SL. Moreover, some conductive layers (gl and g2) of this external lead wiring
is constructed in the same manufacturing process as the scanning signal IGL. As a result, the final stage scanning signal line OL (capacitive electrode line) can be easily connected to the common transparent pixel electrode ITO. In this way, by connecting the final stage of the capacitive electrode line to the common transparent pixel electrode (VCO) ITO of the pixel, the final stage of the capacitive electrode line can be configured integrally with a part of the conductive layer of the external wiring. However, since the common transparent pixel electrode ITO is connected to this external lead wire, the final stage capacitor electrode line can be connected to the common transparent pixel electrode ITO with a simple configuration. In addition, the liquid crystal display device was patented in the 1980 patent application.
Based on the DC cancellation method described in No. 25, as shown in FIG. 19 (time chart), by controlling the drive voltage of the scanning signal line DL, the DC component applied to the liquid crystal LC can be further reduced. can be reduced. In FIG. 19, Vi is an arbitrary scanning signal line GL
driving voltage. Vi+1 is the fighting voltage of the scanning signal line GL at the next stage.

Veeは走査信号線GLに印加されるロウレベルの駆動
電圧Vdmin, Vd dは走査信号線OLに印加さ
れるハイレベルの駆動電圧V d maxである。
Vee is a low-level driving voltage Vdmin applied to the scanning signal line GL, and Vdd is a high-level driving voltage Vdmax applied to the scanning signal line OL.

各時刻1=1,〜t4における中点電位v1c(第18
図参照)の電圧変化分Δv1〜ΔV,は、画素の合計の
容量( Cgs+ Cpix十Cadd)をCとすると
、次式のようになる. ΔVt=−(Cgs/C)・V2 ΔV,=+(Cgs/C){V1+V2)一(Cadd
/C)・V2 Δv,=−(Cgs/C)・v1 + (Cadd/ C)・(V 1 + V 2)Δv
4=−(Cadd/C)・v1 ここで、走査信号線OLに印加される駆動電圧が充分で
あれば(下記(注1参照)、液晶LCに加わる直流電圧
は、次式で表される. ΔV,+ΔV, = (Cadd−V 2 − Cgs
−V l )/ Cこのため、Cadd−v2=Cgs
−v1とすると、液晶LCに加わる直流電圧はOになる
. 【注1時刻t1、t2で走査線Viの変化分が中点電位
Vl.cに影響を及ぼすが、t2〜t3の期間に中点電
位Vlcは信号線Xiを通じて映像信号電位と同じ電位
にされる(映像信号の十分な書き込み)。
Midpoint potential v1c (18th
If the total capacitance of the pixels (Cgs+Cpix+Cadd) is C, the voltage changes Δv1 to ΔV (see figure) are as follows. ΔVt=-(Cgs/C)・V2 ΔV,=+(Cgs/C) {V1+V2)−(Cadd
/C)・V2 Δv,=-(Cgs/C)・v1 + (Cadd/C)・(V 1 + V 2) Δv
4=-(Cadd/C)・v1 Here, if the driving voltage applied to the scanning signal line OL is sufficient (see Note 1 below), the DC voltage applied to the liquid crystal LC is expressed by the following formula. .ΔV, +ΔV, = (Cadd−V 2 − Cgs
−V l )/C Therefore, Cadd−v2=Cgs
-v1, the DC voltage applied to the liquid crystal LC becomes O. [Note 1: At times t1 and t2, the change in the scanning line Vi is the midpoint potential Vl. During the period from t2 to t3, the midpoint potential Vlc is set to the same potential as the video signal potential through the signal line Xi (sufficient writing of the video signal).

液晶LCにかかる電位は薄膜トランジスタTPTがオフ
した直後の電位でほぼ決定される(薄膜トランジスタT
PTのオフ期間がオン期間より圧倒?に長い).従って
,液晶LCにががる直流分の計算は,期間t■〜t,は
ほぼ無視でき、薄膜トランジスタTPTがオフ直後の電
位、すなわち時刻t3、t.における過渡時の影響を考
えればよい。
The potential applied to the liquid crystal LC is almost determined by the potential immediately after the thin film transistor TPT is turned off (thin film transistor T
Is PT's off period more overwhelming than on period? ). Therefore, when calculating the direct current flowing through the liquid crystal LC, the period t■ to t can be almost ignored, and the potential immediately after the thin film transistor TPT is turned off, that is, the potential at time t3 and t. All you have to do is consider the effects during the transient period.

なお、映像信号Viはフレームごと、あるいはラインご
とに極性が反転し、映像信号そのものによる直流分は0
とされている. すなわち、直流相殺方式は、重ね合わせ容量Cgsによ
る中点電位v1cの引き込みによる低下分を、保持容量
素子C addおよび次段の走査信号mGL(容量電極
線)に印加される開動電圧によって押し上げ、液晶LC
に加わる直流成分を極めて小さくすることができる.こ
の結果,液晶表示装置は液晶LCの寿命を向上すること
ができる。もちろん、遮光効果を上げるためにゲート電
極GTを大きくした場合、それに伴って保持容量素子C
 addの保持容量を大きくすればよい。
Note that the polarity of the video signal Vi is reversed for each frame or line, and the DC component due to the video signal itself is 0.
It is said that In other words, in the DC cancellation method, the drop caused by the drawing of the midpoint potential v1c by the superimposed capacitor Cgs is pushed up by the opening voltage applied to the storage capacitor element C add and the next stage scanning signal mGL (capacitive electrode line), and the liquid crystal L.C.
The DC component added to the can be made extremely small. As a result, the life of the liquid crystal LC of the liquid crystal display device can be improved. Of course, if the gate electrode GT is made larger to increase the light shielding effect, the storage capacitor C
What is necessary is to increase the storage capacity of add.

この直流相殺方式は、第21図(液晶表示部を示す等価
回路図)で示すように、初段の走査信号線OL(または
容量電極線)を最終段の容量電極線(または走査信号線
GL)に接続することによって採用することができる。
In this DC cancellation method, as shown in FIG. 21 (equivalent circuit diagram showing a liquid crystal display section), the first stage scanning signal line OL (or capacitive electrode line) is connected to the final stage capacitive electrode line (or scanning signal line GL). It can be adopted by connecting to.

第21図には便宜上4本の走査信号iGLt,か記載さ
れていないが、実際には数百程度の走査信号線GLが配
置されている。初段の走査信号線GLと最終段の容量電
極線との接続は,液晶表示部内の内部配線あるいは外部
引出配線によって行なう。
For convenience, only four scanning signal lines iGLt are not shown in FIG. 21, but in reality, about several hundred scanning signal lines GL are arranged. The first-stage scanning signal line GL and the final-stage capacitor electrode line are connected by internal wiring within the liquid crystal display section or external lead wiring.

このように、液晶表示装置は,初段の走査信号線GLを
最終段の容量電極線に接続することにより、走査信号線
GLおよび容量電極線のすべてを垂直走査回路に接続す
ることができるので、直流相殺方式(DCキャンセル方
式)を採用することができる。この結果、液晶LCに加
わる直流成分を低減することができるので、液晶LCの
寿命を向上することができる。
In this way, in the liquid crystal display device, by connecting the first-stage scanning signal line GL to the last-stage capacitive electrode line, all of the scanning signal line GL and the capacitive electrode line can be connected to the vertical scanning circuit. A DC cancellation method can be adopted. As a result, the direct current component applied to the liquid crystal LC can be reduced, so the life of the liquid crystal LC can be improved.

以上、本発明を上記実施例に基づき具体的に説明したが
、本発明は上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はもちろんである。
Although the present invention has been specifically described above based on the above embodiments, the present invention is not limited to the above embodiments, and it goes without saying that various changes can be made without departing from the gist thereof.

例えば、本発明は液晶表示部の各画素を2分割あるいは
4分割した液晶表示装置に適用することができる4ただ
し、画素の分割数があまり多くなると、開口率が低下す
るので、上述のように、2〜4分割程度が妥当である。
For example, the present invention can be applied to a liquid crystal display device in which each pixel of the liquid crystal display section is divided into two or four parts4. However, if the number of divided pixels becomes too large, the aperture ratio will decrease, so as mentioned above, , about 2 to 4 divisions is appropriate.

また、画素は分割しなくても、遮光効果は得られる.さ
らに、上述実施例においては、ゲート電極形成→ゲート
絶縁膜形成→半導体層形成榊ソース・ドレイン電極形成
の逆スタガ構造を示したが、上下関係または作る順番が
それと逆のスタガ構造でも本発明は有効である, 〔発明の効果〕 以上説明したように、本発明の液晶表示装置は、第1お
よび第2の画素電極間の距離が各一画素において異なっ
ているので、各一画素内の領域により液晶の反転するし
きい値電圧が異なる。従って、入力信号電圧の大きさを
制御することにより、一画素内で液晶の反転する領域の
面積が変化し、一画素における開口率が各画素で変化し
、多階調表示および多色表示を実現することができる。
Furthermore, the light blocking effect can be obtained even without dividing the pixels. Further, in the above embodiment, an inverted staggered structure is shown in which gate electrode formation → gate insulating film formation → semiconductor layer formation Sakaki source/drain electrode formation, but the present invention can also be applied to a staggered structure in which the vertical relationship or the order of formation is reversed. [Effects of the Invention] As explained above, in the liquid crystal display device of the present invention, since the distance between the first and second pixel electrodes is different for each pixel, the area within each pixel is The threshold voltage at which the liquid crystal inverts varies depending on the voltage. Therefore, by controlling the magnitude of the input signal voltage, the area of the area where the liquid crystal is inverted within one pixel changes, and the aperture ratio in one pixel changes for each pixel, allowing multi-gradation and multi-color display. It can be realized.

本発明では、従来のように液晶が十分反転しない過渡領
域の電圧を液晶に印加するのではなく,所定の段階の電
圧を印加することにより階調を制御することができるの
で、入力信号電圧を容易に制御することができ、液晶表
示装置の翻動回路を簡単にすることができる。また、一
画素内の各領域では,液晶は完全に反転しているか、ま
たは完全に反転していないかのいずれかであり、液晶の
状旭は安定であるので、再現性のよい多階調表示および
多色表示を実現することができる。
In the present invention, the gradation can be controlled by applying a voltage in a predetermined step, instead of applying a voltage in a transient region where the liquid crystal is not sufficiently inverted, as in the past, so that the input signal voltage can be controlled. It can be easily controlled and the swing circuit of the liquid crystal display device can be simplified. In addition, in each area within one pixel, the liquid crystal is either completely inverted or not completely inverted, and the state of the liquid crystal is stable, so it is possible to achieve multi-gradation with good reproducibility. display and multicolor display can be realized.

【図面の簡単な説明】[Brief explanation of drawings]

第1図(A)は、本発明の液晶表示装置の一実施例の一
画素の概略平面図、第1図(B)は、本発明の第1の実
施例を示す画素の概略断面図、第1図(C)は、本発明
の第2の実施例を示す画素の概略断面図、第1図(D)
は、本発明の第3の実施例を示す画素の概略断面図、第
2図は、本発明を適用すべきアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部の一画素を示す
要部平面図、第3図は、第2図の■−■切断線で切った
部分とシール部周辺部の断面図、第4図は、第2図に示
す画素を複数配置した液晶表示部の要部平面図、第5図
〜第7図は、第2図に示す画素の所定の製造工程におけ
る要部平面図、第8図は、第4図に示す画素とカラーフ
ィルタとを重ね合わせた状態における要部平面図,第9
図は、上記のアクティブ・マトリックス方式のカラー液
晶表示装置の液晶表示部を示す等価回路図、第10図1
−1、本発明を適用すべき他のアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の画素の要部
およびシール部周辺部の断面図、第11図は、第10図
に示した液晶表示装置の液晶表示部の一画素を示す平面
図、第12図は、第11図のA−A切断線で切った部分
の断面図、第13図は、第11図に示す画素を複数配置
した液晶表示部の要部平面図、第14図〜第16図は、
第11図に示す画素の所定の製造工程における要部平面
図,第17図は、第13@に示す画素とカラーフィルタ
とを重ね合わせた状態における要部平面図、第18図は
、第11図に記載される画素の等価回路の駆動電圧を示
すタイムチャート、第20図、第21図は、それぞれ第
13図に示したアクティブマトリックス方式のカラー液
晶表示装置の液晶表示部を示す等価回路図である. 1・・・走査信号線 2・・・映像信号線 3・・・一画素 4・・・ゲート電極 5・・・透明ガラス基板 6・・・第1の画素電極 7・・・第2の画素電極 8・・・液晶 SUB・・・透明ガラス基板 GL・・・走査信号線 DL・・・映像信号線 TPT・・・薄膜トランジスタ GT・・・ゲート電極 SD・・・ソース電極またはドレイン電極LC・・・液
晶一 T)FT・・・薄膜トランジスタ ITO・・・透明画素電極 第 図 (d) Cつ 第18図 VLc t1 t2 t3 t4 手続補正書(方劫 事件の表示 平成 1年 特 許 願 第53828号 発明の名称 液 晶 表示 装 置 補正をする者 事件との関係 名    称
FIG. 1(A) is a schematic plan view of one pixel of an embodiment of the liquid crystal display device of the present invention, FIG. 1(B) is a schematic cross-sectional view of a pixel showing the first embodiment of the present invention, FIG. 1(C) is a schematic sectional view of a pixel showing a second embodiment of the present invention, FIG. 1(D)
2 is a schematic cross-sectional view of a pixel showing a third embodiment of the present invention, and FIG. 2 is a plan view of an essential part showing one pixel of a liquid crystal display section of an active matrix color liquid crystal display device to which the present invention is applied. Figure 3 is a cross-sectional view of the area taken along the section line ■-■ in Figure 2 and the area around the seal, and Figure 4 is the main part of the liquid crystal display section in which a plurality of pixels shown in Figure 2 are arranged. 5 to 7 are plan views of main parts of the pixel shown in FIG. 2 in a predetermined manufacturing process, and FIG. 8 is a plan view of the pixel shown in FIG. 4 in a state in which the color filter is superposed Main part plan, No. 9
The figure is an equivalent circuit diagram showing the liquid crystal display section of the above-mentioned active matrix type color liquid crystal display device.
-1. A sectional view of the main part of the pixel and the periphery of the seal part of the liquid crystal display part of another active matrix type color liquid crystal display device to which the present invention is applied. FIG. 12 is a plan view showing one pixel of the liquid crystal display part of the display device, FIG. 12 is a cross-sectional view of the portion taken along the line A-A in FIG. 11, and FIG. 13 is a plan view showing a plurality of pixels shown in FIG. The main part plan views of the liquid crystal display section, FIGS. 14 to 16, are as follows:
FIG. 11 is a plan view of the main part of the pixel shown in a predetermined manufacturing process, FIG. 17 is a plan view of the main part of the pixel shown in FIG. 20 and 21 are equivalent circuit diagrams showing the liquid crystal display section of the active matrix color liquid crystal display device shown in FIG. 13, respectively. It is. 1...Scanning signal line 2...Video signal line 3...One pixel 4...Gate electrode 5...Transparent glass substrate 6...First pixel electrode 7...Second pixel Electrode 8...Liquid crystal SUB...Transparent glass substrate GL...Scanning signal line DL...Video signal line TPT...Thin film transistor GT...Gate electrode SD...Source electrode or drain electrode LC...・Liquid crystal T) FT...Thin film transistor ITO...Transparent pixel electrode Figure (d) Name of the person who corrects the liquid crystal display device Name related to the case

Claims (1)

【特許請求の範囲】[Claims] 1、第1の透明ガラス基板上に設けられた第1の画素電
極と、第2の透明ガラス基板上に設けられた第2の画素
電極とを有し、上記第1の透明ガラス基板および上記第
2の透明ガラス基板は、上記第1の画素電極および上記
第2の画素電極が向き合うように所定の間隔を置いて重
ね合わせられ、上記第1の画素電極および上記第2の画
素電極との間には液晶が封止され、上記第1の画素電極
または上記第2の画素電極の一方は複数に分割されて複
数の画素を構成しており、かつ、上記第1の画素電極と
上記第2の画素電極との間の距離が各一画素において異
なっていることを特徴とする液晶表示装置。
1. A first pixel electrode provided on a first transparent glass substrate and a second pixel electrode provided on a second transparent glass substrate, the first transparent glass substrate and the above The second transparent glass substrate is stacked at a predetermined interval so that the first pixel electrode and the second pixel electrode face each other, and the second transparent glass substrate is arranged so that the first pixel electrode and the second pixel electrode A liquid crystal is sealed between the first pixel electrode and the second pixel electrode, and one of the first pixel electrode and the second pixel electrode is divided into a plurality of parts to form a plurality of pixels, and the first pixel electrode and the second pixel electrode 1. A liquid crystal display device characterized in that the distance between two pixel electrodes is different for each pixel.
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