JPH02234132A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置に係り、特に、薄膜トランジス
タ（ＴＰＴ）と画素電極とを画素の一一構成要素とする
アクティブ・マトリックス方式の液晶表示装置に適用し
て有効な技術に関するものである． 〔従来の技術〕 アクティブ・マトリックス方式のカラー液晶表示装置は
、マトリックス状に複数の画素が配置された液晶表示部
（液晶表示パネル）を有している。

液晶表示部の各画素は、隣接する２本の走査信号線（ゲ
ート信号線または水平信号線とも称す）と隣接する２本
の映像信号線（ドレイン信号線または垂直信号線とも称
す）との交差領域内レこ配置されている。走査信号線は
、列方向（水平方向）に延在し、行方向（垂直方向）に
複数本配置されている。一方、映像信号線は、走査償号
線と交差する行方向に延在し，列方向に複数本配置され
ている。

液晶表示部は、第１の透明ガラス基板（下部透明ガラス
基板）上に薄膜トランジスタおよび透明画素電極、薄膜
トランジスタの保護膜、液晶分子の向きを設定するため
の配向膜が順次設けられた第１の基板（下部基板）と、
第２の透明ガラス基板（上部透明ガラス基板）上にカラ
ーフィルタ，カラーフィルタの保護膜，共通透明画素電
極、配向膜が順次設けられた第２の基板（上部基板）と
，両基板の各配向膜の間に封入された液晶と，該液晶の
封止部材（シール部材）とによって構成されている． 液晶表示部は、上記第１の基板と、上記第２の基板とを
別々に作製し、両基板の互いの配向膜が向き合うように
、両基板間にスペーサ材を介在させることにより所定の
間隔を置いて重ね合わせ、両基板間に液晶を封入し、液
晶封入口を除く第１および第２の基板の縁周囲全体に沿
って設けられるシール部材によって封止することによっ
て組み立てられる．なお、第１の基板側あるいは第２の
基板側にはバックライトが配置される。バックライトが
配置された方の基板側と反対の基板側が表示画面側とな
る． 上記のように、画素は，主として，液晶，この液晶を介
在させて配置された透明画素電極および共通透明画素電
極、薄膜トランジスタ、カラーフィルタ（カラー液晶表
示装置の場合）で構成されている．透明画素電極、薄膜
トランジスタ、カラーフ２イルタのそれぞれは，画素ご
とに設けられている．また、薄膜トランジスタのソース
電極、ドレイン電極のうち一方の電極は、透明画素電極
に接続され、もう一方の電極は、映像信号線に接続され
ている．また、ゲート電極は、走査信号線に接続されて
いる。カラーフィルタは、アクコノル樹脂等の樹脂材料
で形成される染色基材に染料で着色され、画素に対向す
る位置に各画素ごとに設けられ、染め分けられている．
すなわち，カラーフィルタは、画素と同様に，隣接する
２本の走査信号線と隣接する２本の映像信号線との交差
領域内に構成されている． 液晶表示装置において、各一画素における明度は、通常
一定であるが，画質を向上させるために，一画素内にお
いて明度に複数の階調を付ける場合がある．この方式を
多階調表示方式という。

従来の多階調表示方式では、透明画素電極と共通透明画
素電極との間に封入、封止された液晶（より詳しく言え
ば、透明画素電極および共通透明画素電極と液晶との間
にはそれぞれ配向膜等が存在する）が十分反転しない過
渡領域の電圧を所定の画素の画素電極間に（すなわち、
透明画素電極と共通透明画素電極との間に）印加し、画
素ごとに液晶の反転角度すなわち光の透過率を制御する
ことにより多階調を付けている。

なお、一方の透明ガラス基板と透明画素電極との間にカ
ラーフィルタを設けることにより、同様の方式により多
階調表示，すなわち多色表示が可能なのは言うまでもな
い． なお、ＴＰＴを使用したアクティブマトリックス液晶表
示装置は、例えば、ｒ日経エレクトロニクス」２１１頁
（１９８４年９月１０日　日経マグロウヒノレ社発行）
で公知である． 〔発明が解決しようとする課題〕 従来の液晶表示装置では、多階調表示を行なうのに、上
述のように液晶が十分反転しない過渡領域の電圧を液晶
に印加し、液晶の反転角度すなわち光の透過率を制御す
ることにより多階調を付けている．しかし、液晶の反転
角度の変化量に比べて電圧の変化量は小さいので、従来
の方式では電圧を制御するのが難しく，液晶表示装置の
駆動回路が複雑となる問題があった。また、上記過渡電
圧が印加された液晶は、完全に反転しない不安定な状態
なので、再現性が悪いという問題がある。

本発明の目的は、従来のように液晶が完全には反転しな
い不安定な状態を用いて多階調表示する方式ではなく、
電圧の制御が容易で、駆動回路を簡単にすることができ
，再現性のよい多階調表示を実現することにある． 〔課題を解決するための手段〕 上記の目的を達成するために、本発明の液晶表示装置は
，第１の透明ガラス基板上に設けられた第１の画素電極
と、第２の透明ガラス基板上に設けられた第２の画素電
極との間の距離が各一画素において異なっていることを
特徴とする．第１の画銅電極と第２の画素電極との距離
を異？らせるには、例えば、第１の電極または第２の電
極の一方を厚さが段々と変化するように階段状あるいは
斜面状に構成する。

〔作用〕

第１の画素電極と第２の画素電極との間の距離は，液晶
が反転する電圧、すなわち，しきい値電圧に関係してい
る．電極間距離が大きければ、しきい値電圧は高くなり
、電極間距離が小さければしきい値電圧は低くなる。す
なわち、各一画素内で電極間の距離の違う領域を作れば
，入力信号電，圧（画像信号）の大きさにより，一画素
内で液晶の反転する領域の面積が変化し、その結果、一
画素における開口率、すなわち、光の透過率が各画素で
変わることにより人間（使用者）の目には画像信号に依
存する多階調として見える。

このように、本発明の液晶表示装置では、各一画素にお
いて第１の画素電極と第２の画素電極との距離が違うの
で、一画素内で液晶の反転するしきい値電圧が異なる領
域を有する４従って、例えば、ある電圧Ｖ■では液晶は
一画素内において１／３反転し（すなわち、開口し、あ
るいは光を透過し）、ｖエより大きい別のある電圧ｖ２
では，液晶は一画素内において１／２反転するというよ
うに電極間に印加する電圧によって一画素内における液
晶の反転する部分が変化する。しかも、一画素内の各領
域では，液晶は完全に反転しているが、または完全に反
転していないかのいずれかであり、液晶の状態は安定で
ある。すなわち、本発明では、従来のように液晶が十分
反転しない過渡領域の電圧を液晶に印加するのではな《
、所定の段階の入力信号電圧により一画素内で完全に反
転する部分の面積を制御し、多階調表示を行なう。従っ
て、入力信号電圧の制御が容易になり、液晶表示装置の
駐動回路を簡単にすることができる。また、画素内の各
領域では，液晶は反転しているか、反転していないかの
いずれかであり、液晶の状態は安定であるので、再現性
のよい多階調表示を実現することができる． なお、一方の透明ガラス基板と画素電極との間にカラー
フィルタを設けることにより、同様の方式により多階調
表示，すなわち多色表示が可能なのは言うまでもない。

〔実施例〕

第１図（Ａ）〜（Ｄ）は，それぞれ本発明の液晶表示装
置の実施例を説明するための図である。

第１図（Ａ）は、一画素の概略平面図，第１図（Ｂ）〜
（　Ｄ　）は、それぞれ第１図（Ａ．）の八一Ａ′切断
線で切った概略断面図で、第１〜第３の実施例を示す。

図において、１は映像信号線（ドレイン信号線または垂
直信号線）、２は走査信号線（ゲート信号線または水平
信号線）、３は一画素、４はゲート電極、５は透明ガラ
ス基板（第１の透明ガラス基板または下部透明ガラス基
板）、６は第１の透明画素電極，７は第２の透明画素電
極（共通透明画素電極）、８は液晶である。なお、第２
の透明ガラス基板（上部透明ガラス基板）、薄膜トラン
ジスタのソース、ドレイン電極、配向膜等は図示省略し
てある。第１の画素電極６は、各画素ごとに分割して設
けられ、従って画素と同数設けられ、画素のスイッチン
グ素子である薄膜１ヘランジスタのソース電極に接続さ
れている。第２の画素電極７は各画素すべてに共通に設
けられている。液晶表示部については後で図面を用いて
詳細に説明する． 第１図（Ｂ）に示す第１の実施例においては、第２の画
素電極７の厚さがＡ−Ｅの５段階に変化するように、第
２の画素電極が階段状に形成されている．すなわち、第
２の画素電極７と第１一の画素電極６との距離が５段階
に変化している。各画素どうしは同一に構成されている
ことは言うまでもない。

液晶のしきい値電圧は、電極間の距離が小さい程低いの
で，ＡＢＣＤＥ各領域の液晶のしきい値電圧Ｖｔｈは、
Ｖｔｈ＾（領域Ａのしきい値電圧、以下同様）　＜Ｖｔ
ｈｓ＜Ｖｔｈｃ＜Ｖｔｈｐ＜ＶｔｈＥとなっている６あ
る入力信号電圧Ｖｌ　（Ｖｔｈ＾＜Ｖｚ＜ＶｔｈＢ）が
第１および第２の画素電極間に印加された画素において
は、Ａの領域の液晶のみが反転する。また、入力信号電
圧Ｖｚ　（　Ｖ　ｔｈａ＜　Ｖ２　＜　Ｖ　Ｌ＋＋ｃ）
が印加された画素においては、Ａの領域およびＢの領域
の液晶のみが反転する。すなわち、入力信号電圧の大き
さにより、各一画素内における液晶の反転する面積、す
なわち、開口率（光の透過率）が変わり、人間の目には
多階調として見える。しかも、一画素内の各領域では、
液晶は完全に反転しているか、または完全に反転してい
ないかのいずれかであり、液晶の状態は安定している。

従って，本実施例の液晶表示装置では、電圧の制御が容
易で、駆動回路を簡単にすることができ、再現性のよい
多階調表示を実現することができる。

第１図（Ｂ）の第１の実施例においては、第２の画素電
極７を多段に形成したが、第１＠（Ｃ）に示す第２の実
施例においては，第１の画素電極６の厚さがＡ−Ｅの５
段階に変化するように、第１の画素電極が階段状に形成
されている。すなわち、第１の画素電極６と第２の画素
電極７との距離が５段階に変化している．本実施例の作
用、効果は第１の実施例と全く同様である． 第１図（Ｃ）に示す第３の実施例においては、第２の画
素電極７を階段状ではなく、斜面状に形成したものであ
る。本実施例の作用、効果も第１の実施例と同様である
。本実施例においては、電極の形状が階段状ではなく、
斜面状なので、アナログ的階調表示も可能である． 階段状の画素電極、あるいは斜面状の画素電極を形成す
るには公知の方法を用いることができる，第１図（Ｂ）
、（Ｃ）に示す階段状の画素電極を形成するには、例え
ば、まず、Ｅ領域の厚さ分の電極材料を堆積した後、Ｅ
領域のみをマスクで覆って再び電極材料を堆積する。次
に、Ｄ領域のみをマスクで覆って再び電極材料を堆積す
る、という工程を繰り返すことにより実現できる。第１
図（Ｄ）に示す斜面状の画素電極を形成するには、例え
ば、電極材料を堆積しつつマスクを徐々に矢印方向に移
動させることにより実現できる。

次に、本発明を適用すべき液晶表示装置について詳細に
説明する． 第２図は、本発明を適用すべきアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素の要
部平面図、第３図は、第２図の■一■切断線で切った部
分とシール部周辺部の断面図、第４図は，第２図に示す
画素を複数配置した液晶表示部の要部平面図である。

第３図に示すように，下部透明ガラス基板ＳＵＢ１の内
側（液晶側）の表面上に、薄膜トランジスタＴＰＴおよ
び透明画素電極ＩＴＯが設けられている。下部透明ガラ
ス基板ＳＵＢＩは例えば１．１０１１１程度の厚さで構
成されている．本実施例においても、第３図には詳細に
図示してないが，透明ガラス基板ＳＵＢＩ側の透明画素
電極ＩＴ○と，透明ガラス基板ＳＵＢＺ側の共通透明画
素電極ＩＴＯとの間の距離が各一画素において異なるよ
うに透明画素電極ＩＴＯの一方が階段状あるいは斜面状
に形成されている．第４図に示すように，各画素は、隣
接する２本の走査信号線（ゲート信号線または水平信号
線）ＯＬと、隣接する２本の映像信号線（ドレイン信号
線または垂直信号線）ＤＬとの交差領域内（４本の信号
線で囲まれた領域内）に配置されている．走査信号線Ｇ
Ｌは、第２図および第４図に示すように、列方向（水平
方向）に延在し、かつ行方向（垂直方向）に複数本配置
されている．映像信号線ＤＬは，行方向に延在し，かつ
列方向に複数本配置されている． 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ．ＴＦＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＦＴＩ〜ＴＦＴ３．の
それぞれは、実質的に同一寸法（チャネル長とチャネル
幅が同じ）で構成されている．この分割された薄膜トラ
ンジスタＴＰＴＩ〜ＴＦＴ３のそれぞれは，主にゲート
電極ＧＴ、絶縁膜ＧＩ．ｉ型（真性，　ｉｎｔｒｉｎｓ
ｉｃ、導電型決定不純物がドーブされていない）シリコ
ン（Ｓｉ）からなるｉ型半導体層Ａｓ、１対のソース電
極ＳＤＩおよびドレイン電極ＳＤ２で構成されている。

なお、ソース・ドレインは本来その間のバイアス極性に
よって決まり、この液晶表示装置の回路ではその極性は
゜動作中反転するので、ソース・ドレインは動作中入れ
替わると理解されたい。しかし、以下の説明でも、便宜
上一方のＳＤＩをソース、他方のＳＤ２をドレインと固
定して表現する。

ゲー１・電極ＧＴは、第５図（所定の製造工程における
画素の要部平面図）に詳細に示すように、走査信号線Ｇ
Ｌから行方向（第２図および第５図において下方向）に
突出する丁字形状で構成されている（丁字形状に分岐さ
れている）。すなわち、ゲート電極ＧＴは、映像信号線
ＤＬと実質的に平行に延在するように構成されている。

ゲート電極ＧＴは、薄膜トランジスタＴ　ＦＴ　１〜Ｔ
ＦＴ３のそれぞれの形成領域まで突出するように構成さ
れている。薄膜トランジスタＴ　Ｐ　Ｔ　１〜ＴＦＴ３
のそれぞれのゲート電極ＧＴは、一体に（共通ゲート電
極として）構成されており、同一の走査信号線ＧＬに連
続して設けられている。ゲート電極ＧＴは、薄膜トラン
ジスタＴ　ｌ”　Ｔの形成領域において大きい段差をな
るべく作らないように、単層の第Ｊ導電膜ｇ１で構成す
る。第１導電膜ｇ１は、例えばスバッタ法で設けられた
クロム（Ｃｒ）膜を用い，　１１００人程度の膜厚で設
ける．このゲート電極ＧＴは、第２図、第３図および第
６図（所定の製造工程における画素の要部平面図）に示
されているように，ｉ型半導体層ＡＳを（下方から見て
）完全に覆うようにそれより太き目に設けられる．従っ
て、下部透明ガラス基板ＳＵＢＩの下方に蛍光燈等のバ
ックライトを取り付けた場合、この不透明のＣｒゲート
電１，ｉＧＴが影となって、半導体ＮＡ．Ｓにはバック
ライト光が当たらず、上述した光照射による導電現象す
なわらＴＦＴのオフ特性劣化は起きにくくなる。なお、
ゲー１・電極ＧＴの本来の大きさは、ソース・ドレイン
電極ＳＤＩ、ＳＤＺ間をまたがるに最低限必要な（ゲー
ト電極とソース・ドレイン電極の位置合わせ余裕分も含
めた）幅を持ち、チャネルｄＮＡＷを決めるその奥行き
長さはソース・ドレイン電極間の距離（チャネル長）Ｌ
との比、すなわち相互コンダクタンスｇｍを決定するフ
ァクタＷ／Ｌをいくつにするかによって決められる． この液晶表示装置におけるゲー１・電極の大きさはもち
ろん、上述した本来の大きさよりも大きくされる。

ゲー１・電極ＧＴのゲートおよび遮光の機能面からだけ
で考えれば、ゲート電極ＧＴおよびその配線ＧＬは単一
の層で一体に設けてもよ《、この場合不透明導電材料と
してＳｉを含有させたアルミニウム（ＡＩ２），純ＡＱ
、およびパラジウム（Ｐｄ）を含有させたＡ．　Ｑ等を
選ぶことができる。

ここでは走査信号線ＧＬは、第１導電膜ｇ１およびその
上部に設けられた第２導電膜ｇ２からなる複合膜で構成
されている．この走査信号線Ｇ　Ｌの第１導電膜ｇ１は
、ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で設
けられ、かつ一体に構成されている．第２導電膜ｇ２は
例えばスパッタ法で設けられたＡＱ膜を用い、９００〜
４０００人程度の膜厚で設ける．第２導電膜ｇ２は、走
査信号線ＧＬの抵抗値を低減し、信号伝達速度の高速化
（画素の情報の書き込み特性）を図ることができまた、
走査信号線Ｏ　Ｌは、第１導電膜ｇ１の幅に比べて第２
導電膜ｇ２の幅を小さく構成している。すなわち、走査
信号線ＧＬは、その側壁の段差形状をゆるやかにするこ
とができるので、その上層に設ける絶縁膜ＧＩの表面を
平担化できるように構成されている。

絶縁膜ＧＩは、薄膜トランジスタＴ　Ｐ　Ｔ　１〜ＴＦ
　Ｔ　３のそれぞれのゲートｆ４縁膜として使用される
。絶縁膜ＧＩは、ゲート電極ＧＴおよび走査信号線Ｇ．
　Ｌの一と層に設けられている。絶縁膜ＧＩは例えばプ
ラズマＣＶＤ法で設けられた窒化珪素膜を用い，　３５
００人程度の膜厚で設ける。上述のように、絶縁膜Ｇｌ
の表面は、薄膜トランジスタＴＦＴ　１．〜ＴＦＴ３の
それぞれの形成領域および走査信号線ＧＬの形成領域に
おいて平担化されている。

ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トＮランジスタＴＦＴＩ〜Ｔ　Ｆ　Ｔ３のそれぞれの
チャネル形成領域として使用され〜ＴＦＴ３のそれぞれ
のｉ型半導体層Ａｓは，画素内において一体に構成され
ている。すなわち、画素の分割された複数の薄膜トラン
ジスタＴＰＴ１〜ＴＦＴ３のそれぞれは，１つの（共通
の）ｉ型半導体層Ａｓの島領域で構成されている．ｉ型
半導体層ＡＳは、非品質シリコン膜または多結晶シリコ
ン膜で形成し、約２０００人程度の膜厚で設ける。

このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
，Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかも下部透明ガラス基板ＳＵＢＩ
はその装置から外部に取り出すことなく設けられる。ま
た、オーミックコンタクト用のＰをドーブしたＮ＋型半
導体層ｄｏ（第３図）も同様に連続して約３００人の厚
さに設けられる。その後、下部透明ガラス基板ＳＵＢＩ
はＣＶＤ装置から外に取り出され、フォトリソグラフィ
ー（写真処理）技術により、Ｎ＋型半導体層ｄＯおよび
ｉ型半導体層ＡＳは第２図、第３図およグされる。

このように、一画素において複数に分割された薄膜トラ
ンジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層
ＡＳを一体に構成することにより、薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ
２がｉ型半導体層ＡＳ（実際には，第１導電膜ｇ１の膜
厚　Ｎ４″型半導体層ｄｏの膜厚およびｉ型半導体層Ａ
Ｓの膜厚とを加算した膜厚に相当する段差）をドレイン
電極ＳＤ２側からｉ型半導体ＩＡｓ側に向って１度乗り
越えるだけなので、ドレイン電極ＳＤ２が断線する確率
が低くなり、点欠陥の発生する確率を低減することがで
きる。すなわち、この液晶表示装置では、ドレイン電極
ＳＤ２がｉ型半導体層ＡＳの段差を乗り越える際に画素
内に発生する点欠陥を３分の１に低減できる。

また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗り越え、この乗
り越えた部分の映像信号ｆｉＤＬをドレイン電極ＳＤ２
として構成する場合、映像信号線ＤＬ（ドレイン電極Ｓ
Ｄ２）がｉ型半導体層ＡＳを乗り越える際の断線に起因
する線欠陥の発生する確率を低減することができる。す
なわち、一画素内で複数に分割された薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層Ａｓを一
体に構成することにより、映像信号線ＤＬ（ドレイン電
極ＳＤ２）がｉ型半導体層Ａｓを１度だけしか乗り越え
ないためである（実際には、乗り始めと乗り終わりの２
度である）．ｉ型半導体層ＡＳは、第２図、第６図およ
び第７図（所定の製造工程における画素の要部平面図）
に詳細に示すように、走査信号線ＧＬと映像信号線ＤＬ
との交差部（クロスオーパ部）の両者間まで延在させて
設けられている．この延在させたｉ型半導体層ＡＳは、
交差部における走査信号線ＧＬと映像信号線ＤＬとの短
絡を低減するように構成されている． 一画素内で複数に分割された薄膜トランジスタＴＰＴ１
〜ＴＦＴ３のそれぞれのソース電極ＳＤＩと共通のドレ
イン電極ＳＤ２とは、第２図、第３図および第７図で詳
細に示すように、ｉ型半導体層Ａｓ上にそれぞれ離隔し
て設けられている。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
回路のバイアス極性が変ると，動作上、ソースとドレイ
ンとが入れ替わるように構成されている．すなわち、薄
膜トランジスタＴＰＴは、ＦＥＴ（電界効果トランジス
タ）と同様に双方向性である。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体層ｄｏに接触する下層側から，第１導電膜
ｄ１、第２導電膜ｄ２．第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で設けられる。

第１導電膜ｄ１は、スパッタ法で設けたＣｒ膜を用い、
５００〜１０００人の膜厚（この液晶表示装置では、６
００人程度の膜厚）で設ける。Ｃｒ膜は、膜厚を厚く設
けるとストレスが大きくなるので、２０００人程度の膜
厚を越えない範囲で設ける。Ｃｒ膜は，Ｎ＋型半導体／
ｌｄｏとの接触が良好である．Ｃｒ膜は、後述する第２
導電膜ｄ２のＡＩ２がＮ＋型半導体層ｄｏに拡散するこ
とを防止する、所謂バリア層を構成する．第１導電膜ｄ
１としては、Ｃｒ膜の他に、高融点金属（Ｍｏ、Ｔｉ．
Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ２、Ｔ
ｉＳｉ，、Ｔ　ａ　Ｓ　ｉ２、ＷＳｉ，）膜で設けても
よい。

第１導電膜ｄ１をフォトリソグラフィー技術でパターニ
ングした後、同じフォトマスクを用い丁、あるいは第１
導電膜ｄ１をマスクとしてＮ＋型半導体層ｄＯが除去さ
れる。すなわち、ｉ型半導体層ＡＳ上に残っていたＮ＋
型半導体層ｄＯは第１導電膜ｄ１以外の部分が自己整合
（セルファライン）で除去される．このとき、Ｎ１型半
導体層ｄＯはその厚さ分はすべて除去されるようにエッ
チングされるのでｉ型半導体層ＡＳも若干その表面部分
でエッチングされるが、その程度はエッチング時間で制
御すればよい． その後、第２導電膜ｄ２がＡＱをスパソタすることによ
り３０００〜５５００人の膜厚（この液晶表示装置では
、３５００人程度の膜厚）に設けられる。ＡＱ膜は、Ｃ
ｒ膜に比べてストレスが小さく、厚い膜厚に設けること
が可能で、ソース電極ＳＤＩ、ドレイン電極ＳＤ２およ
び映像信号線ＤＬの抵抗値を低減するように構成されて
いる。すなわち、第２導電膜ｄ２は、薄膜トランジスタ
ＴＰＴの動作速度の高速化および映像信号線ＤＬの信号
伝達速度の高速化を図ることができるように構成されて
いる．従って，第２導電膜ｄ２により、画素の書き込み
特性を向上することができる。第２導電膜ｄ２としては
．ＡＱ膜の他に、Ｓｉや銅（Ｃ　ｕ　）やＰｄを添加物
として含有させたＡ　Ｑ．膜で設けてもよい。

第２導電膜ｄ２がフォトリソグラフィー技術によりバタ
ーニングされた後、３００〜２４００人の膜厚（この液
晶表示装置では、１　２００人程度の膜厚）でスパッタ
法で設けられた透明導電膜（Ｉ’ｒ○：ネサ膜）によっ
て、第３導電膜ｄ３が設けられろ。

この第３導電膜ｄ３は，ソース電極ＳＤＩ、ドレイン電
極ＳＤ２および映像信号線ＤＬを構成するとともに、透
明画素電ＩＩＴ○を構成するようになっている。

ソース電極ＳＤＩおよびドレイン電極ＳＤ２の第１導電
膜ｄ１は、第１、導電膜ｄ１と第２導電膜ｄ２および第
３導電膜ｄ３との間の製造工程においてマスク合わせず
れが生じても、第２導電膜ｄ２および第３導電膜ｄ３に
比べて大きい寸法になるようにチャネルが設けられる側
が大きい寸法になるように構成されている（第１導電膜
ｄ１〜第３導電膜ｄ３のそれぞれのチャネル形成領域側
がオンザラインでもよい）。また，ソース電極ＳＤ１お
よびドレイン電極ＳＤ２の第１導電膜ｄ１のそれぞれは
、薄膜トランジスタＴＰＴのゲート長Ｌを規定するよう
に構成されている。

このように，一画素内で複数に分割された薄膜トランジ
スタＴ　Ｐ　Ｔ　ｌ〜ＴＦＴ３において、ソース電極Ｓ
ＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１
のチャネル形成領域側を第２導電膜ｄ２および第３導電
膜ｄ３に比べて大きい寸法で構成することにより、ソー
ス電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導
電膜ｄ１−間の寸法で、薄膜トランジスタＴＰＴのゲー
ト長Ｌを規定することができる，第１導電膜ｄｌ間の離
隔寸法（ゲート長し）は，加工精度（パターニング精度
）で規定することができるので、薄膜トランジスタＴＰ
　Ｔ　１〜ＴＦＴ３のそれぞれのゲート長Ｉ４を均一に
することができる。

ソース電極ＳＤＩは．上述のように、透明画素電極ＩＴ
Ｏに接続されている。ソース電極ＳＤＬは、ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ１型半導
体層ｄＯの膜厚およびｉ型半導体層ＡＳの膜厚とを加算
した膜厚に相当する段差）に沿って構成さわでいる。具
体的には、ソース電ＷＡＳ　Ｄ　ｔは、ｉ型半導体ｌ　
Ａ．　Ｓの段差形状に沿って設けられた第１導電膜ｄ　
１．と、この第１導電膜ｄ１の上部にそれに比べて透明
画素電極工Ｔｏと接続される側を小さい寸法で設けた第
２導電膜ｄ２と、この第２導電膜から露出する第］−導
電膜ｄ１に接続された第３導電膜ｄ３とで構成されてい
る。ソース電極ＳＤＩの第１導電膜ｄ１は，Ｎ＋型半導
体層ｄｏとの接着性が良好であり、かつ主に第２導電膜
ｄ２からの拡散物に対するバリア層として構成されてい
る．ソース電極ＳＤＩの第２導電膜ｄ２は、第１導電膜
ｄ１のＣｒ膜がストレスの増大のため厚く設けることが
できず、ｉ型半導体層ＡＳの段差形状を乗り越えられな
いので、このｉ型半導体層ＡＳを乗り越えるために構成
されている。すなわち、第２導電膜ｄ２は、厚く設ける
ことでステップ力バレッジ（段差被覆１を向上している
．第２導電膜ｄ２は、厚く設けることができるので，ソ
ース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ２や映像信
号線ＤＬについても同様）の低減に大きく寄与している
。第３導電膜ｄ３は、第２導電膜ｄ２のｉ型半導体層Ａ
Ｓに起因する段差形状を乗り越えることができないので
，第２導電膜ｄ２の寸法を小さくすることで、露出する
第１導電膜ｄ１に接続するように構成されている。第１
導電膜ｄ１と第３導電膜ｄ３とは、接着性が良好である
ばかりか、両者間の接続部の段差形状が小さいので、確
実に接続することができる。

このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体層ＡＳに沿って設けられた
パリア層としての第１導電膜ｄ１と、この第１導電膜ｄ
１の上部に設けられ、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さい寸法の第
２導電膜ｄ２とで構成し、この第２導電膜ｄ２から露出
する第１導電膜ｄ１に透明画素電極ＩＴＯである第３導
電膜ｄ３を接続することにより、薄膜トランジスタＴＰ
Ｔと透明画素電極ＩＴＯとを確実に接続することができ
るので，断線に起因する点欠陥を低減することができる
。しかも，ソース電極ＳＤＩは、第１導電膜ｄ１がバリ
ア効果を有するので、抵抗値の小さい第２導電膜ｄ２（
ＡＱ膜）を用いることができるので、抵抗値を低減する
ことができる。

ドレイン電極ＳＤ２は、映像信号線ＤＬと一体に構成さ
れており、同一製造工程で設けられている。ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている．すなわち，一画素内で複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのドレイン電極ＳＤ２は、同一の映像信号線Ｄ
Ｌに接続されている， 透明画素電極ＩＴＯは，各画素ごとに設けられており、
液晶表示部の画素電極の一方を構成する。

透明画素電極ＩＴＯは，一画素内で複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに対応し
て３つの透明画素電極（分割透明画素電極）ＩＴＯＩ、
ＩＴＯ２およびＩＴＯ３に分割されている．透明画素電
極ＩＴＯＩは，薄膜トランジスタＴＦＴＩのソース電極
ＳＤ１に接続されている．透明画素電極ＩＴＯ２は、薄
膜トランジスタＴＦＴ２のソース電極ＳＤ１に接続され
ている．透明画素電極ＩＴＯ３は，薄膜トランジスタＴ
ＦＴ３のソース電極ＳＤＩに接続されている。

透明画素電極ＩＴ○１〜ＩＴＯ３のそれぞれは，薄膜ト
ランジスタＴＰＴ１〜ＴＦＴ３のそれぞれと同様に、実
質的に同一寸法で構成されている。

透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは、薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層ＡＳを一体に構成してある（分割されたそれぞれの薄
膜トランジスタＴＰＴを一箇所に集中的に配置してある
）ので、Ｌ字形状で構成している． このように亀隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された一画
素内で薄膜トランジスタＴＰＴを複数の薄膜トランジス
タＴＰＴ１〜ＴＦＴ３に分割し，この複数に分割された
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに複数
に分割した透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれ
を接続することにより、画素の分割された一部分（例え
ば、薄膜トランジスタＴＦＴＬ）が点欠陥になるだけで
，画素の全体としては点欠陥でなくなる（薄膜トランジ
スタＴＦＴ２およびＴＦＴ３が点欠陥でない）ので、画
素全体としての点欠陥を低減することができる． また、上記画素の分割された一部の点欠陥は、画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の３分の１の面積）ので、上記点欠陥を見にくくする
ことができる。

また，上記画素の分割された透明画素電極ＩＴ０１〜Ｉ
ＴＯ３のそれぞれを実質的に同一寸法で構成することレ
こより、画素内の点欠陥の面積を均一にすることができ
る。

さらに、上記画素の分割された透明画素電極工ＴＯＩ〜
ＩＴ○３のぞれぞれを実質的に同一寸法で構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
上部透明ガラス基板ＳＵＢ２の共通透明画素電極ＩＴ○
とで構成されるそれぞれの液晶容量（Ｃｐｉｘ）と、こ
の透明画素電極ＩＴＯ１〜ＩＴＯ３のそれぞれに付加さ
れる透明画素電極ＩＴＯＩ〜ＩＴＯ３とゲート電極ＧＴ
との重ね合わせで生じる重ね合わせ容量（Ｃｇｓ）とを
均一レニすることができる。すなわち，透明画素電極Ｉ
ＴＯＩ〜ＩＴＯ３のそれぞれは液晶容量および重ね合わ
せ容量を均一にすることができるので、この重ね合わせ
容量に起因する液晶ＬＣの液晶分子に印加されようとす
る直流成分を均一とすることができ、この直流成分を相
殺する方法を採用した場合，各画素の液晶にかかる直流
成分のばらつきを小さくすることができる． 薄膜トランジスタＴＰＴおよび透明画素電極ＴＴｏ上に
は，保護膜ＰＳＶＩが設けられている。

保護膜ｐｓｖｉは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために設番づられており、透明性が高く
、しかも耐湿性の良いものを使用する。

保護膜ＰＳＶＩは、例えばプラズマＣ　Ｖ　Ｄ法で設け
た酸化珪素膜や窒化珪素膜で形成されており、５０００
〜１１０００人の膜厚（この液晶表示装置では８０００
人程度の膜厚）で設ける。

薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部には
、外部光がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように，遮蔽膜ＬＳが設けられ
ている。第２図に示すように，遮蔽膜ＬＳは、点線で囲
まれた領域内に構成されている，遮蔽膜ＬＳは、光に対
する遮蔽性が高い，例えばＡＱ膜やＣｒ膜等で設けられ
ており、スパッタ法で１０００人程度の膜厚に設ける．
従って、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共通半
導体層Ａ．　Ｓは、上下にある遮光膜ＬＳおよびゲート
電極ＧＴによってサンドインチにされ、これによりｉ型
半導体層ＡＳには外部の自然光やバックライト光が当た
らなくなる。遮光膜ＬＳとゲート電極ＧＴは半導体／Ｆ
ＦＡＳより寸法が太き目でほぼそれと相似形に設けられ
，両者の大ぎさはほぼ同じとされる（図では境界線が判
るようにゲート電極ＧＴを遮光膜Ｌ　Ｓより小さ目に描
いている）。

なお、バックライトを上部透明ガラス基板ＳＵＢ２側に
取り付け，下部透明ガラス基板ＳＵＢＩをａ祭側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ックライト光の、ゲート電極ＧＴは自然光の遮光体とし
て働く． 薄膜トランジスタＴＰＴは，ゲート電極ＧＴに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスをＯにすると、チャネル抵抗は
大きくなるように構成されている．すなわち、ｗｔｒ！
ＡトランジスタＴＰＴは、透明画素電極ＩＴ○に印加さ
れる電圧をゲート電［ｉＧＴに印加するバイアスにより
制御するように構成されている。

液晶ＬＣは、下部透明ガラス基板ＳＵＢＩと上部透明ガ
ラス基板ＳＵＢ２との間に設けられた空間内で、液晶分
子の向きを設定する下部配向膜ＯＲＩＩおよび上部配向
膜ＯＲＩ２との間に封入されている。

下部配向膜ＯＲＩＩは、下部透明ガラス基板ＳＵＢＩ側
の保護膜ＰＳＶＩの上部に設けられる。

上部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜Ｐ　Ｓｖ２、共通透
明画素電極（ＣＯＭ）ＩＴＯおよび上部配向膜○ＲＩ２
が順次積層して設けられている。

共通透明画素電極ＩＴＯは、下部透明ガラス基板ＳＵＢ
Ｉ側に画素ごとに設けられた透明画素電極ＩＴＯに対向
し、隣接する他の共通透明画素電極ＩＴＯと一体に構成
されている。この共通透明画素電極ＩＴＯには，コモン
電圧Ｖｃｏ鳳が印加されるように構成されている．コモ
ン電圧Ｖｃｏｍは、映像信号線ＤＬに印加されるロウレ
ベルの駆動電圧ｖｄ　ｗｉｎとハイレベルの鄭動電圧Ｖ
ｄｍａｘとの中間電位である． カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。

カラーフィルタＦＩＬは、画素に対向する位置に各画素
ごとに構成され、染め分けられている。すなわち、カラ
ーフィルタＦＩＬは、画素と同様に、隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に構成されている．各画素は、カラーフィルタＦ
ＩＬの個々の所定の色フィルタ内において、複数に分割
されている。

カラーフィルタＦＩＬは、次のように設けることができ
る。まず、上部透明ガラス基板ＳＵＢ２の表面に染色基
材を設け、フォトリソグラフィー技術で赤色フィルタ形
成領域以外の染色基材を除去する．この後，染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタＲを設
ける。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次設ける。

このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に設けることにより、カラー
フィルタＦＩＬの各色フィルタ間に、走査信号線ＧＬ、
映像信号線ＤＬのそれぞれが存在するので、それらの存
在に相当する分、各画素とカラーフィルタＦＩＬの各色
フィルタとの位置合わせ余裕寸法を確保する（位置合わ
せマージンを大きくする）ことができる。さらに、カラ
ーフィルタＦＩＬの各色フィルタを設ける際に、異色フ
ィルタ間の位置合わせ余裕寸法を確保することができる
． すなわち、この液晶表示装置では，隣接する２本の走査
信号線ＯＬと隣接する２本の映像借号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを設けることにより、上述の点欠陥を低減することが
できるとともに、各画素と各色フィルタとの位置合わせ
余裕寸法を確保することができる， 保護膜ＰＳＶ２は，カラーフィルタＦＩＬを異なる色に
染め分けた染料が液晶ＬＣに漏れることを防止するため
に設けられている．保護膜ＰＳｖ２は、例えばアクリル
樹脂、エポキシ樹脂等の透明樹脂材料で形成されている
． この液晶表示装置は、下部透明ガラス基板ＳＵＢｌ側の
それぞれの層と、上部透明ガラス基板ＳＵＢＺ側のそれ
ぞれの層とを別々に設け，その後、下部透明ガラス基板
ＳＵＢＩと上部透明ガラス基板ＳＵＢ２とを重ね合わせ
、両者間に液晶ＬＣを封入することによって組み立てら
れる．液晶表示部の各画素は，第４図に示すように、走
査信号線ＯＬが延在する方向と同一列方向に複数配置さ
れ、画素列ｘ１，　Ｘ，，　ｘ３，　ｘ４，・・・のそ
れぞれを構成している．各画素列Ｘ１，　Ｘ２，　Ｘ３
，Ｘ４，・・・のそれぞれの画素は、薄膜トランジスタ
ＴＦＴＩぐＴＦＴ３および透明画素電極ＩＴ○１〜ＩＴ
○３の配置位置を列単位において同一に構成している．
すなわち、画素列Ｘエ，Ｘ３，・・・のそれぞれの画素
は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配置位置を
左側，透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置位置を右
側に構成している。画素列Ｘ１，Ｘ，，・・・のそれぞ
れの行方向の次段の画素列ｘ２，　Ｘ４，・・・のそれ
ぞれの画素は、画素列Ｘ１，　Ｘ３，・・・のそれぞれ
の画素を映像信号ｇＤＬに対して線対称で配置した画素
で構成されている。

すなわち、画素列Ｘ２，Ｘ．，・・・のそれぞれの画素
は、薄膜トランジスタＴＰＴ１〜ＴＦＴ３の配置位置を
右側、透明画素電極ＩＴＯ１〜ＩＴＯ３の配置位置を左
側に構成している。そして、画素列Ｘ，，　Ｘ４，・・
・のそれぞれの画素は，画素列Ｘ，，Ｘ，，・・・のそ
れぞれの画素に対し、列方向に半画素間隔移動させて（
ずらして）配置されている。

すなわち、画素列Ｘの各画素間隔を１．０　（１．０ピ
ッチ）とすると、次段の画素列Ｘは、各画素間隔を１．
０とし、前段の画素列Ｘに対して列方向に０．５画素間
隔（０．５ピッチ）ずれている．各画素間を行方向に延
在する映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分（０．５ピッチ分）列方向に延在するように構
成されている。

このように液晶表示部において、薄膜トランジスタＴＰ
Ｔおよび透明画素電極ＩＴＯの配置位置が同一である画
素を列方向に複数配置して画素列Ｘを構成し、画素列Ｘ
の次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号
線ＤＬに対して線対称で配置した画素で構成し、次段の
画素列を前段の画素列に対して半画素間隔移動させて構
成することにより、第８図（画素とカラーフィルタとを
重ね合わせた状態における要部平面図）で示すように、
前段の画素列Ｘの所定の色フィルタが設けられた画素（
例えば、画素列Ｘ３の赤色フィルタＲが設けられた画素
）と次段の画素列Ｘの同一色フィルタが設けられた画素
（例えば、画素列Ｘ４の赤色フィルタＲが設けられた画
素）とを１、５画素間隔（１．５ピッチ）離隔すること
ができる．すなわち、前段の画素列Ｘの画素は、最も近
傍の次段の画素列の同一色フィルタが設けられた画素と
常時１．５画素間隔分離隔するように構成されており、
カラーフィルタＦＩＬはＲＯＢの三角形配置構造を構成
している。カラーフィルタＦＩＬのＲＧＢの三角形配置
構造は，各色の混色を良くすることができるので、カラ
ー画像の解像度を向上することができる。

また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。従って、映像信号線ＤＬの
引き回しを無くシ，その占有面積を低減することができ
、また、映像信号線ＤＬの迂回を無くし、多層配線構造
を廃止することができる。

この液晶表示部の構成を回路的に示すど，第９図（液晶
表示部の等価回路図）に示すようになる。

第９図に示すＸｉＧ，Ｘｉ＋ＩＧ，・・・は、緑色フィ
ルタＧが設けられる画素に接続された映像信号線ＤＬで
ある。ＸｉＢ，Ｘｉ＋ＩＢ，・・・は、青色フィルタＢ
が設けられる画素に接続された映像信号ＭＤＬである。

Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ．・・・は、赤色フィルタＲが
設けられる画素に接続された映像信号線ＤＬである。こ
れらの映像信号線ＤＬは、映像信号駆動回路で選択され
る。Ｙｉは第４図および第８図に示す画素列Ｘ１を選択
する走査信号，ｉｉＧＬである。同様に、Ｙ　ｉ　＋　
１　，　Ｙ　ｉ　＋　２　，　−のそれぞれは、画素列
ｘ２，　Ｘ，，・・・のそれぞれを選択する走査信号線
ＧＬである．これらの走査信号線ＯＬは、垂直走査回路
に接続されている。

第３図の中央部は一画素部分の断面を示しているが、左
側は下部透明ガラス基板ＳＵＢＩおよび上部透明ガラス
基板ＳＵＢ２の左側縁部分で外部引出配線の存在する部
分の断面を示している．右側は、透明ガラス基板ＳＵＢ
ＩおよびＳＵＢ２の右側縁部分で外部引出配線の存在し
ない部分の断面を示している。

第３図の左側，右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されており、液晶封入口
（図示していない）を除く透明ガラス基板ＳＵＢＩおよ
びＳＵＢ２の縁周囲全体に沿って設けられている。シー
ル材ＳＬは、例えばエボキシ樹脂で形成されている。

上部透明ガラス基板ＳＵＢｌｔ！Ｉの共通透明画素電極
丁ＴＯは、少なくとも一箇所において，銀ペース１４Ｊ
Ｓ　Ｉ　Ｌによって、下部透明ガラス基板ＳＵＢＩ側に
設けられた外部引出配線に接続されている．この外部引
出配線は、上述したゲート電極ＧＴ，ソース電極ＳＤＩ
、ドνイン電極ＳＤ２のそれぞれと同一製造工程で設け
られる。

配向膜ＯＲＩＩおよび○ＲＩ２、透明画素電極ＩＴＯ、
共通透明画素電極ＩＴＯ、保護膜ｐｓｖ１およびＰＳＶ
２、絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側
に設けられる．偏光板ＰＯＬは、下部透明ガラス基板Ｓ
ＵＢＩ、上部透明ガラス基板ＳＴＪＢ２のそれぞれの外
側の表面に設けられている． 第１０図は本発明を適用すべき他のアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の画素の
要部およびシール部周辺部の断面図、第１１図は第１０
図に示した液晶表示装置の液晶表示部の一画素を示す平
面図、第１２図は第１１図のＡ−Ａ切断線で切った部分
の断面図、第１３図は第１１図に示す画素を複数配置し
た液晶表示部の要部平面図、第１４図〜第１６図は第１
１図に示す画素の所定の製造工程における要部平面図、
第１７図は第１３図に示す画素とカラーフィルタとを重
ね合わせた状態における要部平面図である．この液晶表
示装置においては、液晶表示部の各画素の開口率を向上
することができるとともに、液晶にかかる直流成分を小
さくし、液晶表示部の点欠陥を低減し、かつ黒むらを低
減することができる． 本実施例においても、第１０図には詳細に図示してない
が，透明ガラス基板ＳＵＢＩ側の透明画素電極ＩＴＯＩ
と、透明ガラス基板ＳＵＢＺ側の共通透明画素電極ＩＴ
Ｏ２　（ＣＯＭ）との間の距離が各一画素において異な
るように透明画素電極の一方が階段状あるいは斜面状に
形成されている。

この液晶表示装置は、第１１図に示すように、液晶表示
部の各画素内のｉ型半導体層ＡＳが薄膜トランジスタＴ
ＦＴＩ〜ＴＦＴ３ごとに分割して構成されている。すな
わち、一画素内で複数に分割された薄膜トランジスタＴ
ＰＴ１〜ＴＦＴ３のそれぞれは、独立したｉ型半導体層
Ａｓの島領域で構成されている。

また，薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
に接続される透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞ
れは、薄膜トランジスタＴＰＴ　１〜ＴＦＴ３と接続さ
れる辺と反対側の辺において、行方向の次段の走査信号
ＲｉＡＧＬと重ね合わされている．この重ね合わせは、
透明画素電極ＩＴＯＩ〜ＩＴ○３のそれぞれを一方の電
極とし、次段の走査信号線ＧＬを他方の電極とする保持
容量素子（静電容量素子）　Ｃａｄｄを構成する。この
保持容量素子Ｃ　ａｄｄの誘電体膜は、薄膜トランジス
タＴＰＴのゲート絶縁膜として使用される絶縁膜ＧＩと
同一層で構成されている。

ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層ＡＳより太き目に設けられるが，この
液晶表示装置では薄膜トランジスタＴ　Ｆ　Ｔ　１．〜
ＴＦＴ３が独立したｉ型半導体層ＡＳごとに設けられて
いるため、各薄膜トランジスタＴＰＴごとに太き目のパ
ターンが設けられている。

また，上部透明ガラス基板ＳｔＪＢ２の走査信号線ＧＬ
．映像信号＠ＤＬ、薄膜トランジスタＴＰＴに対応する
部分にブラックマトリックスパターンＢＭが設けられて
いるから、画素の輪郭が明瞭になるので、コントラスト
が向上するとともに、外部の自然光が薄膜トランジスタ
ＴＰＴに当たるのを防止することができる． 第１１図に示される画素の等価回路を第１８図に示す。

第１８図において、上述と同様に，Ｃｇｓは薄膜トラン
ジスタＴＰＴのゲート電極ＧＴおよびソース電極ＳＤＩ
で形成される重ね合わせ容量である．重ね合わせ容量Ｃ
ｇｓの誘電体膜は絶縁膜ＧＩである．　Ｃｐｉｘは透明
画素電極ＩＴＯ（Ｐ　Ｉ　Ｘ）および共通透明画素電極
ＩＴＯ　（ＣｏＭ）間で形成される液晶容量である．液
晶容羞Ｃｐｉｘの誘電体膜は液晶ＬＣ．保護膜ＰＳＶＩ
およは中点電位である。

保持容量素子Ｃ　ａｄｄは、薄膜トランジスタＴＰＴが
スイッチングするとき，中点電位（画素電極電位）Ｖｉ
ａに対するゲート電位変化ΔＶｇの影響を低減するよう
に働く。この様子を式で表すと次式となる。

ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ｘΔなここで，ΔｖｌｃはΔＶｇによる
中点電位の変化分を表わす。この変化分ΔＶｌｃは液晶
に加わる直流成分の原因となるが、保持容量素子Ｃ　ａ
ｄｄの保持容量を大きくすればする程、その値を小さく
することができる。また、保持容量素子Ｃ　ａｄｄは放
電時間を長くする作用もあり、薄膜トランジスタＴＰＴ
がオフした後の映像情報を長く蓄積する。液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる． 上述したように，ゲート電極ＧＴは半導体層ＡＳを完全
に覆うように大きく設けられている分、ソース・ドレイ
ン電極ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、従
って、寄生容量Ｃｇｓが大きくなり中点電位ｖ１ｃはゲ
ート（走査）信号Ｖｇの影響を受け易くなるという逆効
果が生じる。しかし、保持容量素子Ｃ　ａｄｄを設ける
ことによりこのデメリットも解消することができる。

また、２本の走査信号線ＧＬと２本の映像信号線ＤＬと
の交差領域内に画素を有する液晶表示装置において、上
記２本の走査信号線ＧＬのうちの一方の走査信号線ＧＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
ＩＴＯ１〜ＩＴＯ３をそれぞれ接続し、この分割された
透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこの画素
電極ＩＴＯを一方の電極とし、上記２本の走査信号線Ｏ
Ｌのうちの他方の走査信号線ＧＬを容量電極線として用
いて他方の電極とする保持容量素子Ｃ　ａｄｄを構成す
ることにより、上述のように、画素の分割された一部分
が点欠陥になるたけで、画素の全体としては点欠陥でな
くなるので，画素の点欠陥を低減することができるとと
もに、保持容量素子Ｃ　ａｄｄで液晶ＬＣに加わる直流
成分を低減することができるので、液晶ＬＣの寿命を向
上することができる．特に、画素を分割することにより
，薄膜トランジスタＴＰＴのゲート電極ＧＴとソース電
極ＳＤＩまたはドレイン電極ＳＤ２との短絡に起因する
点欠陥を低減することができるとともに，透明画素電極
ＩＴＯＩ〜ＩＴＯ３のそれぞれと保持容量素子Ｃ　ａｄ
ｄの他方の電極（容量電極線）との短絡に起因する点欠
陥を低減することができる．後者側の点欠陥はこの液晶
表示装置の場合、３分の１になる．この結果、上記画素
の分割された一部の点欠陥は、画素の全体の面積に比べ
て小さいので，上記点欠陥を見にくくすることができる
。

保持容量素子Ｃ　ａｄｄの保持容量は，画素の書き込み
特性から、液晶容量Ｃ　ｐｉｘに対して４〜８倍（４　
・ＣｐＬｘ（Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、重ね合
わせ容量Ｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜Ｃａ
ｄｄ＜３２・Ｃｇｓ）程度の値に設定する． また、走査信号線ＧＬを第１導電膜（Ｃｒ膜）ｇ１に第
２導電膜（ＡＩ２膜）ｇ２を重ね合わせた複合膜で構成
し、保持容量素子Ｃ　ａｄｄの他方の電極、すなわち容
量電極線の分岐された部分を上記複合膜のうちの一層の
第１導電膜ｇ１からなる単ＭＰＩＪで構成することによ
り、走査信号線ＧＬの抵抗値を低減し、書き込み特性を
向上することができるとともに，保持容量素子Ｃ　ａｄ
ｄの他方の電極に基づく段差部に沿って確実に保持容量
素子Ｃａｄｄの一方の電極（透明画素電極ＩＴＯ）を絶
縁膜ＧＩ上に接着させることができるので、保持容量素
子Ｃ　ａｄｄの一方の電極の断線を低減することができ
る。

また，保持容量素子Ｃａｄｄの他方の電極を単渭の第１
導電膜ｇ１で構成し，ＡＱ膜である第２導電膜ｇ２を構
成しないことにより、ＡΩ膜のヒロックによる保持容量
素子Ｃ　ａｄｄの他方の電極と一方の電極との短絡を防
止することができる．保持容量素子Ｃ　ａｄｄを構成す
るために重ね合わされる透明画素電極ＩＴＯＩ〜ＩＴＯ
３のそれぞれと容量電極線の分岐された部分との間の一
部には，ソース電極ＳＤＩと同様に、分岐された部分の
段差形状を乗り越える際に透明画素電極ＩＴＯが断線し
ないように、第１導電膜ｄ１および第２導電膜ｄ２で構
成された島領域が設けられている。

この島領域は、透明画素電極ＩＴＯの面積（開口率）を
低下しないように、できる限り小さく構成する． このように、保持容量素子Ｃ　ａｄｄの一方の電極とそ
の誘電体膜として使用される絶縁膜ＧＩとの間に、第１
導電膜ｄ１とその上に設けられた第１導電膜ｄ１に比べ
て比抵抗値が小さく，かつ寸法が小さい第２導電膜ｄ２
とで設けられた下地層を構成し、上記一方の電極（第３
導電膜ｄ３）を上記下地層の第２導電膜ｄ２から露出す
る第１導電膜ｄ１に接続することにより、保持容量素子
Ｃａｄｄの他方の電極に基づく段差部に沿って確実に保
持容量素子Ｃａｄｄの一方の電極を接着させることがで
きるので、保持容量素子Ｃａｄｄの一方の電極の断線を
低減することができる． 画素の透明画素電極ＩＴＯに保持容量素子Ｃａｄｄを設
けた液晶表示装置の液晶表示部は，第２０図（液晶表示
部を示す等価回路図）に示すように構成されている．液
晶表示部は、画素、走査信号線ＧＬおよび映像信号線Ｄ
Ｌを含む単位基本パターンの繰り返しで構成されている
．容量電極線として使用される最終段の走査信号線ＧＬ
（または初段の走査信号，ｉｌｌＧＬ）は、第２０図に
示すように、共通透明画素電極（Ｖｃｏｍ）　Ｉ　Ｔ　
Ｏに接続される．共通透明画素電極ＩＴＯは、第３図に
示すように、液晶表示装置の周縁部において銀ペースト
材ＳＬによって外部引出配線に接続されている．しかも
、この外部引出配線の一部の導電層（ｇｌおよびｇ２）
は走査信号ＩＧＬと同一製造工程で構成されている．こ
の結果、最終段の走査信号線ＯＬ（容量電極線）は、共
通透明画素電極ＩＴＯに簡単に接続することができる． このように、容量電極線の最終段を画素の共通透明画素
電極（Ｖｃｏ鳳）ＩＴＯに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ，しがも共通透明画素電極ＩＴＯはこ
の外部引出配線に接続されているので、簡単な構成で最
終段の容量電極線を共通透明画素電極ＩＴＯに接続する
ことができる． また、液晶表示装置は、特願昭６　２　＝　９　５　１
　２５号に記載される直流相殺方式（ＤＣキャンセル方
式）に基づき、第１９図（タイムチャート）に示すよう
に、走査信号線ＤＬの駆動電圧を制御することによって
，さらに液晶ＬＣに加わる直流成分を低減することがで
きる。第１９図において、Ｖｉは任意の走査信号線ＧＬ
の駆動電圧．Ｖｉ＋１はその次段の走査信号線ＧＬの闘
動電圧である。

Ｖｅｅは走査信号線ＧＬに印加されるロウレベルの駆動
電圧Ｖｄｍｉｎ，　Ｖｄ　ｄは走査信号線ＯＬに印加さ
れるハイレベルの駆動電圧Ｖ　ｄ　ｍａｘである。

各時刻１＝１，〜ｔ４における中点電位ｖ１ｃ（第１８
図参照）の電圧変化分Δｖ１〜ΔＶ，は、画素の合計の
容量（　Ｃｇｓ＋　Ｃｐｉｘ十Ｃａｄｄ）をＣとすると
、次式のようになる． ΔＶｔ＝−（Ｃｇｓ／Ｃ）・Ｖ２ ΔＶ，＝＋（Ｃｇｓ／Ｃ）｛Ｖ１＋Ｖ２）一（Ｃａｄｄ
／Ｃ）・Ｖ２ Δｖ，＝−（Ｃｇｓ／Ｃ）・ｖ１ ＋　（Ｃａｄｄ／　Ｃ）・（Ｖ　１　＋　Ｖ　２）Δｖ
４＝−（Ｃａｄｄ／Ｃ）・ｖ１ ここで、走査信号線ＯＬに印加される駆動電圧が充分で
あれば（下記（注１参照）、液晶ＬＣに加わる直流電圧
は、次式で表される． ΔＶ，＋ΔＶ，　＝　（Ｃａｄｄ−Ｖ　２　−　Ｃｇｓ
−Ｖ　ｌ　）／　Ｃこのため、Ｃａｄｄ−ｖ２＝Ｃｇｓ
−ｖ１とすると、液晶ＬＣに加わる直流電圧はＯになる
． 【注１時刻ｔ１、ｔ２で走査線Ｖｉの変化分が中点電位
Ｖｌ．ｃに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電
位Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位
にされる（映像信号の十分な書き込み）。

液晶ＬＣにかかる電位は薄膜トランジスタＴＰＴがオフ
した直後の電位でほぼ決定される（薄膜トランジスタＴ
ＰＴのオフ期間がオン期間より圧倒？に長い）．従って
，液晶ＬＣにががる直流分の計算は，期間ｔ■〜ｔ，は
ほぼ無視でき、薄膜トランジスタＴＰＴがオフ直後の電
位、すなわち時刻ｔ３、ｔ．における過渡時の影響を考
えればよい。

なお、映像信号Ｖｉはフレームごと、あるいはラインご
とに極性が反転し、映像信号そのものによる直流分は０
とされている． すなわち、直流相殺方式は、重ね合わせ容量Ｃｇｓによ
る中点電位ｖ１ｃの引き込みによる低下分を、保持容量
素子Ｃ　ａｄｄおよび次段の走査信号ｍＧＬ（容量電極
線）に印加される開動電圧によって押し上げ、液晶ＬＣ
に加わる直流成分を極めて小さくすることができる．こ
の結果，液晶表示装置は液晶ＬＣの寿命を向上すること
ができる。もちろん、遮光効果を上げるためにゲート電
極ＧＴを大きくした場合、それに伴って保持容量素子Ｃ
　ａｄｄの保持容量を大きくすればよい。

この直流相殺方式は、第２１図（液晶表示部を示す等価
回路図）で示すように、初段の走査信号線ＯＬ（または
容量電極線）を最終段の容量電極線（または走査信号線
ＧＬ）に接続することによって採用することができる。

第２１図には便宜上４本の走査信号ｉＧＬｔ，か記載さ
れていないが、実際には数百程度の走査信号線ＧＬが配
置されている。初段の走査信号線ＧＬと最終段の容量電
極線との接続は，液晶表示部内の内部配線あるいは外部
引出配線によって行なう。

このように、液晶表示装置は，初段の走査信号線ＧＬを
最終段の容量電極線に接続することにより、走査信号線
ＧＬおよび容量電極線のすべてを垂直走査回路に接続す
ることができるので、直流相殺方式（ＤＣキャンセル方
式）を採用することができる。この結果、液晶ＬＣに加
わる直流成分を低減することができるので、液晶ＬＣの
寿命を向上することができる。

以上、本発明を上記実施例に基づき具体的に説明したが
、本発明は上記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はもちろんである。

例えば、本発明は液晶表示部の各画素を２分割あるいは
４分割した液晶表示装置に適用することができる４ただ
し、画素の分割数があまり多くなると、開口率が低下す
るので、上述のように、２〜４分割程度が妥当である。

また、画素は分割しなくても、遮光効果は得られる．さ
らに、上述実施例においては、ゲート電極形成→ゲート
絶縁膜形成→半導体層形成榊ソース・ドレイン電極形成
の逆スタガ構造を示したが、上下関係または作る順番が
それと逆のスタガ構造でも本発明は有効である， 〔発明の効果〕 以上説明したように、本発明の液晶表示装置は、第１お
よび第２の画素電極間の距離が各一画素において異なっ
ているので、各一画素内の領域により液晶の反転するし
きい値電圧が異なる。従って、入力信号電圧の大きさを
制御することにより、一画素内で液晶の反転する領域の
面積が変化し、一画素における開口率が各画素で変化し
、多階調表示および多色表示を実現することができる。

本発明では、従来のように液晶が十分反転しない過渡領
域の電圧を液晶に印加するのではなく，所定の段階の電
圧を印加することにより階調を制御することができるの
で、入力信号電圧を容易に制御することができ、液晶表
示装置の翻動回路を簡単にすることができる。また、一
画素内の各領域では，液晶は完全に反転しているか、ま
たは完全に反転していないかのいずれかであり、液晶の
状旭は安定であるので、再現性のよい多階調表示および
多色表示を実現することができる。

【図面の簡単な説明】

第１図（Ａ）は、本発明の液晶表示装置の一実施例の一
画素の概略平面図、第１図（Ｂ）は、本発明の第１の実
施例を示す画素の概略断面図、第１図（Ｃ）は、本発明
の第２の実施例を示す画素の概略断面図、第１図（Ｄ）
は、本発明の第３の実施例を示す画素の概略断面図、第
２図は、本発明を適用すべきアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部の一画素を示す
要部平面図、第３図は、第２図の■−■切断線で切った
部分とシール部周辺部の断面図、第４図は、第２図に示
す画素を複数配置した液晶表示部の要部平面図、第５図
〜第７図は、第２図に示す画素の所定の製造工程におけ
る要部平面図、第８図は、第４図に示す画素とカラーフ
ィルタとを重ね合わせた状態における要部平面図，第９
図は、上記のアクティブ・マトリックス方式のカラー液
晶表示装置の液晶表示部を示す等価回路図、第１０図１
−１、本発明を適用すべき他のアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の画素の要部
およびシール部周辺部の断面図、第１１図は、第１０図
に示した液晶表示装置の液晶表示部の一画素を示す平面
図、第１２図は、第１１図のＡ−Ａ切断線で切った部分
の断面図、第１３図は、第１１図に示す画素を複数配置
した液晶表示部の要部平面図、第１４図〜第１６図は、
第１１図に示す画素の所定の製造工程における要部平面
図，第１７図は、第１３＠に示す画素とカラーフィルタ
とを重ね合わせた状態における要部平面図、第１８図は
、第１１図に記載される画素の等価回路の駆動電圧を示
すタイムチャート、第２０図、第２１図は、それぞれ第
１３図に示したアクティブマトリックス方式のカラー液
晶表示装置の液晶表示部を示す等価回路図である． １・・・走査信号線 ２・・・映像信号線 ３・・・一画素 ４・・・ゲート電極 ５・・・透明ガラス基板 ６・・・第１の画素電極 ７・・・第２の画素電極 ８・・・液晶 ＳＵＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＴＰＴ・・・薄膜トランジスタ ＧＴ・・・ゲート電極 ＳＤ・・・ソース電極またはドレイン電極ＬＣ・・・液
晶一 Ｔ）ＦＴ・・・薄膜トランジスタ ＩＴＯ・・・透明画素電極 第 図 （ｄ） Ｃつ 第１８図 ＶＬｃ ｔ１ ｔ２　ｔ３　ｔ４ 手続補正書（方劫 事件の表示 平成 １年 特 許 願 第５３８２８号 発明の名称 液 晶 表示 装 置 補正をする者 事件との関係 名　　　　称

Claims (1)

【特許請求の範囲】
1. １、第１の透明ガラス基板上に設けられた第１の画素電
   極と、第２の透明ガラス基板上に設けられた第２の画素
   電極とを有し、上記第１の透明ガラス基板および上記第
   ２の透明ガラス基板は、上記第１の画素電極および上記
   第２の画素電極が向き合うように所定の間隔を置いて重
   ね合わせられ、上記第１の画素電極および上記第２の画
   素電極との間には液晶が封止され、上記第１の画素電極
   または上記第２の画素電極の一方は複数に分割されて複
   数の画素を構成しており、かつ、上記第１の画素電極と
   上記第２の画素電極との間の距離が各一画素において異
   なっていることを特徴とする液晶表示装置。