JPH02223092A - ダイナミックｒａｍリフレッシュ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図〜第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図、第３図） 発明の効果 〔概要〕 ダイナミックＲＡＭリフレッシュ方式に関し、ＣＰＵア
クセスによってリフレッシュされたアドレスを除外し、
リフレッシュが行われないアドレスに対してのみリフレ
ッシュを行うことにより、リフレッシュに要する時間を
短縮することを目的とし、 一定時間内にリフレッシュを必要とするダイナミックＲ
ＡＭと、それをメモリとして使用するコンピュータシス
テムのダイナミックＲＡＭリフレッシュ方式において、
リフレッシュすべきアドレスから、ＣＰ　Ｕ、がアクセ
スしたアドレスを除いた残りのアドレスを保持するアド
レス監視部と、切替部と、切替制御部と、リフレッシュ
アクセス信号生成部とを設け、リフレッシュアクセス信
号が出力された際、切替部を切り替え、この期間に、ア
ドレス監視部で保持していたアドレスをＤ−ＲＡＭへ送
り、リフレッシュを行うことにより、ＣＰＵ・アクセス
によってリフレッシュされないアドレスに対してのみリ
フレッシュを行うように構成する。

〔産業上の利用分野〕

本発明は、ダイナミックＲＡＭリフレッシュ方式に関し
、更に詳しくいえば、ＣＰＵ　（中央処理装置）と、リ
フレッシュの必要なランダムアクセスメモリ（Ｄ−ＲＡ
Ｍ）とから構成されるコンピュータシステムにおいて、
Ｄ−ＲＡＭのリフレッシュに要する時間を短縮できるよ
うにしたダイナミックＲＡＭリフレッシュ方式に関する
。

〔従来の技術〕

近年のコンピュータシステムは、メモリの大容量化に伴
い、比較的高速アクセスが可能で、かつビット単価の安
いＤ−ＲＡＭがシステムの主メモリとして使用されるこ
とが多くなっている。

このため、ＣＰＵがメモリをアクセスする合間に、なん
らかの方法でＤ−ＲＡＭをリフレッシュする必要がある
。

第４図は、従来におけるＤ−ＲＡＭリフレッシ工方式の
ブロック図である。

図において、ｌはＣＰＵ　（中央処理装置）、２ばダイ
ナミックＲｋＭ（ランダムアクセスメモリ）、１８はＣ
ＰＵアクセスＲＡＭアドレス生成回路であり、通常のＣ
ＰＵサイクルにおいてＤ−ＲＡＭをアクセスする場合の
アドレスを生成する回路である。

１２は、Ｄ−ＲＡＭ２をリフレッシュする際に用いるリ
フレッシュアドレスを生成するリフレッシュアクセスＲ
ＡＭアドレス生成回路、１３はＲＡＭアドレス切替用マ
ルチプレクサ、１５はＤＲＡＭ２に対する列アドレス選
択信号であるＲＡＳ　（Ｒｏｗ＾ｄｄｒｅｓｓ　５ｅｌ
ｅｃｔ）信号を生成するためのＲＡＳ生成回路である。

１６はリフレッシュアクセス信号生成回路、１７はＲＡ
Ｍアドレス切替用マルチプレクサ１３の切替信号である
リフレッシュタイミング生成回路である。

Ｉ）−ＲＡＭ　２をリフレッシュするには、一定時間内
にＤ−ＲＡＭ２が必要とするアドレス回数分だけ、ＣＰ
ＵのＲＡＭアクセスの合間をぬってリフレッシュを行っ
ていた。

第５図及び第６図は、上記従来例のタイムチャトであり
、以下この図を参照しながら従来例の動作を説明する。

第５図は、分散リフレッシュ方式のタイムチャドを示し
た図であり、Ｎ回のリフレッシュをすべき時間をＮｔと
する。

リフレッシュを行う場合は、ＣＰＵサイクルのアクセス
に対して優先的にＤ−ＲＡＭのアクセスを行いリフレッ
シュを行う。

先ず、リフレッシュアクセス信号生成回路１６からリフ
レッシュアクセス信号が出されると、リフレッシュタイ
ミング生成回路１７からＲＡＭアドレス切替用マルチプ
レクサ１３に対して切替信号が出されて切替動作が行わ
れる。

これにより、リフレッシュアクセスＲＡＭアドレス生成
回路１２からのリフレッシュアドレス（最初はアドレス
「Ｏ」）がＤ−ＲＡＭ２へ転送される。

また、ＲＡＳ生成回路１５からのＲＡＳ信号、及び上記
のリフレッシュアクセス信号がＤ−ＲＡＭ２へ送られる
と、・上記リフレッシュアクセス信号の立下り時からＲ
ＡＳ信号と同期してアドレス「０」のリフレッシュがな
される。

このアドレス「０」に対するリフレッシュが終了すると
、リフレッシュアクセス信号が消滅し、ＲＡＭアドレス
切替用マルチプレクサ１３は、ＣＰＵアクセスＲＡＭア
ドレス生成回路１８からのアドレス（通常のＣＰＵサイ
クルのアドレス）がＤ−ＲＡＭ２へ送られるように切り
替えられる。

この時点からＣＰｔＪサイクルにおけるＤ−ＲＡＭ２へ
のアクセスが行われ、データのリードやライト等が行わ
れる。

次に、再びリフレッシュアクセス信号が出されると、上
記と同様にしてＲＡＭアドレス切替用マルチプレクサ１
３が切り替えられてリフレッシ千アクセスＲＡＭアドレ
ス生成回路１２からのリフレッ・シュアドレス（アドレ
ス「ｌ」）がＤ−ＲＡＭ２へ送られると共に、ＲＡＳ生
成回路１５からのＲＡＳ信号に基づいてアドレス「ｌ」
に対するリフレッシュがなされる。

このようにして、一定時間毎にリフレッシュアクセス信
号を出し、時間Ｎｔ内にＮ回のリフレッシュを行う。

結局、ＣＰＵサイクルのアクセスが行われる合間に、一
定時間間隔でＮ回のリフレッシュを行うものである。

第６図は、Ｄ−ＲＡＭのリフレッシュをまとめて行うバ
ーストリフレッシュ方式のタイムチャドである。

すなわち、Ｎ回すフレッシュすべき時間Ｎｔ内の最初の
部分でリフレッシュアクセス信号が立下ると、アドレス
「Ｏ」から順にアドレス「Ｎ」まで連続してリフレッシ
ュを行うものである。

このリフレッシュが終了すると、通常のＣＰＵサイクル
のアクセスが行われる。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点があ
った。

（１）　　従来のＤ−ＲＡＭに対するリフレッシュは、
順次アドレス番号を増加、または減少することにより、
すべてのアドレスに対してリフレッシュを行っていた。

このため、ＣＰＵアクセスによって、すでにリフレッシ
ュされたアドレスに対して再びリフレッシュを行ってい
た。

例えば、あるＣＰＵサイクルの時点で、データのライト
を行ったとすると、このライトを行ったアドレスに対し
ては、リフレッシュを行ったと同じ効果が得られる。

これは、本来、リフレッシュを行わなくてもよいアドレ
スであるが、従来は、上記のようにライトを行ったアド
レスに対してもリフレッシュを行っていたため、余分な
リフレッシュのための時間を要していた。

（２）従来のように、ＣＰＵのメモリアクセスを停止し
てリフレッシュを行うシステムでは、ＣＰＵのメモリア
クセスの高速化を阻害してしまう。

本発明は、このような従来の欠点を解消し、ＣＰＵアク
セスによって、例えばデータのライトが行われてリフレ
ッシュされたアドレスを除外し、前記のようなリフレッ
シュが行われないアドレスに対してのみリフレッシュを
行うことにより、リフレッシュに要する時間を短縮する
ことを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明は次のようにしたも
のである。

第１図は、本発明に係るダイナミックＲＡＭリフレッシ
ュ方式の原理図である。

アドレス監視部５は、リフレッシュすべき全アドレスか
ら、通常のＣＰＵサイクルでのアクセスで用いたアクセ
スを除き、残りのアドレスを保持する。

また、ヒツトアドレス減算部７は、前記アトにス監視部
５から送られてくる情報に基づき、リフレッシュすべき
全アドレス数から、通常のＣＰＵサイクルでのアクセス
で用いたアドレス数を減算し、その残数を保持する。

すなわち、ヒツトアドレス減算部７で保持している数は
、アドレス監視部５で保持しているアドレスの数と一致
する。

今、リフレッシュ待機期間中に、リフレッシュアクセス
信号生成部９から出されるリフレッシュアクセス信号が
出力されず、ＣＰＵサイクルを示す状態では、ＣＰＵＩ
から出されるＣＰＵサイクルのアドレス情報を、ＣＰＵ
アクセスＲＡＭアドレス生成部３で生成した後、ＲＡＭ
アドレス切替部４を通ってＤ−ＲＡＭ２へ送られる。

これにより、ＣＰＵサイクルでのＤ−ＲＡＭへのアクセ
スが行われる。

このようなＣＰＵサイクルでのメモリアクセスが行われ
る過程で、アクセスされたＤ−ＲＡＭ２のアドレスは、
アドレス監視部５へ送られ、ここでリフレッシュすべき
全アドレスから、ＣＰＵサイクルでアクセスされたアド
レスが除かれ、残ったリフレッシュアドレスのみが保持
される。

これと同時に、ヒツトアドレス減算部７では、リフレッ
シュすべき全アドレス数からＣＰＵサイクルでアクセス
されたアドレス数を減算し、その結果を保持する。

また、上記ＣＰＵサイクルにおいて、ヒツトアドレス減
算部７からの情報は、ＲＡＳ生成生成部長びリフレッシ
ュアクセス信号生成部９へ送られる。

この情報を基にして、所定の時刻でリフレッシュアクセ
ス信号生成部９からリフレッシュアクセス信号が出され
る。

前記信号により、切替制御部１０から切替信号が出され
、切替部４をリフレッシュ側に切り替える。

その結果、アドレス監視部５で保持していたリフレッシ
ュすべきアドレスがリフレッシュアクセスＲＡＭアドレ
ス生成部６へ送られ、更にリフレッシュアクセスＲＡＭ
アドレス生成部６がらのリフレッシュアドレスは、切替
部４を介してＤ−ＲＡＭ２へ送られる。

これと同時にＲＡＳ生成生成部長のアドレス選択信号で
あるＲＡＳ信号、及び前記リフレッシュアクセス信号が
Ｄ　−ＲＡＭ　２へ送られてＤ−ＲＡＭ２のリフレッシ
ュが行われる。

〔作用〕

上記のように構成したので、Ｄ−ＲＡＭ２に対するリフ
レッシュは、ＣＰ［Ｊサイクルにおいてアクセスしたア
ドレスを除外して行われる。

したがって、Ｄ−ＲＡＭ２のリフレッシュに要する時間
を短縮することができる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。第２
図は本発明の１実施例であるダイナミックＲＡＭリフレ
フシェ方式のブロック図であり、第１図、第４図と同符
号は同一のものを示す。

１はＣＰＵ　（中央処理装置）、２はＤ−ＲＡＭ（ダイ
ナミックＲＡＭ）、１１はＣＰＵサイクルでアクセスし
たアドレスを、リフレッシュすべき全アドレスから削除
した残りのアドレスを保持するアドレス監視回路である
。

このアドレス監視回路１１では、リフレッシュすべき全
アドレスから、通常のＣＰＵサイクルでのアクセスで用
いたアドレスを除いたアドレスを保持する。

ヒツトアドレス減算回路１４は、前記アドレス監視回路
１１から送られてくる情報に基づき、リフレッシュすべ
き全アドレス数から、通常のＣＰＵサイクルでのアクセ
スで用いたアドレス数を減算し、その残数を保持する。

１２はリフレッシュアクセスＲＡＭアドレス生成回路、
１３はＲＡＭアドレス切替用マルチプレクサ、１５はＲ
ＡＳ生成回路、１６はリフレッシュアクセス信号生成回
路、１７はリフレッシュタイミング生成回路、１８はＣ
ＰＵアクセスＲＡＭアドレス生成回路である。

第３図は、上記実施例のタイムチャートであり、以下こ
の図に基づいて動作を説明する。

第３図では、説明を簡単にするため、１例としてリフレ
ッシュすべきアドレスをＯ〜４の５アドレスとした。

リフレッシュ終了後から、次のリフレッシュサイクルま
でのＣＰＵサイクル中にＣＰＵＩがＤＲＡＭ２のアドレ
スを１．２、ｌ、２．３の順序で連続してアクセスした
とする。

この場合は、ｃｐｕ　ｉからのアドレス情報に基づき、
ＣＰＵアクセスＲＡＭアドレス生成回路１８でＤ−ＲＡ
Ｍ２のアドレスを生成し、ＲＡＭアドレス切替用マルチ
プレクサ１３を通ってＤ−ＲＡＭ２に送る。

前記のＣＰＵサイクルにおけるＤ−ＲＡＭ２へのアクセ
ス時に、アドレス監視回路１１でアドレスの監視を行い
、リフレッシュすべき全アドレスから、ＣＰＵサイクル
でアクセスしたアドレスを除き、残ったアドレスのみを
保持する。

この例では、リフレッシュすべき全アドレスは、Ｏｌｌ
、２．３．４であり、ＣＰｔＪサイクルでアクセスした
アドレスは、１，２．３であるからこのアドレス１２．
３を除くと、残りのアドレスは０と４になる。

このアドレス０と４はアドレス監視回路１１に保持して
おく。

これと同時にヒツトアドレス減算回路１４では、リフレ
ッシュすべきアドレス数から、ＣＰＵサイクルでアクセ
スしたアドレス数を減算し、残数を保持する。

上記の場合、リフレッシュすべきアドレス数は５であり
、ＣＰＵサイクルでアクセスしたアドレス数は３である
から、ヒツトアドレス減算回路１４では、５−３＝２の
減算を行い、残りのアドレス数２を保持する。

前記残りのアドレス数２は、実際にリフレッシュするア
ドレス数であり、この数はＲＡＳ生成回路１５とリフレ
ッシェアクセス信号生成回路１６へ送られる。

次に、リフレッシェアクセス信号生成回路１６からリフ
レッシュアクセス信号が出されると、リフレッシュタイ
ミング生成回路１７から切替信号が出されてＲＡＭアド
レス切替用マルチプレクサ１３へ送られ、該ＲＡＭアド
レス切替用マルチプレクサ１３がリフレッシュ側に切り
替わる。

これにより、アドレス監視回路１１からの情報に基づき
、リフレッシュアクセスＲＡＭアドレス生成回路１２で
生成したリフレッシュアドレスは、ＲＡＭアドレス切替
用マルチプレクサ１３を通り、Ｄ−ＲＡＭ２へ送られる
。

これと同時に、ＲＡＳ生成回路１５からＲＡＳ信号が出
され、リフレッシュアクセス信号と共にＤ−ＲＡＭ２へ
送られてリフレッシュが行われる。

この時リフレッシュされるアドレスはＯと４である。

結局、この例では、アドレス１．２．３はＣＰＵサイク
ルでアクセスされたため、リフレッシュされたのと同じ
効果がある。

したがって、５回リフレッシュすべき時間５Ｌ内では、
残りのアドレスである０と４について２回だけリフレッ
シュすればよいから、従来方式より・も３サイクルを節
約できる。

仮に、ｃｐｕｔが０〜４の全てのアドレスを１回のリフ
レッシュサイクル待ｉ期間にアクセスしてしまえば、そ
のサイクルのりフレッシエは行わなくて済む。

また、−切ＣＰＵアクセスがなかったとしても、従来方
式と同等のリフレッシュを行えばよい。

なお、上記実施例では、説明を簡単にするため、少ない
アドレスのリフレッシュについて説明したが、アドレス
はいくつまででもよい。

アドレス監視回路１１．リフレッシュアクセスＲＡＭア
ドレス生成回路１２、ヒツトアドレス減算回路１４等の
回路は、ハードウェアにより実現したが、これらはソフ
トウェアによって実現してもよく、ＲＡＭアドレス切替
用マルチプレクサ１３については、これを用いないで、
ＣＰＵアクセスＲＡＭアドレス生成回路１８とリフレッ
シュアクセスＲＡＭアドレス生成回路１２の出力をワイ
アードＯＲとする方式でもよい。

また、上記実施例においては、ヒツトアドレス減算部１
４（第１図の原理図ではヒツトアドレス減算部７に対応
）を用い、リフレッシュすべき全アドレス数から、通常
のＣＰＵサイクルでのアクセスで用いたアドレス数を減
算し、その残数を保持する例について説明した。

しかし、本発明は、このような例に限定されるものでは
なく、アドレス監視回路１１（第１図の原理図ではアド
レス監視部５に対応）内に、リフレッシュすべき全アド
レス数から、通常のＣＰＵサイクルでのアクセスで用い
たアドレス数を除いた残りのアドレスを保持しておき、
この残りのアドレスに基づいてＲＡＭのリフレッシュを
行ってもよい。

この場合には、上記のようなヒツトアドレス減算回路、
あるいはヒントアドレス減算部は不要となる。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果が
ある。

ＣＩ）ＣＰＬＪがアクセスしたアドレスについては、リ
フレッシュを省略できるから、その分だけりフレッシュ
に要する時間を短縮することができる。

（２）　　リフレッシュサイクルによって停止されてし
まうＣＰＵのメモリアクセスサイクルを、最少比にとど
めることができ、ＣＰＵのメモリアクセスの高速化を図
ることができる。

【図面の簡単な説明】

第１図は本発明に係るダイナミックＲＡＭリフレッシュ
方式の原理図、 第２図は本発明の１実施例であるダイナミックＲＡＭリ
フレッシュ方式のブロック図、第３図は上記実施例のタ
イムチャート、第４図は従来におけるダイナミックＲＡ
Ｍリフレッシュ方式のブロック図、 第５図は従来の分散リフレッシュ方式のタイムチャート
、 第６図は従来のバーストリフレッシェ方式のタイムチャ
ートである。 ｌ−・−ＣＰＵ　（中央処理袋Ｗ） ２−Ｄ−ＲＡＭ（ダイナミックＲＡＭ）３−ＣＰ　Ｕア
クセスＲＡＭアドレス生成部４・−ＲＡＭアドレス切替
部 ５−アドレス監視部 ６−　リフレッシュアクセスＲＡＭアドレス生成部 ７−・ヒツトアドレス減算部 ８−ＲＡ　Ｓ生成部

Claims (1)

1. 【特許請求の範囲】 一定時間内にリフレッシュを必要とするダイナミックＲ
   ＡＭ（２）と、 それをメモリとして使用するコンピュータシステムのダ
   イナミックＲＡＭリフレッシュ方式において、 リフレッシュすべきアドレスから、ＣＰＵ（１）がアク
   セスしたアドレスを除いた残りのアドレスを保持するア
   ドレス監視部（５）と、 ＣＰＵサイクルのアドレスと、リフレッシュサイクルの
   アドレスを切り替えてＤ−ＲＡＭ（２）へ送るＲＡＭア
   ドレス切替部（４）と、 前記切替部（４）への切替信号を出す切替制御部（１０
   ）と、 リフレッシュアクセス信号を出すリフレッシュアクセス
   信号生成部（９）と設け、 前記リフレッシュアクセス信号が出力された際、切替制
   御部（１０）からの信号で切替部（４）を切り替え、こ
   の期間に、アドレス監視部（５）で保持していたアドレ
   スをＤ−ＲＡＭ（２）へ送り、リフレッシュを行うこと
   により、ＣＰＵアクセスによってリフレッシュされない
   アドレスに対してのみリフレッシュを行うようにしたこ
   とを特徴とするダイナミックＲＡＭリフレッシュ方式。