JPH02217035A - 待ち時間を減少させる回路を有するデマルチプレクサ - Google Patents
待ち時間を減少させる回路を有するデマルチプレクサInfo
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- JPH02217035A JPH02217035A JP1329373A JP32937389A JPH02217035A JP H02217035 A JPH02217035 A JP H02217035A JP 1329373 A JP1329373 A JP 1329373A JP 32937389 A JP32937389 A JP 32937389A JP H02217035 A JPH02217035 A JP H02217035A
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- 238000009795 derivation Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
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-
- H—ELECTRICITY
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
-
- H—ELECTRICITY
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- H04J3/00—Time-division multiplex systems
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- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、デジタル信号がパルスフレームと非同期で
ありパルスフレーム中に挿入される同期ワードにより先
端がマークされている連続するブロックから構成されて
おり、受信された同期ワードのクロックよりも少ないジ
・ツタ−を有する同期信号を受信された同期ワードのク
ロ・ツクから導出する回路を具備しているデジタル時分
割多重通信システム用のデマルチプレクサに関するもの
である。
ありパルスフレーム中に挿入される同期ワードにより先
端がマークされている連続するブロックから構成されて
おり、受信された同期ワードのクロックよりも少ないジ
・ツタ−を有する同期信号を受信された同期ワードのク
ロ・ツクから導出する回路を具備しているデジタル時分
割多重通信システム用のデマルチプレクサに関するもの
である。
［従来の技術］
そのようなデマルチプレクサはドイツ特許Ｄ Ｅ −Ａ
１−３４３９６３３号明細書に記載されて０る。
１−３４３９６３３号明細書に記載されて０る。
そこに記載されたデマルチプレクサでは同期信号はデマ
ルチプレクサに送信された付加的情報によってワードク
ロックを修正することによって受信された同期ワードの
クロックから導出される。その導出は連続するクロック
パルス間の時間間隔がパルスフレームと非同期である送
信端におけるマルチプレクサによってパルスフレーム中
に挿入されるべきデジタル信号の同期ワード間の時間に
等しくすることによって行われる。この信号の非同期挿
入によって生じた同期ワードのジ・ツタ−はまた待ち時
間ジッターと呼ばれ、明らかにデマルチプレクサ中で減
少される。
ルチプレクサに送信された付加的情報によってワードク
ロックを修正することによって受信された同期ワードの
クロックから導出される。その導出は連続するクロック
パルス間の時間間隔がパルスフレームと非同期である送
信端におけるマルチプレクサによってパルスフレーム中
に挿入されるべきデジタル信号の同期ワード間の時間に
等しくすることによって行われる。この信号の非同期挿
入によって生じた同期ワードのジ・ツタ−はまた待ち時
間ジッターと呼ばれ、明らかにデマルチプレクサ中で減
少される。
［発明の解決すべき課題］
この方法は、付加的な情報を発生するための回路が送信
端で要求され、この付加的な情報の伝送により送信され
ることのできる有用な情報の量が減少する欠点がある。
端で要求され、この付加的な情報の伝送により送信され
ることのできる有用な情報の量が減少する欠点がある。
それ故この発明の目的は、送信端における関連するマル
チプレクサ中で何等のステップも行われる必要なく待ち
時間ジッターを減少させるデマルチプレクサを提供する
ことである。
チプレクサ中で何等のステップも行われる必要なく待ち
時間ジッターを減少させるデマルチプレクサを提供する
ことである。
［課題解決のための手段］
この目的は、受信した同期ワード間の時間間隔を測定す
る測定装置と、同期ワード間の時間間隔の平均を形成す
るフィルタと、同期信号のパルス周期が前記平均に等し
いように前記平均から同期信号を形成する信号発生器と
を具備している回路を備えているデマルチプレクサによ
って達成される。
る測定装置と、同期ワード間の時間間隔の平均を形成す
るフィルタと、同期信号のパルス周期が前記平均に等し
いように前記平均から同期信号を形成する信号発生器と
を具備している回路を備えているデマルチプレクサによ
って達成される。
添付図面を参照にして以下この発明の詳細な説明する。
［実施例］
第１図を参照すると、同期ワードが図示されない同期ワ
ード検出器によって検出されたとき、それに応答して同
期ワード検出器中で発生されたパルスＩは２本のリード
線上を測定装置Ｍに供給される。
ード検出器によって検出されたとき、それに応答して同
期ワード検出器中で発生されたパルスＩは２本のリード
線上を測定装置Ｍに供給される。
測定装置Ｍはカウンターおよびレジスタ２を備えている
。
。
パルスＩの受信後、図示されていないデマルチプレクサ
により与えられるワードクロックＷＴによりクロックさ
れるカウンターは次のパルスＩまでゼロからカウントを
行う。２個のパルスの間の時間間隔、すなわち今受信し
た２個の連続した同期ワード間の時間間隔の尺度である
カウントＮ７に到達する。異なったカウントＮｌも可能
である。
により与えられるワードクロックＷＴによりクロックさ
れるカウンターは次のパルスＩまでゼロからカウントを
行う。２個のパルスの間の時間間隔、すなわち今受信し
た２個の連続した同期ワード間の時間間隔の尺度である
カウントＮ７に到達する。異なったカウントＮｌも可能
である。
ここでｉはｌ、２．・・・＋ｍ＋ ・・・Ｉｎ＋ ・・
・である。
・である。
このカウントＮ。は次のパルスＩによってエネーブルに
されるレジスタ２に転送される。
されるレジスタ２に転送される。
カウントＮｌｌはレジスタ２からフィルタＦに転送され
、このフィルタＦもまたパルスＩによって制御される。
、このフィルタＦもまたパルスＩによって制御される。
フィルタＦは最後に受信したカウントと予め定められた
数の前に受信したカウントの平均Ｎ°を形成し、整数に
まるめる。
数の前に受信したカウントの平均Ｎ°を形成し、整数に
まるめる。
この平均Ｎ°はダウンカウンタ３および比較器４より構
成されている信号発生器Ｓに供給される。
成されている信号発生器Ｓに供給される。
平均Ｎ“の受信後、ワードクロツタＷＴまたはその整数
倍の反復速度でクロックされるダウンカウンタ３は平均
Ｎ゛からゼロまで減少方向にカウントする。各数値は比
較器４に供給され、そこでそれは数値ゼロと比較される
。ゼロに到達すると比較器は同期信号ＳＹ１正確には同
期信号ＳＹのエツジを発生し、そのパルス周期は平均Ｎ
°に等しい。同期信号ＳＹは位相ロックループ（Ｐ Ｌ
Ｌ）の入力信号として作用する。それはダウンカウン
タ８にフィードバックされ、そのためダウンカウンタ３
はフィルタＦから次の平均Ｎ°を受けることができる。
倍の反復速度でクロックされるダウンカウンタ３は平均
Ｎ゛からゼロまで減少方向にカウントする。各数値は比
較器４に供給され、そこでそれは数値ゼロと比較される
。ゼロに到達すると比較器は同期信号ＳＹ１正確には同
期信号ＳＹのエツジを発生し、そのパルス周期は平均Ｎ
°に等しい。同期信号ＳＹは位相ロックループ（Ｐ Ｌ
Ｌ）の入力信号として作用する。それはダウンカウン
タ８にフィードバックされ、そのためダウンカウンタ３
はフィルタＦから次の平均Ｎ°を受けることができる。
第２図は第１図におけるフィルタＦの第１の実施例を示
す。
す。
カランｌ−Ｎ ｎは加算器２１およびシフトレジスタ２
２の両者に供給される。シフトレジスタ２２は最後の最
後のｍカウントＮ７−□乃至Ｎ ｎ−１を含んでいる。
２の両者に供給される。シフトレジスタ２２は最後の最
後のｍカウントＮ７−□乃至Ｎ ｎ−１を含んでいる。
加算器２１ではレジスタから受信されたＮ。−１までの
最後のｍカウントの和にＮ７を加算する。
最後のｍカウントの和にＮ７を加算する。
ずなわち、
パルスＩがシフトレジスタ２２に供給される都度カウン
トＮ１は１セルだけシフトされ、新しいカウントＮ ｎ
がカランｌ−Ｎ、−，のクリアされたセル中に挿入され
、最も古いカウントＮ ａ−ｍが減算器２３に供給され
る。
トＮ１は１セルだけシフトされ、新しいカウントＮ ｎ
がカランｌ−Ｎ、−，のクリアされたセル中に挿入され
、最も古いカウントＮ ａ−ｍが減算器２３に供給され
る。
この減算器２３は２個の入力を備え、それらはシフトレ
ジスタ２２の出力および加算器２１の出力に接続されて
いる。それは次のように加算器２■の出力からの和 と、シフトレジスタ２２からのカウントＮ ｎ−ｍとの
差を形成する。すなわち、 減算器２３により形成された差はレジスタ２４に結合さ
れ、このレジスタ２４もまたパルスｌによってクロック
されている。このレジスタ２４から一方では追加の加算
器２５に転送され、また他方では加算器２１に戻されて
次のような新しい和を形成する。
ジスタ２２の出力および加算器２１の出力に接続されて
いる。それは次のように加算器２■の出力からの和 と、シフトレジスタ２２からのカウントＮ ｎ−ｍとの
差を形成する。すなわち、 減算器２３により形成された差はレジスタ２４に結合さ
れ、このレジスタ２４もまたパルスｌによってクロック
されている。このレジスタ２４から一方では追加の加算
器２５に転送され、また他方では加算器２１に戻されて
次のような新しい和を形成する。
加算器２５は差と丸めたエラーＲの和を形成する。
この和は２個の出力を有する計算回路２６に結合され、
それはカウントＮ１の平均を形成してそれを整数Ｎ°に
丸め、この整数Ｎ°を信号発生器Ｓ（第１図参照）に転
送し、また丸めたエラーＲをレジスタ２７に供給する。
それはカウントＮ１の平均を形成してそれを整数Ｎ°に
丸め、この整数Ｎ°を信号発生器Ｓ（第１図参照）に転
送し、また丸めたエラーＲをレジスタ２７に供給する。
このレジスタ２７はパルスｌによってクロックされ、前
の端数を丸められた結果のエラーＲを新しい和の到着と
同時に加算器２５に供給する。
の端数を丸められた結果のエラーＲを新しい和の到着と
同時に加算器２５に供給する。
丸められたエラーＲは平均でクロック速度を一定に維持
するために使用される。
するために使用される。
さらに別の実施例のフィルタが第３図に示されている。
それは入力端に加算器３１を具備し、それはレジスタ２
（第１図）からの各最後のカウントＮ７とレジスタ３
５からのエラー信号ＦＳとの和を形成する。
（第１図）からの各最後のカウントＮ７とレジスタ３
５からのエラー信号ＦＳとの和を形成する。
この和は２人力比較器３２の１人力および減算器３４に
供給される。比較器３２の他方の入力はカウンタ３３の
出力からのカウントを供給される。もしも加算器３１か
らの値がカウンタ３３のカウントよりも小さいならば、
比較器３２はカウンタ３３のカウントを１だけ減少させ
、反対にもしも加算器３１からの値がカウンタ３３のカ
ウントよりも大きいならば、比較器３２はカウンタ３３
のカウントを増加させる。
供給される。比較器３２の他方の入力はカウンタ３３の
出力からのカウントを供給される。もしも加算器３１か
らの値がカウンタ３３のカウントよりも小さいならば、
比較器３２はカウンタ３３のカウントを１だけ減少させ
、反対にもしも加算器３１からの値がカウンタ３３のカ
ウントよりも大きいならば、比較器３２はカウンタ３３
のカウントを増加させる。
もしも２つの値が等しいならば、比較器３２はカウンタ
３３のカウントを変化させない。回路が動作状態に入る
前に、カウンタ３３はラインＬによって仮定された平均
カウントに設定される。
３３のカウントを変化させない。回路が動作状態に入る
前に、カウンタ３３はラインＬによって仮定された平均
カウントに設定される。
カウンタ３３はパルスＩによってクロックされる。
その出力は第１図の信号発生器Ｓの入力および減算器３
４の一方の入力に接続されている。
４の一方の入力に接続されている。
減算器３４はカウンタ３３のカウントと加算器３１から
受信した和との差を形成する。この差はエラー信号ＦＳ
を表し、それはレジスタ３５に供給され、このレジスタ
８５はパルスＩによってクロックされており、加算器３
１の入力に次のカウントＮ ｎ ＋ ｌが到着したとき
加算器３１にこのエラー信号ＦＳを供給する。したがっ
て加算器８１はカウントＮ７＋１とエラー信号ＦＳとの
和を再び形成する。
受信した和との差を形成する。この差はエラー信号ＦＳ
を表し、それはレジスタ３５に供給され、このレジスタ
８５はパルスＩによってクロックされており、加算器３
１の入力に次のカウントＮ ｎ ＋ ｌが到着したとき
加算器３１にこのエラー信号ＦＳを供給する。したがっ
て加算器８１はカウントＮ７＋１とエラー信号ＦＳとの
和を再び形成する。
このようにして平均カウントＮ゛はカウンタ３３中に設
定されることができる。カウンタ３３によって信号発生
器に出力されたカウントはしたがって加算器３Ｉに与え
られるカウントよりもずっと少ない。
定されることができる。カウンタ３３によって信号発生
器に出力されたカウントはしたがって加算器３Ｉに与え
られるカウントよりもずっと少ない。
第１図は、この発明の１実施例の待ち時間ジッターを減
少させる回路のブロック図である。 第２図は、第１図の回路中のフィルタＦの第１の実施例
を示す。 第３図は、第１図の回路中のフィルタＦの第２の実施例
を示す。 ■・・・カウンタ、２・・・レジスタ、３・・・ダウン
カウンタ、４・・・比較器、Ｍ・・・測定装置、Ｆ・・
・フィルタ、Ｓ・・・信号発生器。
少させる回路のブロック図である。 第２図は、第１図の回路中のフィルタＦの第１の実施例
を示す。 第３図は、第１図の回路中のフィルタＦの第２の実施例
を示す。 ■・・・カウンタ、２・・・レジスタ、３・・・ダウン
カウンタ、４・・・比較器、Ｍ・・・測定装置、Ｆ・・
・フィルタ、Ｓ・・・信号発生器。
Claims (3)
- （１）デジタル信号がパルスフレームと非同期でありパ
ルスフレーム中に挿入される同期ワードにより先端がマ
ークされている連続するブロックから構成されており、
受信された同期ワードのクロックよりも少ないジッター
を有する同期信号を受信された同期ワードのクロックか
ら導出する回路を具備しているデジタル時分割多重通信
システム用のデマルチプレクサにおいて、 前記回路は、受信した同期ワード間の時間間隔を測定す
る測定装置と、同期ワード間の時間間隔の平均を形成す
るフィルタと、同期信号のパルス周期が前記平均に等し
いように前記平均から同期信号を形成する信号発生器と
を具備していることを特徴とするデマルチプレクサ。 - （２）フィルタが予め定められた期間にわたって連続す
る同期ワード間の異なる時間間隔の平均を形成し、それ
を整数に丸め、丸めのエラーがエラーフィードバックに
より次の平均に対して考慮されることを特徴とする特許
請求の範囲第１項記載のデマルチプレクサ。 - （３）フィルタがカウンタを具備し、同期ワード間の仮
定された平均時間間隔が回路の動作に入る前に蓄積され
、カウンタは２個の同期ワード間の時間間隔中に１回だ
け固定された量でそのカウントを増加または減少させ、
または変化しないままにし、変化はカウンタのカウント
と、フィルタの入力に現れる次のカウントおよびエラー
信号の和との数値的比較の結果により決定されることを
特徴とする特許請求の範囲第１項記載のデマルチプレク
サ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3842694.3 | 1988-12-19 | ||
| DE3842694A DE3842694A1 (de) | 1988-12-19 | 1988-12-19 | Demultiplexer mit schaltung zur verringerung des wartezeitjitters |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02217035A true JPH02217035A (ja) | 1990-08-29 |
| JP2510307B2 JP2510307B2 (ja) | 1996-06-26 |
Family
ID=6369516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329373A Expired - Lifetime JP2510307B2 (ja) | 1988-12-19 | 1989-12-19 | 待ち時間を減少させる回路を有するデマルチプレクサ |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5062107A (ja) |
| EP (1) | EP0374537B1 (ja) |
| JP (1) | JP2510307B2 (ja) |
| KR (1) | KR970000066B1 (ja) |
| CN (1) | CN1014197B (ja) |
| AT (1) | ATE121886T1 (ja) |
| AU (1) | AU623458B2 (ja) |
| CA (1) | CA2005194C (ja) |
| DE (2) | DE3842694A1 (ja) |
| ES (1) | ES2074070T3 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0771060B2 (ja) * | 1990-04-10 | 1995-07-31 | シャープ株式会社 | フレーム同期保護回路 |
| IT1265424B1 (it) * | 1993-12-22 | 1996-11-22 | Alcatel Italia | Metodo e disposizione ciruitale di realizzazione della funzione di hpa negli apparati sdh |
| JP3203978B2 (ja) * | 1994-07-25 | 2001-09-04 | ソニー株式会社 | データ送受信装置、データ受信装置及びデータ送信装置 |
| FR2737367B1 (fr) * | 1995-07-28 | 1997-10-17 | Thomson Multimedia Sa | Procede et dispositif de synchronisation d'horloges d'encodeurs et decodeurs numeriques |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS594900B2 (ja) * | 1979-09-03 | 1984-02-01 | 日本電気株式会社 | クロック再生回路 |
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| US4596024A (en) * | 1983-05-23 | 1986-06-17 | At&T Bell Laboratories | Data detector using probabalistic information in received signals |
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| US4803726A (en) * | 1986-12-31 | 1989-02-07 | Motorola, Inc. | Bit synchronization method for a digital radio telephone system |
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| JPS63257384A (ja) * | 1987-04-14 | 1988-10-25 | Sharp Corp | 水平同期信号精製回路 |
-
1988
- 1988-12-19 DE DE3842694A patent/DE3842694A1/de not_active Withdrawn
-
1989
- 1989-11-28 EP EP89121962A patent/EP0374537B1/de not_active Expired - Lifetime
- 1989-11-28 AT AT89121962T patent/ATE121886T1/de not_active IP Right Cessation
- 1989-11-28 DE DE58909201T patent/DE58909201D1/de not_active Expired - Fee Related
- 1989-11-28 ES ES89121962T patent/ES2074070T3/es not_active Expired - Lifetime
- 1989-12-12 CA CA002005194A patent/CA2005194C/en not_active Expired - Fee Related
- 1989-12-13 AU AU46117/89A patent/AU623458B2/en not_active Ceased
- 1989-12-16 KR KR1019890018740A patent/KR970000066B1/ko not_active IP Right Cessation
- 1989-12-18 US US07/452,212 patent/US5062107A/en not_active Expired - Lifetime
- 1989-12-19 CN CN89109393A patent/CN1014197B/zh not_active Expired
- 1989-12-19 JP JP1329373A patent/JP2510307B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842917U (ja) * | 1971-09-25 | 1973-06-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE121886T1 (de) | 1995-05-15 |
| AU4611789A (en) | 1990-06-21 |
| US5062107A (en) | 1991-10-29 |
| DE3842694A1 (de) | 1990-06-21 |
| CA2005194C (en) | 1994-08-16 |
| KR910013967A (ko) | 1991-08-08 |
| CN1014197B (zh) | 1991-10-02 |
| DE58909201D1 (de) | 1995-06-01 |
| CN1043840A (zh) | 1990-07-11 |
| EP0374537A3 (de) | 1991-10-09 |
| ES2074070T3 (es) | 1995-09-01 |
| EP0374537A2 (de) | 1990-06-27 |
| AU623458B2 (en) | 1992-05-14 |
| CA2005194A1 (en) | 1990-06-19 |
| JP2510307B2 (ja) | 1996-06-26 |
| EP0374537B1 (de) | 1995-04-26 |
| KR970000066B1 (ko) | 1997-01-04 |
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