JPH02190783A - 複数テストモード選択回路 - Google Patents
複数テストモード選択回路Info
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- JPH02190783A JPH02190783A JP1164076A JP16407689A JPH02190783A JP H02190783 A JPH02190783 A JP H02190783A JP 1164076 A JP1164076 A JP 1164076A JP 16407689 A JP16407689 A JP 16407689A JP H02190783 A JPH02190783 A JP H02190783A
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- 238000012360 testing method Methods 0.000 title claims abstract description 19
- 239000000872 buffer Substances 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims description 4
- 235000014121 butter Nutrition 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- General Physics & Mathematics (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の複数テストモード選択回路に関す
るもので、特に−収約なアドレス／制御パッドを使用し
てオプションモードの数を拡張することができる複数テ
ストモード選択回路に関するものである。
るもので、特に−収約なアドレス／制御パッドを使用し
てオプションモードの数を拡張することができる複数テ
ストモード選択回路に関するものである。
一般的に半導体製品は、その高集積化と高信頼性化に伴
ってチップの評価をより容易にするために特別なモード
の動作をすることができるようにされている。即ち、半
導体装置の電気的リダンダンシートリミング（Ｒｅｄｕ
ｎｄａｎｃｙ Ｔｒｉｍｍｉｎｇ） 、ダイ情報（Ｄｉ
ｅ Ｉｎｆｏｒｍａｔｉｎ）附加機能、電気的特性評価
機能等のオプションモード中のいずれかを選択して動作
することができるように形成されている。
ってチップの評価をより容易にするために特別なモード
の動作をすることができるようにされている。即ち、半
導体装置の電気的リダンダンシートリミング（Ｒｅｄｕ
ｎｄａｎｃｙ Ｔｒｉｍｍｉｎｇ） 、ダイ情報（Ｄｉ
ｅ Ｉｎｆｏｒｍａｔｉｎ）附加機能、電気的特性評価
機能等のオプションモード中のいずれかを選択して動作
することができるように形成されている。
従来の半導体素子では、リード／ライトの一般的な動作
モード以外のチップ特性を評価するための上記オプショ
ンモードを選択するために、付加的な予備パッドを使用
するか、あるいはアドレス／制御パッドに高電圧感知回
路を附加して使用していた。
モード以外のチップ特性を評価するための上記オプショ
ンモードを選択するために、付加的な予備パッドを使用
するか、あるいはアドレス／制御パッドに高電圧感知回
路を附加して使用していた。
上記予備パッドを利用する従来の方法は、通常は使用し
ない予備パッドを作り、ウェーハ状態でこの予備パッド
に電源を掛けて特定のモードを選択するようにしていた
。
ない予備パッドを作り、ウェーハ状態でこの予備パッド
に電源を掛けて特定のモードを選択するようにしていた
。
ところが、予備パッド−つ当りに特定モードを一つ選択
できるだけであるため、オプションモードと同数の子備
パッドが必要であった。
できるだけであるため、オプションモードと同数の子備
パッドが必要であった。
また、高電圧感知回路を利用する方法は、高電圧感知回
路とアドレス／制御パッドとを連結して特定モードを選
択するようにしている。すなわち、高電圧感知回路が連
結されているパッドに高電圧（１２−１４Ｖ）が印加さ
れると高電圧感知回路が動作して特定モードを選択する
というものである。したがって、一つのパッドとこのパ
ッドに附加されている一つの高電圧感知回路によってた
だ一つの特定モードだけを選択するものである。
路とアドレス／制御パッドとを連結して特定モードを選
択するようにしている。すなわち、高電圧感知回路が連
結されているパッドに高電圧（１２−１４Ｖ）が印加さ
れると高電圧感知回路が動作して特定モードを選択する
というものである。したがって、一つのパッドとこのパ
ッドに附加されている一つの高電圧感知回路によってた
だ一つの特定モードだけを選択するものである。
したがって、上記予備パッドを利用する方法はオプショ
ンモードと同数の子備パッドが必要であるのでチップの
太さが大きくなってしまう。しかも、パッケージする際
に予備パッドがボンディングされないことによって特定
モードを選択することができない場合があるという問題
点があった。
ンモードと同数の子備パッドが必要であるのでチップの
太さが大きくなってしまう。しかも、パッケージする際
に予備パッドがボンディングされないことによって特定
モードを選択することができない場合があるという問題
点があった。
また、アドレス／制御パッドに高電圧感知回路を附加し
て利用する方法は、一つのパッドと一つの高電圧感知回
路によって一つの特定モードを選択できるだけなのでオ
プションモードの数を拡張させることが難しいという問
題点があった。
て利用する方法は、一つのパッドと一つの高電圧感知回
路によって一つの特定モードを選択できるだけなのでオ
プションモードの数を拡張させることが難しいという問
題点があった。
したがって、本発明の目的は、−収約なリード／ライト
動作において使用されるアドレス／制御パッドの中の一
部に高電圧感知回路を附加して高電圧源を印加し、高電
圧感知回路が附加されていないアドレス／制御パッドに
はＣＭＯ３／ＴＴＬレベルの制御信号及びアドレス信号
を印加することによりオプションモードを選択すること
ができる複数テストモード選択回路を提供することにあ
る。
動作において使用されるアドレス／制御パッドの中の一
部に高電圧感知回路を附加して高電圧源を印加し、高電
圧感知回路が附加されていないアドレス／制御パッドに
はＣＭＯ３／ＴＴＬレベルの制御信号及びアドレス信号
を印加することによりオプションモードを選択すること
ができる複数テストモード選択回路を提供することにあ
る。
本発明の又他の目的は一つの高電圧源と他の入力信号と
の組合せによってオプションモードの数を拡張すること
ができる複数テストモード選択回路を提供することにあ
る。
の組合せによってオプションモードの数を拡張すること
ができる複数テストモード選択回路を提供することにあ
る。
上記のような目的を達成するために本発明による複数テ
ストモード選択回路は、複数のテストモードを持つ集積
回路において、集積回路のり−ド／ライト動作時に外部
から印加される電圧を入力する第１、第２、第３、第４
及び第５の各アドレス／制御パッド５．６．７．８．９
と、各アドレス／制御パッド５．６．７．８．９を通じ
て入力された信号をバッファーリングしてチップの内部
回路に連結する第１、第２、第３、第４及び第５の各バ
ッファー１０，１１，１２．１３．１４と、第２及び第
３の各バッファー１１．１２から発生されたバッファー
出力信号Ｂ２、Ｂ３、Ｂ２、Ｂ３を入力させてサブモー
ドを選択するスレーブデコーダー２０と、第４及び第５
の各バッファー１３．１４から発生されたバッファー出
力信号Ｂ４、Ｂ５、Ｂ４、Ｂ５を入力させてメインモー
ドを選択するマスターデコーダー２５と、メインモード
選択信号及びサブモード選択信号を入力して特定モード
を選択するようにすることができるモードセレクター３
０と、及び所定電圧が印加されてモードセレクター３０
の動作を制御することができる高電圧感知回路１５とで
構成されている。
ストモード選択回路は、複数のテストモードを持つ集積
回路において、集積回路のり−ド／ライト動作時に外部
から印加される電圧を入力する第１、第２、第３、第４
及び第５の各アドレス／制御パッド５．６．７．８．９
と、各アドレス／制御パッド５．６．７．８．９を通じ
て入力された信号をバッファーリングしてチップの内部
回路に連結する第１、第２、第３、第４及び第５の各バ
ッファー１０，１１，１２．１３．１４と、第２及び第
３の各バッファー１１．１２から発生されたバッファー
出力信号Ｂ２、Ｂ３、Ｂ２、Ｂ３を入力させてサブモー
ドを選択するスレーブデコーダー２０と、第４及び第５
の各バッファー１３．１４から発生されたバッファー出
力信号Ｂ４、Ｂ５、Ｂ４、Ｂ５を入力させてメインモー
ドを選択するマスターデコーダー２５と、メインモード
選択信号及びサブモード選択信号を入力して特定モード
を選択するようにすることができるモードセレクター３
０と、及び所定電圧が印加されてモードセレクター３０
の動作を制御することができる高電圧感知回路１５とで
構成されている。
以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
明する。
第１図は本発明による一実施例のブロック図である。
第１図を参照すると複数テストモード選択回路は、外部
印加電圧を入力する第１、第２、第３、第４及び第５の
各アドレス／制御パッド（以下、単に「パッド」）５．
６．７．８．９と、各パッド５．６．７．８．９に接続
されて各パッド５．６．７．８．９のアドレス／制御信
号を入力してバッファーリングする第１、第２、第３、
第４及び第５の各バッファー回路１Ｏ１１１，１２，１
３，１４と、第２及び第３の各バッファー回路１１．１
２に接続してサブモード信号を発生するスレーブ（Ｓｌ
ａｖｅ）デコーダー２０と、第４及び第５の各バッファ
ー回路１３．１４に接続してメインモード信号を発生す
るマスターデコーダー２５と、スレーブデコーダー２０
及びマスターデコーダー２５に接続して特定モードを選
択するモードセレクター３０と、及び第１パツド５に一
端が接続されモードセレクター３０に他端が接続されて
いて外部から印加される電圧が特定電圧である時のみモ
ードセレクター３０を動作させる高電圧感知回路１５と
で構成されいる。
印加電圧を入力する第１、第２、第３、第４及び第５の
各アドレス／制御パッド（以下、単に「パッド」）５．
６．７．８．９と、各パッド５．６．７．８．９に接続
されて各パッド５．６．７．８．９のアドレス／制御信
号を入力してバッファーリングする第１、第２、第３、
第４及び第５の各バッファー回路１Ｏ１１１，１２，１
３，１４と、第２及び第３の各バッファー回路１１．１
２に接続してサブモード信号を発生するスレーブ（Ｓｌ
ａｖｅ）デコーダー２０と、第４及び第５の各バッファ
ー回路１３．１４に接続してメインモード信号を発生す
るマスターデコーダー２５と、スレーブデコーダー２０
及びマスターデコーダー２５に接続して特定モードを選
択するモードセレクター３０と、及び第１パツド５に一
端が接続されモードセレクター３０に他端が接続されて
いて外部から印加される電圧が特定電圧である時のみモ
ードセレクター３０を動作させる高電圧感知回路１５と
で構成されいる。
第１１第２、第３、第４、第５の各バッファー回路１Ｏ
１１１，１２，１３，１４は、第１１第２、第３、第４
、第５の各パッド５．６．７．８．９を通じてＴＴＬ／
ＣＭＯＳレベルの制御及びアドレス信号を受け、そして
バッファ出力信号Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂｌ
、Ｂ２、Ｂ３、Ｂ４、Ｂ５を発生させてチップのアレイ
を選択し、あるいはチップの望みの動作を選択する。ま
た、高電圧感知回路１５には、特願昭６３−２９９７６
０号に開示れたものを使用できるが、これは、第１パツ
ド５を通じた制御信号及びアドレス信号がＴＴＬ／ＣＭ
ＯＳレベルである時には高電圧感知出力信号Ｓが“ロウ
”状態であるが、制御信号及びアドレス信号が２Ｖｃｃ
以上になると、高電圧感知出力信号Ｓが“ハイ”状態に
変ってモードセレクター３０をエネイブルさせる。
１１１，１２，１３，１４は、第１１第２、第３、第４
、第５の各パッド５．６．７．８．９を通じてＴＴＬ／
ＣＭＯＳレベルの制御及びアドレス信号を受け、そして
バッファ出力信号Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂｌ
、Ｂ２、Ｂ３、Ｂ４、Ｂ５を発生させてチップのアレイ
を選択し、あるいはチップの望みの動作を選択する。ま
た、高電圧感知回路１５には、特願昭６３−２９９７６
０号に開示れたものを使用できるが、これは、第１パツ
ド５を通じた制御信号及びアドレス信号がＴＴＬ／ＣＭ
ＯＳレベルである時には高電圧感知出力信号Ｓが“ロウ
”状態であるが、制御信号及びアドレス信号が２Ｖｃｃ
以上になると、高電圧感知出力信号Ｓが“ハイ”状態に
変ってモードセレクター３０をエネイブルさせる。
以下、第１図の動作を詳細に説明する。
各パッド５．６．７．８．９にＴＴＬ／ＣＭＯＳレベル
の制御信号及びアドレス信号を印加すると、第１バッフ
ァー回路■０が動作してバッファー出力信号Ｂ１、Ｂｌ
を出力してチップの一般的なり−ド／ライト動作を遂行
し、且つ第２、第３．４及び第５の各パッド６．７．８
．９を通じて入力された上記ＴＴＬ／ＣＭＯＳレベルの
制御信号及びアドレス信号が第２、第３、第４及び第５
の各バッファー回路１１１２．１３．１４でバッファー
リングされてバッファー出力信号Ｂ２、Ｂ３、Ｂ４、Ｂ
５、Ｂ２、Ｂ３、Ｂ４、Ｂ５を発生する。
の制御信号及びアドレス信号を印加すると、第１バッフ
ァー回路■０が動作してバッファー出力信号Ｂ１、Ｂｌ
を出力してチップの一般的なり−ド／ライト動作を遂行
し、且つ第２、第３．４及び第５の各パッド６．７．８
．９を通じて入力された上記ＴＴＬ／ＣＭＯＳレベルの
制御信号及びアドレス信号が第２、第３、第４及び第５
の各バッファー回路１１１２．１３．１４でバッファー
リングされてバッファー出力信号Ｂ２、Ｂ３、Ｂ４、Ｂ
５、Ｂ２、Ｂ３、Ｂ４、Ｂ５を発生する。
これらのバッファー出力信号Ｂ２、Ｂ３、Ｂ４、Ｂ５、
Ｂ２、Ｂ３、Ｂ４、Ｂ５の内、スレーブデコーダー２０
には第２及び第３の各バッファー回路１１１２から出力
されたバッファー出力信号Ｂ２、Ｂ３、Ｂ２、Ｂ３が、
またマスターデコーダー２５には第４及び第５の各バッ
ファー回路１３．１４から出力されたバッファー出力信
号Ｂ４、Ｂ５、Ｂ４、Ｂ５が各々入力される。
Ｂ２、Ｂ３、Ｂ４、Ｂ５の内、スレーブデコーダー２０
には第２及び第３の各バッファー回路１１１２から出力
されたバッファー出力信号Ｂ２、Ｂ３、Ｂ２、Ｂ３が、
またマスターデコーダー２５には第４及び第５の各バッ
ファー回路１３．１４から出力されたバッファー出力信
号Ｂ４、Ｂ５、Ｂ４、Ｂ５が各々入力される。
その時、マスターデコーダー２５からメインモードを感
知する４個の信号が、スレーブデコーダー２０からはメ
インモードのサブモードを選択する４個の信号が各々発
生されてモードセレクター３０に入力される。しかし、
高電圧感知回路１５の高電圧感知出力信号Ｓが“ロウ”
状態であるので、モードセレクター３０はディスエーブ
ル状態になってモード選択動作を実行できない状態にな
る。
知する４個の信号が、スレーブデコーダー２０からはメ
インモードのサブモードを選択する４個の信号が各々発
生されてモードセレクター３０に入力される。しかし、
高電圧感知回路１５の高電圧感知出力信号Ｓが“ロウ”
状態であるので、モードセレクター３０はディスエーブ
ル状態になってモード選択動作を実行できない状態にな
る。
しかし、特定モードを選択するために第１パツド５に２
Ｖｃｃ以上の高電圧を印加すると高電圧感知回路１５の
出力信号Ｓは“ハイ”状態になってモードセレクター３
０はエネイブルになる。また、第２、第３、第４及び第
５の各パッド６．７．８．９を通したＴＴＬ／ＣＭＯＳ
レベルの制御信号及びアドレス信号を第２、第３、第４
及び第５の各バッファー回路１１１２．１３．１４にお
いてバッファーリングされバッファー出力信号Ｂ２、Ｂ
３、Ｂ４、Ｂ５、Ｂ２、Ｂ３、Ｂ４、Ｂ５が出力する。
Ｖｃｃ以上の高電圧を印加すると高電圧感知回路１５の
出力信号Ｓは“ハイ”状態になってモードセレクター３
０はエネイブルになる。また、第２、第３、第４及び第
５の各パッド６．７．８．９を通したＴＴＬ／ＣＭＯＳ
レベルの制御信号及びアドレス信号を第２、第３、第４
及び第５の各バッファー回路１１１２．１３．１４にお
いてバッファーリングされバッファー出力信号Ｂ２、Ｂ
３、Ｂ４、Ｂ５、Ｂ２、Ｂ３、Ｂ４、Ｂ５が出力する。
その時、第２及び第３の各バッファー回路７．８のバッ
ファー出力信号Ｂ２、Ｂ３、Ｂ２、Ｂ３がスレーブデコ
ーダー２０に入力してメインモードのサブモードを選択
する４個の信号が発生し、第４及び第５の各バッファー
回路９．１０のバッファー出力信号Ｂ４、Ｂ５、Ｂ４、
Ｂ５がマスターデコーダー２５に入力してメインモード
を選択する４個の信号が発生する。
ファー出力信号Ｂ２、Ｂ３、Ｂ２、Ｂ３がスレーブデコ
ーダー２０に入力してメインモードのサブモードを選択
する４個の信号が発生し、第４及び第５の各バッファー
回路９．１０のバッファー出力信号Ｂ４、Ｂ５、Ｂ４、
Ｂ５がマスターデコーダー２５に入力してメインモード
を選択する４個の信号が発生する。
高電圧感知回路１５の“ハイ”状態である高電圧感知出
力信号Ｓの入力を受けてエネイブル状態であるモードセ
レクター３０にマスターデコーダー２５及びスレーブデ
コーダー２０から出力する両信号が入力するとメインモ
ードとメインモードのサブモードとによって決定される
特定モードが選択されることになる。
力信号Ｓの入力を受けてエネイブル状態であるモードセ
レクター３０にマスターデコーダー２５及びスレーブデ
コーダー２０から出力する両信号が入力するとメインモ
ードとメインモードのサブモードとによって決定される
特定モードが選択されることになる。
第２図は第１図のマスターデコーダー２５、スレーブデ
コーダー２０及びモードセレクター３０の具体回路図の
一実施例である。
コーダー２０及びモードセレクター３０の具体回路図の
一実施例である。
第２図においてスレーブデコーダー２０は４個のノアゲ
ート２１．２２．２３．２４で構成され、マスターデコ
ーダー２５は４個のノアゲート２６．２７．２８．２９
とで構成され、モードセレクター３０はノアゲート２１
．２２．２３．２４．２６．２７．２８．２９の出力を
組み合せて入力される１６個のＮＡＮＤゲート３１〜４
６で構成されている。
ート２１．２２．２３．２４で構成され、マスターデコ
ーダー２５は４個のノアゲート２６．２７．２８．２９
とで構成され、モードセレクター３０はノアゲート２１
．２２．２３．２４．２６．２７．２８．２９の出力を
組み合せて入力される１６個のＮＡＮＤゲート３１〜４
６で構成されている。
この時、マスターデコーダー２５の第５、第６、第７及
び第８の各ノアゲート２６．２７．２８．２９の各々に
入力されるバッファー出力信号Ｂ４、Ｂ５、Ｂ４、Ｂ５
はメインモードを選択し、スレーブデコーダー２０の第
１１第２、第３及び第４の各ノアゲート２１，２２．２
３．２４に入力されるバッファー出力信号Ｂ２、Ｂ３、
Ｂ２、Ｂ３はサブモードを選択する。
び第８の各ノアゲート２６．２７．２８．２９の各々に
入力されるバッファー出力信号Ｂ４、Ｂ５、Ｂ４、Ｂ５
はメインモードを選択し、スレーブデコーダー２０の第
１１第２、第３及び第４の各ノアゲート２１，２２．２
３．２４に入力されるバッファー出力信号Ｂ２、Ｂ３、
Ｂ２、Ｂ３はサブモードを選択する。
下記表を参照してオプションモード選択の一例を説明す
る。
る。
第２図のマスターデコーダー２５にバッファー出力信号
Ｂ４、Ｂ５が各々“ロウ”で入力すると第５ノアゲート
２６の出力は“ハイ”状態になる。
Ｂ４、Ｂ５が各々“ロウ”で入力すると第５ノアゲート
２６の出力は“ハイ”状態になる。
この時、残りのノアゲート２７．２８．２９の出力は“
ロウ”状態になるので第５ノアゲート２６が選択されて
第１メインモードＭＯＤＥ−Ｉが選択される。そして、
第５ノアゲート２６から出力される“ハイ”信号は第１
、第２、第３及び第４の各ＮＡＮＤゲート３１，３２．
３３．３４に入力される。又、スレーブデコーダー２０
にバッファー出力信号Ｂ２、Ｂ３が各々“ロウ”で入力
されると、第１ノアゲート２１から“ハイ”信号が出力
される。
ロウ”状態になるので第５ノアゲート２６が選択されて
第１メインモードＭＯＤＥ−Ｉが選択される。そして、
第５ノアゲート２６から出力される“ハイ”信号は第１
、第２、第３及び第４の各ＮＡＮＤゲート３１，３２．
３３．３４に入力される。又、スレーブデコーダー２０
にバッファー出力信号Ｂ２、Ｂ３が各々“ロウ”で入力
されると、第１ノアゲート２１から“ハイ”信号が出力
される。
この時、残りのノアゲート２２．２３．２４の出力は“
ロウ”状態になるので第１ノアゲート２１が選択されて
第１サブモードＴＲＩＭＩが選択される。ノアゲート２
１から出力される“ハイ”信号は第１、第５、第９及び
第１３の各ＮＡＮＤゲート３１，３５．３９．４３に入
力される。
ロウ”状態になるので第１ノアゲート２１が選択されて
第１サブモードＴＲＩＭＩが選択される。ノアゲート２
１から出力される“ハイ”信号は第１、第５、第９及び
第１３の各ＮＡＮＤゲート３１，３５．３９．４３に入
力される。
したがって、第１メインモードＭＯＤＥ−Ｉと第１サブ
モードＴＲＩＭＩは“ハイ”状態であり、また“ハイ”
状態の高電圧感知回路１５の高電圧感知出力信号Ｓに応
じて第１ＮＡＮＤゲート３１の出力は“ロウ”状態にな
り、残りのＮＡＮＤゲート３２−４６の出力は“ハイ”
状態になって第■特定モードＭＯＤＥ−Ｉの第１サブモ
ードＴＲＩＭＩの第１オプショ、ンモードＭ１を選択す
る。
モードＴＲＩＭＩは“ハイ”状態であり、また“ハイ”
状態の高電圧感知回路１５の高電圧感知出力信号Ｓに応
じて第１ＮＡＮＤゲート３１の出力は“ロウ”状態にな
り、残りのＮＡＮＤゲート３２−４６の出力は“ハイ”
状態になって第■特定モードＭＯＤＥ−Ｉの第１サブモ
ードＴＲＩＭＩの第１オプショ、ンモードＭ１を選択す
る。
このようにして、４個の入力信号と１個の高電圧感知回
路とで構成されたこの複数モード選択回路はマスターデ
コーダーとスレーブデコーダーの組合せによって最大１
６種のオプションモードを選択することができる。
路とで構成されたこの複数モード選択回路はマスターデ
コーダーとスレーブデコーダーの組合せによって最大１
６種のオプションモードを選択することができる。
したがって、上述したように本発明による複数テストモ
ード選択回路は、一般的なリード／ライト動作で使用さ
れるアドレス／制御パッド中の一部に高電圧感知回路を
附加することによってオプションモードの数を大幅に増
加させることができる利点がある。又、一般的なり−ド
／ライト動作において使用されるアドレス／制御パッド
を利用しているのでチップのパッケージ後にもテストし
得る利点がある。
ード選択回路は、一般的なリード／ライト動作で使用さ
れるアドレス／制御パッド中の一部に高電圧感知回路を
附加することによってオプションモードの数を大幅に増
加させることができる利点がある。又、一般的なり−ド
／ライト動作において使用されるアドレス／制御パッド
を利用しているのでチップのパッケージ後にもテストし
得る利点がある。
第１図は本発明による複数テストモード選択回路のブロ
ック図、そして 第２図は複数モード選択回路の回路図である。 第 ２図
ック図、そして 第２図は複数モード選択回路の回路図である。 第 ２図
Claims (3)
- （１）、複数のテストモードを持つ半導体集積回路にお
いて、 任意の入力パッドに高電圧感知回路を配置させると共に
、チップ内の他のパッドにＴＴＬ／ＣＭＯＳレベルの信
号を入力とするバッファー回路を配置させ、高電圧感知
回路の出力とバッファー回路の出力とを組み合せて複数
のテストモードを選択可能としたことを特徴とする複数
テストモード選択回路。 - （２）、高電圧感知回路は、入力される所定の高電圧が
２Ｖｃｃ以下である時、“ロウ”状態の出力信号を出力
し、入力される所定の高電圧が２Ｖｃｃ以上である時、
“ハイ”状態の出力信号をを出力することを特徴とする
請求項（１）記載の複数テストモード選択回路。 - （３）、組合せ手段が組合せ論理ゲートで構成されるこ
とを特徴とする請求項（１）または請求項（２）いずれ
か記載の複数テストモード選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880016648A KR910006241B1 (ko) | 1988-12-14 | 1988-12-14 | 복수 테스트모드 선택회로 |
| KR88-16648 | 1988-12-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190783A true JPH02190783A (ja) | 1990-07-26 |
Family
ID=19280144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164076A Pending JPH02190783A (ja) | 1988-12-14 | 1989-06-28 | 複数テストモード選択回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5036272A (ja) |
| JP (1) | JPH02190783A (ja) |
| KR (1) | KR910006241B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07113655B2 (ja) * | 1989-11-28 | 1995-12-06 | 株式会社東芝 | テスト容易化回路 |
| US5161159A (en) * | 1990-08-17 | 1992-11-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with multiple clocking for test mode entry |
| EP0475588B1 (en) * | 1990-08-17 | 1996-06-26 | STMicroelectronics, Inc. | A semiconductor memory with inhibited test mode entry during power-up |
| US5363383A (en) * | 1991-01-11 | 1994-11-08 | Zilog, Inc. | Circuit for generating a mode control signal |
| US5294882A (en) * | 1992-07-28 | 1994-03-15 | Sharp Kabushiki Kaisha | Integrated circuit capable of testing reliability |
| JP2639319B2 (ja) * | 1993-09-22 | 1997-08-13 | 日本電気株式会社 | 半導体装置 |
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| KR100532391B1 (ko) * | 1998-08-27 | 2006-01-27 | 삼성전자주식회사 | 패드수를 최소화하는 테스트 모드선택회로 |
| KR100286101B1 (ko) | 1999-04-17 | 2001-03-15 | 윤종용 | 반도체 장치의 신호 발생회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57197480A (en) * | 1981-05-29 | 1982-12-03 | Seiko Instr & Electronics Ltd | Test circuit for integrated circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2905294A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
| DE2944149C2 (de) * | 1979-11-02 | 1985-02-21 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Integrierte Schaltungsanordnung in MOS-Technik |
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| US4752729A (en) * | 1986-07-01 | 1988-06-21 | Texas Instruments Incorporated | Test circuit for VSLI integrated circuits |
| JPS6337270A (ja) * | 1986-07-31 | 1988-02-17 | Fujitsu Ltd | 半導体装置 |
| JPH06105285B2 (ja) * | 1986-08-22 | 1994-12-21 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP2628154B2 (ja) * | 1986-12-17 | 1997-07-09 | 富士通株式会社 | 半導体集積回路 |
| US4866714A (en) * | 1987-10-15 | 1989-09-12 | Westinghouse Electric Corp. | Personal computer-based dynamic burn-in system |
-
1988
- 1988-12-14 KR KR1019880016648A patent/KR910006241B1/ko not_active IP Right Cessation
-
1989
- 1989-05-30 US US07/357,989 patent/US5036272A/en not_active Expired - Lifetime
- 1989-06-28 JP JP1164076A patent/JPH02190783A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR900010956A (ko) | 1990-07-11 |
| US5036272A (en) | 1991-07-30 |
| KR910006241B1 (ko) | 1991-08-17 |
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