JPH02185791A - ダイナミツクｒａｍリフレツシユ制御方式 - Google Patents
ダイナミツクｒａｍリフレツシユ制御方式Info
- Publication number
- JPH02185791A JPH02185791A JP1005294A JP529489A JPH02185791A JP H02185791 A JPH02185791 A JP H02185791A JP 1005294 A JP1005294 A JP 1005294A JP 529489 A JP529489 A JP 529489A JP H02185791 A JPH02185791 A JP H02185791A
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- 238000000034 method Methods 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロプロセッサシステムにおけるダイナ
ミックＲＡＭのりフレッシュ制御方式に関する。
ミックＲＡＭのりフレッシュ制御方式に関する。
従来、との種のダイナミックＲＡＭリフレッシュ制御方
式はダイナミックＲＡＭ（以下ＤＲＡＭと言う）Ｋ書き
込まれている内容がＤＲＡＭ 内の自然放電によって消
失することを防ぐためであシ、通常リフレッシュアドレ
スを供給するリフレッシュカウンタを設けて、このり７
レツシユカウンタを周期的に１づつ増加させることＫよ
ｆｉＤＲＡＭのリフレッシュを行なう方式である。
式はダイナミックＲＡＭ（以下ＤＲＡＭと言う）Ｋ書き
込まれている内容がＤＲＡＭ 内の自然放電によって消
失することを防ぐためであシ、通常リフレッシュアドレ
スを供給するリフレッシュカウンタを設けて、このり７
レツシユカウンタを周期的に１づつ増加させることＫよ
ｆｉＤＲＡＭのリフレッシュを行なう方式である。
上述した従来のダイナミックＲＡＭリフレッシュ制御方
式は、マイクロプロセッサシステム内の他の装置（例と
して中央演算処理装置ｃｐｔ＋やダイレクトメモリアク
セスコントローラＤＭＡＣ）がＤＲＡＭに対して読み出
しあるいは書き込み操作を行なうことＫよシ、既にリフ
レッシュの完了したアドレスに対してもリフレッシュカ
ウンタは独立にリフレツシュアドレスを生成するため、
無駄なりフレッシュサイクルが消費されるうえ、使用さ
れるパスサイクルはシステム全体として性能低下の要因
となる。そこで、特願昭６２−１２８９５６号「ダイナ
ミックＲＡＭリフレッシュ制御方式」に詳述されている
ように、リフレッシュカウンタので直とＤＲＡＭへの供
給アドレス線の値との比較を行う比較を１つ設けて、両
アドレスの一致を検出したときにはりフレッシュカウン
タの値を１だけ増加させるこトニより、次のリフレッシ
ュサイクルを省略するという方式が提案されている。し
かしながら、このリフレッシュ方式でもリフレッシュカ
ウンタはリフレッシュアドレス空間を１づつ増加し彦が
らリフレッシュしてゆくために、たまたま次のリフレッ
シュの予定されている１つのリフレッシュアドレスに他
の機器がアクセスした時にのみリフレッシュサイクルの
省略ができるだけでアシ、その効果は限られているとい
う欠点がある。
式は、マイクロプロセッサシステム内の他の装置（例と
して中央演算処理装置ｃｐｔ＋やダイレクトメモリアク
セスコントローラＤＭＡＣ）がＤＲＡＭに対して読み出
しあるいは書き込み操作を行なうことＫよシ、既にリフ
レッシュの完了したアドレスに対してもリフレッシュカ
ウンタは独立にリフレツシュアドレスを生成するため、
無駄なりフレッシュサイクルが消費されるうえ、使用さ
れるパスサイクルはシステム全体として性能低下の要因
となる。そこで、特願昭６２−１２８９５６号「ダイナ
ミックＲＡＭリフレッシュ制御方式」に詳述されている
ように、リフレッシュカウンタので直とＤＲＡＭへの供
給アドレス線の値との比較を行う比較を１つ設けて、両
アドレスの一致を検出したときにはりフレッシュカウン
タの値を１だけ増加させるこトニより、次のリフレッシ
ュサイクルを省略するという方式が提案されている。し
かしながら、このリフレッシュ方式でもリフレッシュカ
ウンタはリフレッシュアドレス空間を１づつ増加し彦が
らリフレッシュしてゆくために、たまたま次のリフレッ
シュの予定されている１つのリフレッシュアドレスに他
の機器がアクセスした時にのみリフレッシュサイクルの
省略ができるだけでアシ、その効果は限られているとい
う欠点がある。
この発明に係るダイナミックＲＡＭリフレッシュ制御方
式は、リフレッシュアドレス空間をｎ個の部分アドレス
空間ＡＩ（Ｋ＝１〜ｎ）Ｋ分割し、それぞれの部分アド
レス空間のリフレッシュアドレス生成を行うリフレッシ
ュカウンタ０区（区＝１〜ｎ）と、ダイナミックＲＡＭ
へ供給されるアドレス線Ａと各リフレッシュカウンタＣ
ｍの生成アドレスとを比較する比較器ＨＥ （Ｋ＝１〜
ｎ）とを備え、比較器ＨＫがアドレスの一致を検出する
とりフレッシュカウンタＣｘを次のリフレッシュアドレ
ス値に更新して部分アドレス空間ＡＰに対するリフレッ
シュサイクルを省略するものである。
式は、リフレッシュアドレス空間をｎ個の部分アドレス
空間ＡＩ（Ｋ＝１〜ｎ）Ｋ分割し、それぞれの部分アド
レス空間のリフレッシュアドレス生成を行うリフレッシ
ュカウンタ０区（区＝１〜ｎ）と、ダイナミックＲＡＭ
へ供給されるアドレス線Ａと各リフレッシュカウンタＣ
ｍの生成アドレスとを比較する比較器ＨＥ （Ｋ＝１〜
ｎ）とを備え、比較器ＨＫがアドレスの一致を検出する
とりフレッシュカウンタＣｘを次のリフレッシュアドレ
ス値に更新して部分アドレス空間ＡＰに対するリフレッ
シュサイクルを省略するものである。
こｏ発ｔｙｔハリフレッシュサイクルの数を減少させる
ことができるので、ＤＲＡＭの使用効率を上げることが
できる。
ことができるので、ＤＲＡＭの使用効率を上げることが
できる。
図はこの発明に係るダイナミックＲＡＭ リフレッシュ
制御方式の一実施例を示すブロック図であ）、−例、！
−してリフレッシュアドレス空間を２個の部分アドレス
空間Ａ！（Ｋ＝２）に分割した場合を示す。同図におい
て、１はアドレス信号が送うレルアドレス線、２はリフ
レッシュア）’ ｔ／ ス空間の例えば偶数アドレスの
みリフレッシュするたメ偶数のリフレッシュアドレスを
供給する第１リフレツシユカウンタ、３はアドレス線１
から送られてくるアドレス信号と第１リフレツシユカウ
ンタ２から出力する偶数のリフレッシュアドレスとを比
較し、一致したとき一致信号を第１リフレツシユカウン
タ２に出力し、この第１リフレツシユカウンタ２を次の
リフレッシュすべきアドレスに更新する第１比較器、４
はリフレッシュアドレス空間の例えば奇数アドレスのみ
リフレッシュするため奇数のリフレッシュアドレスを供
給する第２リフレツシユカウンタ、５はアドレス線１か
ら送られてくるアドレス信号と第２リフレツシユカウン
タ４から出力する奇数のリフレッシュアドレスとを比較
し、一致したとき一致信号を第２リフレツシユカウンタ
４に出力し＼この第２リフレツシユカランタ４を次のリ
フレッシュすべきアドレスに更新する第２比較器、６ａ
および８ｂはリフレッシュアドレス線、Ｔおよび８は選
択器、９はＤＲＡＭである。
制御方式の一実施例を示すブロック図であ）、−例、！
−してリフレッシュアドレス空間を２個の部分アドレス
空間Ａ！（Ｋ＝２）に分割した場合を示す。同図におい
て、１はアドレス信号が送うレルアドレス線、２はリフ
レッシュア）’ ｔ／ ス空間の例えば偶数アドレスの
みリフレッシュするたメ偶数のリフレッシュアドレスを
供給する第１リフレツシユカウンタ、３はアドレス線１
から送られてくるアドレス信号と第１リフレツシユカウ
ンタ２から出力する偶数のリフレッシュアドレスとを比
較し、一致したとき一致信号を第１リフレツシユカウン
タ２に出力し、この第１リフレツシユカウンタ２を次の
リフレッシュすべきアドレスに更新する第１比較器、４
はリフレッシュアドレス空間の例えば奇数アドレスのみ
リフレッシュするため奇数のリフレッシュアドレスを供
給する第２リフレツシユカウンタ、５はアドレス線１か
ら送られてくるアドレス信号と第２リフレツシユカウン
タ４から出力する奇数のリフレッシュアドレスとを比較
し、一致したとき一致信号を第２リフレツシユカウンタ
４に出力し＼この第２リフレツシユカランタ４を次のリ
フレッシュすべきアドレスに更新する第２比較器、６ａ
および８ｂはリフレッシュアドレス線、Ｔおよび８は選
択器、９はＤＲＡＭである。
次に上記構成によるダイナミックＲＡＭリフレッシュ制
御方式の動作について説明する。まず、Ｃ２０その他の
周辺機器がＤＲＡＭ９をアクセスした場合、アドレス線
１から送られてくるアドレス信号の値が偶数であるか奇
数であるかに応じて第１比較器３または第２比較器５が
このアドレス信号とリフレッシュアドレス線６＆または
６ｂのリフレッシュアドレス信号とを比較し、一致した
とき一致信号を出力するため、第１リフレツシユカウン
タ２あるいは第２リフレツシユカウンタ４は次にリフレ
ッシュすべきアドレスに更新し、リフレッシュサイクル
を実行しないようにすることができる。
御方式の動作について説明する。まず、Ｃ２０その他の
周辺機器がＤＲＡＭ９をアクセスした場合、アドレス線
１から送られてくるアドレス信号の値が偶数であるか奇
数であるかに応じて第１比較器３または第２比較器５が
このアドレス信号とリフレッシュアドレス線６＆または
６ｂのリフレッシュアドレス信号とを比較し、一致した
とき一致信号を出力するため、第１リフレツシユカウン
タ２あるいは第２リフレツシユカウンタ４は次にリフレ
ッシュすべきアドレスに更新し、リフレッシュサイクル
を実行しないようにすることができる。
なお、以上の説明はリフレッシュアドレス空間を２個の
部分アドレス空間Ａｍ （１ｃ＝２ ）に分割した場合
について説明したが、これに限定せず、Ｋ≧３に示すよ
うｔζ３個以上の部分アドレス空間に分割してもよいこ
とはもちろんである。
部分アドレス空間Ａｍ （１ｃ＝２ ）に分割した場合
について説明したが、これに限定せず、Ｋ≧３に示すよ
うｔζ３個以上の部分アドレス空間に分割してもよいこ
とはもちろんである。
以上詳細に説明したように、この発明に係るダイナミッ
クＲＡＭ リフレッシュ制御方式によれば、ＣＰＵもし
くは他の周辺機器がＤＲＡＭにアクセスすることによっ
てすでに次のリフレッシュサイクルで予定されていたリ
フレッシュアドレス領域のりフレッシュを完了し喪場合
、次のリフレッシュサイクルを省略でき、かつ複数（Ｎ
個）のりフレッシュカウンタと比較器を備えることによ
り、上記のようにリフレッシュサイクルを省略できる確
率をＮ倍（リフレッシュカウンタ以外の機器がメモリに
アクセスする時のアドレス値がリフレッシュアドレス空
間に均等分布している場合）にすることでＤＲＡＭの使
用効率を上げることができる効果がある。
クＲＡＭ リフレッシュ制御方式によれば、ＣＰＵもし
くは他の周辺機器がＤＲＡＭにアクセスすることによっ
てすでに次のリフレッシュサイクルで予定されていたリ
フレッシュアドレス領域のりフレッシュを完了し喪場合
、次のリフレッシュサイクルを省略でき、かつ複数（Ｎ
個）のりフレッシュカウンタと比較器を備えることによ
り、上記のようにリフレッシュサイクルを省略できる確
率をＮ倍（リフレッシュカウンタ以外の機器がメモリに
アクセスする時のアドレス値がリフレッシュアドレス空
間に均等分布している場合）にすることでＤＲＡＭの使
用効率を上げることができる効果がある。
図はこの発明に係るダイナミックＲＡＭ リフレッシュ
制御方式の一実施例を示すブロック図である。 ッシュヵウンタ、３６＠＠・第１比較器、４．。 ・・第２リフレツシユカウンタ、５・・・・第２比較器
、６ａおよび６ｂ・・・・リフレッシュアドレス線、１
および８０．・・選択器、９００．。 ＲＡＭ ０
制御方式の一実施例を示すブロック図である。 ッシュヵウンタ、３６＠＠・第１比較器、４．。 ・・第２リフレツシユカウンタ、５・・・・第２比較器
、６ａおよび６ｂ・・・・リフレッシュアドレス線、１
および８０．・・選択器、９００．。 ＲＡＭ ０
Claims (1)
- マイクロコンピュータシステムのダイナミックＲＡＭへ
のアドレス供給回路において、リフレッシュアドレス空
間をｎ個の部分アドレス空間Ａ＿Ｋ（Ｋ＝１〜ｎ）に分
割し、それぞれの部分アドレス空間のリフレッシュアド
レス生成を行うリフレッシュカウンタＣ＿Ｋ（Ｋ＝１〜
ｎ）と、ダイナミックＲＡＭへ供給されるアドレス線Ａ
と各リフレッシュカウンタＣ＿Ｋの生成アドレスとを比
較する比較器Ｈ＿Ｋ（Ｋ＝１〜ｎ）とを備え、比較器Ｈ
＿Ｋがアドレスの一致を検出するとリフレッシュカウン
タＣ＿Ｋを次のリフレッシュアドレス値に更新して部分
アドレス空間Ａ＿Ｋに対するリフレッシュサイクルを省
略することを特徴とするダイナミックＲＡＭリフレッシ
ュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005294A JP3061810B2 (ja) | 1989-01-12 | 1989-01-12 | ダイナミツクｒａｍリフレツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005294A JP3061810B2 (ja) | 1989-01-12 | 1989-01-12 | ダイナミツクｒａｍリフレツシユ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185791A true JPH02185791A (ja) | 1990-07-20 |
| JP3061810B2 JP3061810B2 (ja) | 2000-07-10 |
Family
ID=11607227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005294A Expired - Lifetime JP3061810B2 (ja) | 1989-01-12 | 1989-01-12 | ダイナミツクｒａｍリフレツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061810B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005174437A (ja) * | 2003-12-10 | 2005-06-30 | Sony Corp | 記憶装置のリフレッシュ方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246490A (ja) * | 1985-08-22 | 1987-02-28 | Nec Corp | ダイナミツクメモリのリフレツシユ制御方式 |
| JPS63292492A (ja) * | 1987-05-26 | 1988-11-29 | Nec Corp | ダイナミックｒａｍリフレッシュ制御方式 |
-
1989
- 1989-01-12 JP JP1005294A patent/JP3061810B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246490A (ja) * | 1985-08-22 | 1987-02-28 | Nec Corp | ダイナミツクメモリのリフレツシユ制御方式 |
| JPS63292492A (ja) * | 1987-05-26 | 1988-11-29 | Nec Corp | ダイナミックｒａｍリフレッシュ制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005174437A (ja) * | 2003-12-10 | 2005-06-30 | Sony Corp | 記憶装置のリフレッシュ方式 |
| JP4561089B2 (ja) * | 2003-12-10 | 2010-10-13 | ソニー株式会社 | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3061810B2 (ja) | 2000-07-10 |
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