JPH02139936A - バイポーラ半導体装置の製造方法 - Google Patents
バイポーラ半導体装置の製造方法Info
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- JPH02139936A JPH02139936A JP29108188A JP29108188A JPH02139936A JP H02139936 A JPH02139936 A JP H02139936A JP 29108188 A JP29108188 A JP 29108188A JP 29108188 A JP29108188 A JP 29108188A JP H02139936 A JPH02139936 A JP H02139936A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ベース領域並びにエミッタ領域を素子間分離絶縁膜に対
して位置合わせ余裕を必要とせずに形成可能とすること
で高集積化及び高速化したバイポーラ半導体装置を製造
する方法に関し、エミッタ領域は勿論のこと、ベース領
域が素子間分離絶縁膜、即ち、フィールド絶縁膜のエツ
ジに対してセルフ・アライメント方式で形成できるよう
にすることを目的とし、 半導体基板上に形成された絶縁膜或いは半導体基板並び
にその上に形成された絶縁膜の素子形成予定部分を選択
的にエツチングして該半導体基板表面或いは内部に達す
る開口を形成する工程と、次いで、シリコン膜を形成し
てから前記開口内に不純物イオンを注入する工程と、次
いで、耐酸化性マスクとなる被膜を形成すると共に前記
開口内のシリコン膜から不純物を前記半導体基板に拡散
してベース領域を°形成する工程と、次いで、前記耐酸
化性マスクとなる被膜を表面から除去して前記開口内に
在るもののみを残す工程と、次いで、前記被膜を耐酸化
性マスクとする選択的熱酸化を行って前記シリコン膜表
面に絶縁膜を形成する工程と、次いで、前記被膜を除去
して再び前記半導体基板の一部を表出させる前記開口を
具現させた後、該開口の内側に絶縁膜を形成してから内
部ベース領域の形成とエミッタ領域の形成を順に行う工
程とを含んでなるよう構成する。
して位置合わせ余裕を必要とせずに形成可能とすること
で高集積化及び高速化したバイポーラ半導体装置を製造
する方法に関し、エミッタ領域は勿論のこと、ベース領
域が素子間分離絶縁膜、即ち、フィールド絶縁膜のエツ
ジに対してセルフ・アライメント方式で形成できるよう
にすることを目的とし、 半導体基板上に形成された絶縁膜或いは半導体基板並び
にその上に形成された絶縁膜の素子形成予定部分を選択
的にエツチングして該半導体基板表面或いは内部に達す
る開口を形成する工程と、次いで、シリコン膜を形成し
てから前記開口内に不純物イオンを注入する工程と、次
いで、耐酸化性マスクとなる被膜を形成すると共に前記
開口内のシリコン膜から不純物を前記半導体基板に拡散
してベース領域を°形成する工程と、次いで、前記耐酸
化性マスクとなる被膜を表面から除去して前記開口内に
在るもののみを残す工程と、次いで、前記被膜を耐酸化
性マスクとする選択的熱酸化を行って前記シリコン膜表
面に絶縁膜を形成する工程と、次いで、前記被膜を除去
して再び前記半導体基板の一部を表出させる前記開口を
具現させた後、該開口の内側に絶縁膜を形成してから内
部ベース領域の形成とエミッタ領域の形成を順に行う工
程とを含んでなるよう構成する。
本発明は、ベース領域並びにエミッタ領域を素子間分離
絶縁膜に対して位置合わせ余裕を必要とせずに形成可能
とすることで高集積化及び高速化したバイポーラ半導体
装置を製造する方法に関する。
絶縁膜に対して位置合わせ余裕を必要とせずに形成可能
とすることで高集積化及び高速化したバイポーラ半導体
装置を製造する方法に関する。
第２３図乃至第２７図は従来技術を解説する為の工程要
所に於けるバイポーラ半導体装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。
所に於けるバイポーラ半導体装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。
第２３図参照
（１） 例えば窒化シリコン（Ｓｉ３Ｎ４）膜など耐
酸化性マスクとする選択的熱酸化法（ｌｏｃａｆｉｚｅ
ｄ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉ１ｉｃｏｎ
法： ＬＯＣＯ３法）を適用することに依り、シリコン
半導体基板２１上に二酸化シリコン（Ｓｉ０２）からな
る素子間分離絶縁膜２２を形成する。
酸化性マスクとする選択的熱酸化法（ｌｏｃａｆｉｚｅ
ｄ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉ１ｉｃｏｎ
法： ＬＯＣＯ３法）を適用することに依り、シリコン
半導体基板２１上に二酸化シリコン（Ｓｉ０２）からな
る素子間分離絶縁膜２２を形成する。
（２）例えば化学気相堆積（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用す
ることに依り、多結晶シリコン膜２３を成長させる。
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用す
ることに依り、多結晶シリコン膜２３を成長させる。
（３） 例えば通常のフォト・リソグラフィ技術に於
けるレジスト・プロセスを適用することに依り、ベース
領域形成予定部分に開口を有するフォト・レジスト膜を
形成する。
けるレジスト・プロセスを適用することに依り、ベース
領域形成予定部分に開口を有するフォト・レジスト膜を
形成する。
（４） イオン注入法を適用することに依り、前記フ
ォト・レジスト膜をマスクとしてベース領域を形成する
為のホウ素イオンの打ち込みを行う。
ォト・レジスト膜をマスクとしてベース領域を形成する
為のホウ素イオンの打ち込みを行う。
（５）ＣＶＤ法を適用することに依り、Ｓ ｉ Ｏ２か
らなる絶縁膜２４を形成する。尚、この際、加わる熱に
依って前記打ち込まれたホウ素は活性化されベース領域
２５となる。
らなる絶縁膜２４を形成する。尚、この際、加わる熱に
依って前記打ち込まれたホウ素は活性化されベース領域
２５となる。
第２４図参照
（６） 通常のフォト・リソグラフィ技術を適用する
ことに依り、絶縁膜２４及び多結晶シリコン膜２３の選
択的エツチングを行って内部ベース領域並びにエミッタ
領域などを形成する為の開口２３Ａを形成する。
ことに依り、絶縁膜２４及び多結晶シリコン膜２３の選
択的エツチングを行って内部ベース領域並びにエミッタ
領域などを形成する為の開口２３Ａを形成する。
（７） ドライ窒素雰囲気中で、温度９００（ｔ）、
時間３０〔分〕の熱処理を行う。
時間３０〔分〕の熱処理を行う。
この工程に依って、多結晶シリコン膜２３に打ち込まれ
たホウ素がベース領域２５に更に拡散され外部ベース領
域としての機能をもつようになる。
たホウ素がベース領域２５に更に拡散され外部ベース領
域としての機能をもつようになる。
第２５図参照
（８）熱酸化法を適用することに依り、開口２３Ａ内に
表出されている多結晶シリコン膜２３の側面並びにシリ
コン半導体基板２１の一部表面にＳ ｉ０２からなる絶
縁膜２６を形成する。尚、この絶縁膜２６はイオン注入
を行う為の表面保護の役割を果たすものであるから極め
て薄いものである。
表出されている多結晶シリコン膜２３の側面並びにシリ
コン半導体基板２１の一部表面にＳ ｉ０２からなる絶
縁膜２６を形成する。尚、この絶縁膜２６はイオン注入
を行う為の表面保護の役割を果たすものであるから極め
て薄いものである。
（９） イオン注入法を適用することに依り、前記間
口２３Ａを介し、ホウ素イオンの打ち込みを行って内部
ベース領域２７を形成する。
口２３Ａを介し、ホウ素イオンの打ち込みを行って内部
ベース領域２７を形成する。
００１ＣＶＤ法を適用することに依り、５ｉ０２からな
る絶縁膜２８を形成する。
る絶縁膜２８を形成する。
ここで形成された絶縁膜２８は、絶縁膜２６が薄くて耐
圧が低いので、それを向上させる為に形成するものであ
る。
圧が低いので、それを向上させる為に形成するものであ
る。
αυ 引き続きＣＶＤ法を適用することに依り、全面に
多結晶シリコン膜２９を形成する。
多結晶シリコン膜２９を形成する。
第２６図参照
（２）エツチング・ガスを多結晶シリコン膜に対しては
ＢＣβ３＋ｃ１２、また、絶縁膜に対してはＣＦ、＋Ｃ
ＨＦ３とする反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、全面の異方性エツチングを行う。
ＢＣβ３＋ｃ１２、また、絶縁膜に対してはＣＦ、＋Ｃ
ＨＦ３とする反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、全面の異方性エツチングを行う。
これに依って、多結晶シリコン膜２９及び絶縁膜２８は
、開口２３Ａの側壁に被着されているもののみが残り、
また、同じ（開口２３Ａの底に在る多結晶シリコン膜２
９、絶縁膜２８、絶縁膜２６は除去されて内部ベース領
域２７の一部が表出される。
、開口２３Ａの側壁に被着されているもののみが残り、
また、同じ（開口２３Ａの底に在る多結晶シリコン膜２
９、絶縁膜２８、絶縁膜２６は除去されて内部ベース領
域２７の一部が表出される。
第２７図参照
０ｍＣＶＤ法を適用することに依り、全面に多結晶シリ
コン膜３０を形成する。
コン膜３０を形成する。
αａ イオン注入法を適用することに依り、多結晶シリ
コン膜３０に対して砒素イオンの打ち込みを行う。
コン膜３０に対して砒素イオンの打ち込みを行う。
０５）通常のフォト・リソグラフィ技術を適用すること
に依り、多結晶シリコン膜３０のバターニングを行う。
に依り、多結晶シリコン膜３０のバターニングを行う。
０１９ 通常の技法を適用することに依り、ベース電
極コンタクト窓やコレクタ電極コンタクト窓を形成し、
また、熱処理を行って多結晶シリコン膜３０に注入され
た砒素を内部ベース領域２７中に拡散して活性化された
エミッタ領域３１を形成する。
極コンタクト窓やコレクタ電極コンタクト窓を形成し、
また、熱処理を行って多結晶シリコン膜３０に注入され
た砒素を内部ベース領域２７中に拡散して活性化された
エミッタ領域３１を形成する。
このようにして製造されたバイポーラ半導体装置に於い
ては、エミッタ領域３１の周囲には外部ベース領域がセ
ルフ・アライメント方式で形成され、多結晶シリコン膜
２３に依ってベース電極に引き出されるので、外部ベー
ス領域はエミッタ領域３１の周辺に幅約１ 〔μｍ〕程
度に作られているに過ぎず、コレクタ・ベース間容量は
極めて小さい。
ては、エミッタ領域３１の周囲には外部ベース領域がセ
ルフ・アライメント方式で形成され、多結晶シリコン膜
２３に依ってベース電極に引き出されるので、外部ベー
ス領域はエミッタ領域３１の周辺に幅約１ 〔μｍ〕程
度に作られているに過ぎず、コレクタ・ベース間容量は
極めて小さい。
第２３図乃至第２７図について説明した工程を経て製造
されたバイポーラ半導体装置は、前記したように、かな
り小型化され、また、性能も優れているのであるが、未
だ、改良すべき余地が残されている。
されたバイポーラ半導体装置は、前記したように、かな
り小型化され、また、性能も優れているのであるが、未
だ、改良すべき余地が残されている。
即ち、前記従来のバイポーラ半導体装置に於いて、ベー
ス領域に対するエミッタ領域の位置がセルフ・アライメ
ント方式で形成されているのみであり、そのベース領域
は素子間分離絶縁膜に対してはセルフ・アラインにはな
っていないし、エミッタ領域もまた然りである。従って
、前記第２３図及び第２４図に関して説明した外部ベー
ス領域の形成や開口２３Ａの形成には位置合わせ余裕を
採ることが必要であり、その分、微細化が妨げられてい
る。
ス領域に対するエミッタ領域の位置がセルフ・アライメ
ント方式で形成されているのみであり、そのベース領域
は素子間分離絶縁膜に対してはセルフ・アラインにはな
っていないし、エミッタ領域もまた然りである。従って
、前記第２３図及び第２４図に関して説明した外部ベー
ス領域の形成や開口２３Ａの形成には位置合わせ余裕を
採ることが必要であり、その分、微細化が妨げられてい
る。
今まで、前記の点について、種々なセルフ・アライメン
ト方式が提案されてはいるが、何れも精密に制御された
エツチングを必要とするなど、安定性や再現性の面で問
題がある。
ト方式が提案されてはいるが、何れも精密に制御された
エツチングを必要とするなど、安定性や再現性の面で問
題がある。
本発明は、エミッタ領域は勿論のこと、ベース領域が素
子間分離絶縁膜、即ち、フィールド絶縁膜のエツジに対
してセルフ・アライメント方式で形成できるようにする
。
子間分離絶縁膜、即ち、フィールド絶縁膜のエツジに対
してセルフ・アライメント方式で形成できるようにする
。
本発明に依るバイポーラ半導体装置の製造方法に於いて
は、半導体基板（例えばシリコン半導体基板ｌ）上に形
成された絶縁膜（例えばＳ ｉ Ｏ２からなる素子間分
離絶縁膜２）或いは半導体基板並びにその上に形成され
た絶縁膜の素子形成予定部分を選択的にエツチングして
該半導体基板表面或いは内部に達する開口（例えば開口
２Ａ）を形成する工程と、次いで、シリコン膜（例えば
多結晶シリコン膜３）を形成してから前記開口内に不純
物イオンを注入する工程と、次いで、耐酸化性マスクと
なる被′膜（例えばＳ ｉ ３ Ｎ ４膜４）を形成す
ると共に前記開口内のシリコン膜から不純物を前記半導
体基板に拡散してベース領域（例えばベース領域５′）
を形成する工程と、次い、で、前記耐酸化性マスクとな
る被膜を表面から除去して前記開口内に在るもののみを
残す工程と、次いで、前記被膜を耐酸化性マスクとする
選択的熱酸化を行って前記シリコン膜表面に絶縁膜（例
えば５ｉ０２からなる絶縁膜６）を形成する工程と、次
いで、前記被膜を除去して再び前記半導体基板の一部を
表出させる前記開口を具現させた後、該開口の内側に絶
縁膜（例えば絶縁膜７或いは絶縁膜８など）を形成して
から内部ベース領域（例えば内部ベース領域９）の形成
とエミッタ領域（例えばエミッタ領域１３）の形成を順
に行う工程とを含んでなるよう構成する。
は、半導体基板（例えばシリコン半導体基板ｌ）上に形
成された絶縁膜（例えばＳ ｉ Ｏ２からなる素子間分
離絶縁膜２）或いは半導体基板並びにその上に形成され
た絶縁膜の素子形成予定部分を選択的にエツチングして
該半導体基板表面或いは内部に達する開口（例えば開口
２Ａ）を形成する工程と、次いで、シリコン膜（例えば
多結晶シリコン膜３）を形成してから前記開口内に不純
物イオンを注入する工程と、次いで、耐酸化性マスクと
なる被′膜（例えばＳ ｉ ３ Ｎ ４膜４）を形成す
ると共に前記開口内のシリコン膜から不純物を前記半導
体基板に拡散してベース領域（例えばベース領域５′）
を形成する工程と、次い、で、前記耐酸化性マスクとな
る被膜を表面から除去して前記開口内に在るもののみを
残す工程と、次いで、前記被膜を耐酸化性マスクとする
選択的熱酸化を行って前記シリコン膜表面に絶縁膜（例
えば５ｉ０２からなる絶縁膜６）を形成する工程と、次
いで、前記被膜を除去して再び前記半導体基板の一部を
表出させる前記開口を具現させた後、該開口の内側に絶
縁膜（例えば絶縁膜７或いは絶縁膜８など）を形成して
から内部ベース領域（例えば内部ベース領域９）の形成
とエミッタ領域（例えばエミッタ領域１３）の形成を順
に行う工程とを含んでなるよう構成する。
前記手段を採ることに依り、ベース領域やエミッタ領域
は素子間分離絶縁膜のエツジに対してセルフ・アライメ
ント方式で形成することができる為、それ等の位置合わ
せ余裕を採ることは全く不要であり、従って、この種の
バイポーラ半導体装置を微細化することが可能となって
、更なる高集積化及び高速化が実現される。
は素子間分離絶縁膜のエツジに対してセルフ・アライメ
ント方式で形成することができる為、それ等の位置合わ
せ余裕を採ることは全く不要であり、従って、この種の
バイポーラ半導体装置を微細化することが可能となって
、更なる高集積化及び高速化が実現される。
第１図乃至第１）図は本発明一実施例を解説する為の工
程要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
程要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
第１図参照
（１）熱酸化法を適用することに依り、シリコン半導体
基板ｌの全面に互って厚さ例えば６０００〔人〕乃至１
〔μｍ〕程度の５ｉｏ２からなる素子間分離絶縁膜２
を形成する。
基板ｌの全面に互って厚さ例えば６０００〔人〕乃至１
〔μｍ〕程度の５ｉｏ２からなる素子間分離絶縁膜２
を形成する。
第２図参照
（２） フォト・リソグラフィ技術に於けるレジスト
・プロセス及びエツチング・ガスをＣＦ、＋ＣＨＦ３と
するＲＩＥ法を適用することに依り、素子間分離絶縁膜
２の選択的エツチングを行って、表面からシリコン半導
体基板１の表面に達する開口２人を形成する。
・プロセス及びエツチング・ガスをＣＦ、＋ＣＨＦ３と
するＲＩＥ法を適用することに依り、素子間分離絶縁膜
２の選択的エツチングを行って、表面からシリコン半導
体基板１の表面に達する開口２人を形成する。
第３図参照
（３）ＣＶＤ法を適用することに依り、厚さ例えば３０
００ （人）程度の多結晶シリコンＭ３を形成する。
００ （人）程度の多結晶シリコンＭ３を形成する。
（４）必要部分を覆う適当なマスクを形成してからイオ
ン注入法を適用することに依り、 ドーズ量：３Ｘ１０”（Ｃ１ｌ弓） 加速エネルギ：３５（ＫｅＶ） としてホウ素（Ｂ）イオンの打ち込みを行う。
ン注入法を適用することに依り、 ドーズ量：３Ｘ１０”（Ｃ１ｌ弓） 加速エネルギ：３５（ＫｅＶ） としてホウ素（Ｂ）イオンの打ち込みを行う。
このイオン注入は、ベース領域、ベース引き出し配線、
その他の配線などを形成する為であり、開口２Ａの側壁
に被着された多結晶シリコン膜３にもＢを打ち込むには
、ウェハを斜めに保持して回転させると良い。
その他の配線などを形成する為であり、開口２Ａの側壁
に被着された多結晶シリコン膜３にもＢを打ち込むには
、ウェハを斜めに保持して回転させると良い。
（５１ＣＶＤ法を適用することに依り、厚さ例えば６０
００ （人〕程度のＳ ｉ ３ Ｎ ４膜４を形成する
。尚、このＳ ｉ ３ Ｎ ４膜４の膜厚は、既に多結
晶シリコン膜３で一部が埋め込まれている開口２Ａが完
全に埋め込まれる厚さを基準にすれば良い。
００ （人〕程度のＳ ｉ ３ Ｎ ４膜４を形成する
。尚、このＳ ｉ ３ Ｎ ４膜４の膜厚は、既に多結
晶シリコン膜３で一部が埋め込まれている開口２Ａが完
全に埋め込まれる厚さを基準にすれば良い。
この工程を経ると、加えられた熱に依って、さきに、多
結晶シリコン膜３に導入したＢがシリコン半導体基板ｌ
に拡散され、ベース領域５′が形成される。
結晶シリコン膜３に導入したＢがシリコン半導体基板ｌ
に拡散され、ベース領域５′が形成される。
このベース領域５′は、素子間分離絶縁膜２のエツジに
対してセルフ・アラインされていることは云うまでもな
い。
対してセルフ・アラインされていることは云うまでもな
い。
第４図参照
（６）エツチング・ガスをＣＦ４ 千ＣＨＦ３とするＲ
ＩＥ法を適用することに依り、Ｓ ｉ ３ Ｎ ４膜４
のエッチ・バックを行い、多結晶シリコン膜３の表面が
露出された状態で停止させる。
ＩＥ法を適用することに依り、Ｓ ｉ ３ Ｎ ４膜４
のエッチ・バックを行い、多結晶シリコン膜３の表面が
露出された状態で停止させる。
この場合、エツチング終点の検出は、発光分光法を適用
すると良い。
すると良い。
この工程を経ることに依って、開口２Ａ内に存在するＳ
ｉ ３ Ｎ ４膜４のみが残った状態となる。
ｉ ３ Ｎ ４膜４のみが残った状態となる。
第５図参照
（７１Ｓｉ３Ｎ、膜４を耐酸化性マスクとする選択的熱
酸化法を適用することに依り、多結晶シリコン膜３の表
面にＳ ｉ０２からなる厚さが例えば１０００ （人〕
程度の絶縁膜６を形成する。
酸化法を適用することに依り、多結晶シリコン膜３の表
面にＳ ｉ０２からなる厚さが例えば１０００ （人〕
程度の絶縁膜６を形成する。
第６図参照
（８）熱燐酸液に浸漬するなどしてＳ ｉ ３ Ｎ ４
膜４を除去し、再び開口２Ａを形成する。
膜４を除去し、再び開口２Ａを形成する。
第７図参照
（９１ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人〕程度の５ｔ０２からなる絶縁膜７を形成す
る。
００ （人〕程度の５ｔ０２からなる絶縁膜７を形成す
る。
ａｏ エツチング・ガスを例えばＣＦ４＋ＣＨＦ３と
するＲＩＥ法を適用することに依り、絶縁膜７の異方性
エツチングを行う。
するＲＩＥ法を適用することに依り、絶縁膜７の異方性
エツチングを行う。
これに依って、絶縁膜７は開口２Ａの側壁に被着された
もののみが残る。
もののみが残る。
第８図参照
ａｏ エツチング・ガスをＢ（１３＋Ｃ１２とするＲＩ
Ｅ法を適用することに依り、開口２Ａの底に表出されて
いる多結晶シリコン膜３のエツチングを行ってシリコン
半導体基板ｌの表面を露出させる。
Ｅ法を適用することに依り、開口２Ａの底に表出されて
いる多結晶シリコン膜３のエツチングを行ってシリコン
半導体基板ｌの表面を露出させる。
＠ ドライ窒素雰囲気中で、温度９００（’Ｃ）、時間
３０〔分〕の熱処理を行う。
３０〔分〕の熱処理を行う。
この工程で、多結晶シリコン膜３に打ち込まれたホウ素
がシリコン半導体基板１中に更に拡散され外部ベース領
域５が形成される。
がシリコン半導体基板１中に更に拡散され外部ベース領
域５が形成される。
第９図参照
（１３１熱酸化法を適用することに依り、シリコン半導
体基板１と多結晶シリコン膜３の表出されている部分に
５ｉ０２からなる厚さ例えば２５０〔人〕程度の絶縁膜
８を形成する。
体基板１と多結晶シリコン膜３の表出されている部分に
５ｉ０２からなる厚さ例えば２５０〔人〕程度の絶縁膜
８を形成する。
この絶縁膜８は内部ベース領域を形成する為のイオン注
入に対する保護膜の役割を果たすものである。
入に対する保護膜の役割を果たすものである。
α濁 イオン注入法を適用することに依り、例えば、ド
ーズ量： ３ Ｘ Ｉ Ｑ” （ａｍ−’）加速エネ
ルギ： １０ （ＫｅＶ） としてホウ素（Ｂ）イオンの打ち込みを行って内部ベー
ス領域９を形成する。
ーズ量： ３ Ｘ Ｉ Ｑ” （ａｍ−’）加速エネ
ルギ： １０ （ＫｅＶ） としてホウ素（Ｂ）イオンの打ち込みを行って内部ベー
ス領域９を形成する。
第１θ図参照
Ｑ４）ＣＶＤ法を適用することに依り、Ｓ ｉ０２から
なる厚さが例えば５００ （人〕程度の絶縁膜ｌＯを形
成し、引き続き、厚さが例えば５００〔人〕程度である
多結晶シリコン膜１）を形成する。
なる厚さが例えば５００ （人〕程度の絶縁膜ｌＯを形
成し、引き続き、厚さが例えば５００〔人〕程度である
多結晶シリコン膜１）を形成する。
αω エツチング・ガスを例えば多結晶シリコン膜には
ＢＣｌ３＋Ｃ１２、絶縁膜にはＣＦ４＋ＣＨＦ３とする
ＲＩＥ法を適用することに依り、多結晶シリコン膜１）
、絶縁ｌ１５ＩｌＯ１絶縁膜８の異方性エツチングを行
う。
ＢＣｌ３＋Ｃ１２、絶縁膜にはＣＦ４＋ＣＨＦ３とする
ＲＩＥ法を適用することに依り、多結晶シリコン膜１）
、絶縁ｌ１５ＩｌＯ１絶縁膜８の異方性エツチングを行
う。
これに依って、多結晶シリコン膜１）及び絶縁膜ｌＯは
開口２Ａの側壁に被着されたもののみが残り、且つ、シ
リコン半導体基Ｆｉ１の一部表面、即ち、内部ベース領
域９の一部が表出される。
開口２Ａの側壁に被着されたもののみが残り、且つ、シ
リコン半導体基Ｆｉ１の一部表面、即ち、内部ベース領
域９の一部が表出される。
第１）図参照
Ｑ１０ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人〕程度の多結晶シリコン膜１２を形成する。
００ （人〕程度の多結晶シリコン膜１２を形成する。
αη イオン注入法を適用することに依り、例えば、ド
ーズ量Ｈ２Ｘ ｌ ０１６（ｃｌｌ−”）加速エネルギ
：８０（ＫｅＶ） として多結晶シリコン膜１２に砒素（Ａｓ）イオンの打
ち込みを行う。
ーズ量Ｈ２Ｘ ｌ ０１６（ｃｌｌ−”）加速エネルギ
：８０（ＫｅＶ） として多結晶シリコン膜１２に砒素（Ａｓ）イオンの打
ち込みを行う。
このイオン注入は、エミッタ電極及びその他の配線とな
るべき多結晶シリコン膜１２の導電性化並びにエミッタ
領域を形成する為に行われる。
るべき多結晶シリコン膜１２の導電性化並びにエミッタ
領域を形成する為に行われる。
Ｑｌｌｌ 通常のフォト・リソグラフィ技術を適用す
ることに依り、多結晶シリコン膜１２のパターニングを
行ってエミッタ電極とする。
ることに依り、多結晶シリコン膜１２のパターニングを
行ってエミッタ電極とする。
αω 熱処理を行って、多結晶シリコン膜１２に導入し
たＡｓを内部ベース領域９内に拡散してエミッタ領域１
３を形成する。
たＡｓを内部ベース領域９内に拡散してエミッタ領域１
３を形成する。
＋２１）１ この後、通常の技法を適用することに依
り、金属電極或いは保護膜などを形成して完成させる。
り、金属電極或いは保護膜などを形成して完成させる。
本実施例に於いて、外部ベース領域５、内部ベース領域
９、エミッタ領域１３は全て素子間分離絶縁膜２のエツ
ジに対してセルフ・アライメント方式で形成されている
ことが明らかである。
９、エミッタ領域１３は全て素子間分離絶縁膜２のエツ
ジに対してセルフ・アライメント方式で形成されている
ことが明らかである。
第１２図乃至第２２図は本発明に於ける他の実施例を解
説する為の工程要所に於ける半導体装置の要部切断側面
図であり、以下、これ等の図を参照しつつ説明する。尚
、第１図乃至第１）図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
説する為の工程要所に於ける半導体装置の要部切断側面
図であり、以下、これ等の図を参照しつつ説明する。尚
、第１図乃至第１）図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
第１２図参照
（１） 熱酸化法を適用することに依り、シリコン半
導体基板１の全面に亙って厚さ例えば６０００〔人〕乃
至１００００ （人〕程度の５ｉ０２からなる素子間分
離絶縁膜２を形成する。
導体基板１の全面に亙って厚さ例えば６０００〔人〕乃
至１００００ （人〕程度の５ｉ０２からなる素子間分
離絶縁膜２を形成する。
第１３図参照
（２） フォト・リソグラフィ技術に於けるレジスト
・プロセス及びエツチング・ガスを絶縁膜にはＣＦ４＋
ＣＨＦ３及びシリコンにはＢＣｌ ３ 十Ｃｊ２とする
ＲＩＥ法を適用することに依り、素子間分離絶縁膜２及
びシリコン半導体基板１の選択的エツチングを行って、
表面からシリコン半導体基板ｌ中の深さ４０００ （人
〕に達する開口２人を形成する。
・プロセス及びエツチング・ガスを絶縁膜にはＣＦ４＋
ＣＨＦ３及びシリコンにはＢＣｌ ３ 十Ｃｊ２とする
ＲＩＥ法を適用することに依り、素子間分離絶縁膜２及
びシリコン半導体基板１の選択的エツチングを行って、
表面からシリコン半導体基板ｌ中の深さ４０００ （人
〕に達する開口２人を形成する。
第１４図参照
（３）ＣＶＤ法を適用することに依り、厚さ例えば３０
００ （人〕程度の多結晶シリコン膜３を形成する。
００ （人〕程度の多結晶シリコン膜３を形成する。
（４） 必要部分を覆う適当なマスクを形成してから
、イオン注入法を適用することに依り、 ドーズｆｉ ： ３ Ｘ １０１５ （ｃｍ−’）加
速エネルギ：３５（ＫｅＶ） としてホウ素（Ｂ）イオンの打ち込みを行う。
、イオン注入法を適用することに依り、 ドーズｆｉ ： ３ Ｘ １０１５ （ｃｍ−’）加
速エネルギ：３５（ＫｅＶ） としてホウ素（Ｂ）イオンの打ち込みを行う。
（５）ＣＶＤ法を適用することに依り、厚さ例えば６０
００ （人〕程度のＳ ｉ ３ Ｎ ４膜４を形成する
。
００ （人〕程度のＳ ｉ ３ Ｎ ４膜４を形成する
。
この工程を経ると、加えられた熱に依って、さきに、多
結晶シリコン膜３に導入したＢがシリコン半導体基板１
に拡散され、ベース領域５′が形成されることは先の実
施例と変わりなく、また、このベース領域５′が素子間
分離絶縁膜２のエツジに対してセルフ・アラインされて
いることも勿論である。
結晶シリコン膜３に導入したＢがシリコン半導体基板１
に拡散され、ベース領域５′が形成されることは先の実
施例と変わりなく、また、このベース領域５′が素子間
分離絶縁膜２のエツジに対してセルフ・アラインされて
いることも勿論である。
第１５図参照
（６） エツチング・ガスをＣＦ、＋ＣＨＦ３とする
ＲＩＥ法を適用することに依り、Ｓ ｉ ５Ｎ４Ｉｌ１
４のエッチ・バックを行い、多結晶シリコン膜３の表面
が露出された状態で停止させる。
ＲＩＥ法を適用することに依り、Ｓ ｉ ５Ｎ４Ｉｌ１
４のエッチ・バックを行い、多結晶シリコン膜３の表面
が露出された状態で停止させる。
第１６図参照
１７）Ｓｉ３Ｎ４膜４を耐酸化性マスクとする選択的熱
酸化法を適用することに依り、多結晶シリコンＩＩ ３
の表面に５ｉ０２からなる厚さが例えば１０００ （人
〕程度の！Ｉｋ Ｉ！膜６を形成する。
酸化法を適用することに依り、多結晶シリコンＩＩ ３
の表面に５ｉ０２からなる厚さが例えば１０００ （人
〕程度の！Ｉｋ Ｉ！膜６を形成する。
第１７図参照
（８）熱燐酸液に浸漬するなどしてＳｉ３Ｎ４膜４を除
去し、再び開口２Ａを形成する。
去し、再び開口２Ａを形成する。
第１８図参照
（９１ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人）程度のＳ ｉ０２からなる絶縁膜７を形成
する。
００ （人）程度のＳ ｉ０２からなる絶縁膜７を形成
する。
Ｑｌ エツチング・ガスを例えばＣＦ４＋ＣＨＦ３と
するＲＩＥ法を適用することに依り、絶縁膜７の異方性
エツチングを行う。
するＲＩＥ法を適用することに依り、絶縁膜７の異方性
エツチングを行う。
第１９図参照
αＤ エツチング・ガスＢＣＩ ３＋ＣＪ！ ２とする
ＲＩＥ法を適用することに依り、開口２人の底に表出さ
れている多結晶シリコン膜３のエツチングを行ってシリ
コン半導体基板１０表面を露出させる。
ＲＩＥ法を適用することに依り、開口２人の底に表出さ
れている多結晶シリコン膜３のエツチングを行ってシリ
コン半導体基板１０表面を露出させる。
０２５ ドライ窒素雰囲気中で、温度を９００（”Ｃ
）、時間を３０〔分〕とする熱処理を行う。
）、時間を３０〔分〕とする熱処理を行う。
この工程に依り、多結晶シリコン膜３中に打ち込まれて
いたホウ素がシリコン半導体基板１中に更に拡散されて
外部ベース領域５が形成される。
いたホウ素がシリコン半導体基板１中に更に拡散されて
外部ベース領域５が形成される。
第２０図参照
０濁 熱酸化法を適用することに依り、シリコン半導体
基板１と多結晶シリコン膜３の表出されている部分に５
ｉ０２からなる厚さ例えば２５０〔人〕程度の絶縁膜８
を形成する。
基板１と多結晶シリコン膜３の表出されている部分に５
ｉ０２からなる厚さ例えば２５０〔人〕程度の絶縁膜８
を形成する。
αａ イオン注入法を適用することに依り、例えば、ド
ーズｍ ： ３ Ｘ １０１３（ｃａｂ−３）加速エネ
ルギ：１０（ＫｅＶ） としてＢイオンの打ち込みを行って内部ベース領域９を
形成する。
ーズｍ ： ３ Ｘ １０１３（ｃａｂ−３）加速エネ
ルギ：１０（ＫｅＶ） としてＢイオンの打ち込みを行って内部ベース領域９を
形成する。
第２１図参照
ａω ＣＶＤ法を適用することに依り、Ｓ ｉ Ｏ２か
らなる厚さが例えば５００〔人〕程度の絶縁膜ＩＯを形
成し、引き続き、厚さが例えば５００〔人〕程度である
多結晶シリコン１）！１）を形成する。
らなる厚さが例えば５００〔人〕程度の絶縁膜ＩＯを形
成し、引き続き、厚さが例えば５００〔人〕程度である
多結晶シリコン１）！１）を形成する。
αｅ エツチング・ガスを例えば多結晶シリコン膜には
ＢＣｌ３ ＋Ｃ１２、絶縁膜にはＣＦ、＋ＣＨＦ３とす
るＲＩＥ法を適用することに依り、多結晶シリコン膜１
）、絶縁膜１０．絶縁膜８の異方性エツチングを行う。
ＢＣｌ３ ＋Ｃ１２、絶縁膜にはＣＦ、＋ＣＨＦ３とす
るＲＩＥ法を適用することに依り、多結晶シリコン膜１
）、絶縁膜１０．絶縁膜８の異方性エツチングを行う。
これに依って、多結晶シリコン膜１）及び絶縁膜ｌＯは
開口２Ａの側壁に被着されたもののみが残り、且つ、シ
リコン半導体基板１の一部表面、即ち、内部ベース領域
９の一部が表出される。
開口２Ａの側壁に被着されたもののみが残り、且つ、シ
リコン半導体基板１の一部表面、即ち、内部ベース領域
９の一部が表出される。
第２２図参照
０η ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人）程度の多結晶シリコン膜１２を形成する。
００ （人）程度の多結晶シリコン膜１２を形成する。
α目 イオン注入法を適用することに依り、例えば、ド
ーズ量：２Ｘ１０１６（口４〕 加速エネルギ：８０（ＫｅＶ） として多結晶シリコン膜１２に砒素（Ａｓ）イオンの打
ち込みを行う。
ーズ量：２Ｘ１０１６（口４〕 加速エネルギ：８０（ＫｅＶ） として多結晶シリコン膜１２に砒素（Ａｓ）イオンの打
ち込みを行う。
０９ 通常のフォト・リソグラフィ技術を適用すること
に依り、多結晶シリコン膜１２のパターニングを行って
エミッタ電極とする。
に依り、多結晶シリコン膜１２のパターニングを行って
エミッタ電極とする。
（２ｍ 熱処理を行って、多結晶シリコン膜１２に導
入したＡｓを内部ベース領域９内に拡散してエミッタ領
域１３を形成する。
入したＡｓを内部ベース領域９内に拡散してエミッタ領
域１３を形成する。
この後、通常の技法を適用することに依り、金属電極或
いは保護膜などを形成して完成させる。
いは保護膜などを形成して完成させる。
本実施例に於いても、外部ベース領域５、内部ベース領
域９、エミッタ領域１３が全て素子間分離絶縁膜２のエ
ツジに対してセルフ・アライメント方式で形成されてい
ることは勿論であり、また、第１図乃至第１）図に関し
て説明した実施例に依って得られたバイポーラ半導体装
置と比較すると、シリコン半導体基板１をエツチングし
た分だけベース・コンタクトの面積が大きくなることか
ら、コンタクト抵抗が低減される旨の利点がある。
域９、エミッタ領域１３が全て素子間分離絶縁膜２のエ
ツジに対してセルフ・アライメント方式で形成されてい
ることは勿論であり、また、第１図乃至第１）図に関し
て説明した実施例に依って得られたバイポーラ半導体装
置と比較すると、シリコン半導体基板１をエツチングし
た分だけベース・コンタクトの面積が大きくなることか
ら、コンタクト抵抗が低減される旨の利点がある。
本発明に依るバイポーラ半導体装置の製造方法に於いて
は、半導体基板上に形成された絶縁膜或いは半導体基板
及びその上に形成された絶縁膜の素子形成予定部分を選
択的にエツチングして該半導体基板表面或いは内部に達
する開口を形成し、シリコン膜を形成してから該シリコ
ン膜に選択的に不純物イオンを注入し、耐酸化性マスク
となる被膜を形成すると共に前記開口内のシリコン膜か
ら不純物を前記半導体基板に拡散してベース領域を形成
し、そして、同じ開口を利用して内部ベース領域やエミ
ッタ領域を形成している。
は、半導体基板上に形成された絶縁膜或いは半導体基板
及びその上に形成された絶縁膜の素子形成予定部分を選
択的にエツチングして該半導体基板表面或いは内部に達
する開口を形成し、シリコン膜を形成してから該シリコ
ン膜に選択的に不純物イオンを注入し、耐酸化性マスク
となる被膜を形成すると共に前記開口内のシリコン膜か
ら不純物を前記半導体基板に拡散してベース領域を形成
し、そして、同じ開口を利用して内部ベース領域やエミ
ッタ領域を形成している。
前記構成を採ることに依り、ベース領域やエミッタ領域
は素子間分離絶縁膜のエツジに対してセルフ・アライメ
ント方式で形成することができる為、それ等の位置合わ
せ余裕を採ることは全く不要であり、従って、この種の
バイポーラ半導体装置を微細化することが可能となって
、更なる高集積化及び高速化が実現される。
は素子間分離絶縁膜のエツジに対してセルフ・アライメ
ント方式で形成することができる為、それ等の位置合わ
せ余裕を採ることは全く不要であり、従って、この種の
バイポーラ半導体装置を微細化することが可能となって
、更なる高集積化及び高速化が実現される。
第１図乃至第１）図は本発明一実施例を説明する為の工
程要所に於ける半導体装置の要部切断側面図、第１２図
乃至第２２図は本発明に於ける他の一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面図、第
２３図乃至第２７図は従来例を説明する為の工程要所に
於ける半導体装置の要部切断側面図をそれぞれ表してい
る。 図に於いて、１はシリコン半導体基板、２は絶縁膜、２
Ａは開口、３は多結晶シリコン膜、４はＳ ｉ ３ Ｎ
４膜、５′はベース領域、５は外部ベース領域、６は
絶縁膜、７は絶縁膜、８は絶縁膜、９は内部ベース領域
、ｌＯは絶縁膜、１）は多結晶シリコン膜、１２はエミ
ッタ電極である多結晶シリコン膜、１３はエミッタ領域
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
程要所に於ける半導体装置の要部切断側面図、第１２図
乃至第２２図は本発明に於ける他の一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面図、第
２３図乃至第２７図は従来例を説明する為の工程要所に
於ける半導体装置の要部切断側面図をそれぞれ表してい
る。 図に於いて、１はシリコン半導体基板、２は絶縁膜、２
Ａは開口、３は多結晶シリコン膜、４はＳ ｉ ３ Ｎ
４膜、５′はベース領域、５は外部ベース領域、６は
絶縁膜、７は絶縁膜、８は絶縁膜、９は内部ベース領域
、ｌＯは絶縁膜、１）は多結晶シリコン膜、１２はエミ
ッタ電極である多結晶シリコン膜、１３はエミッタ領域
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司
Claims (2)
- （１）半導体基板上に形成された絶縁膜の素子形成予定
部分に開口を形成して該半導体基板の一部を表出させる
工程と、 次いで、シリコン膜を形成してから前記開口内に不純物
イオンを注入する工程と、 次いで、耐酸化性マスクとなる被膜を形成すると共に前
記開口内のシリコン膜から不純物を前記半導体基板に拡
散してベース領域を形成する工程と、 次いで、前記耐酸化性マスクとなる被膜を表面から除去
して前記開口内に在るもののみを残す工程と、 次いで、前記被膜を耐酸化性マスクとする選択的熱酸化
を行って前記シリコン膜表面に絶縁膜を形成する工程と
、 次いで、前記被膜を除去して再び前記半導体基板の一部
を表出させる前記開口を具現させた後、該開口の内側に
絶縁膜を形成してから内部ベース領域の形成とエミッタ
領域の形成を順に行う工程と を含んでなることを特徴とするバイポーラ半導体装置の
製造方法。 - （２）半導体基板並びにその上に形成された絶縁膜の素
子形成予定部分を選択的にエッチングして該半導体基板
内にまで達する開口を形成する工程と、 次いで、シリコン膜を形成してから前記開口内に不純物
イオンを注入する工程と、 次いで、耐酸化性マスクとなる被膜を形成すると共に前
記開口内のシリコン膜から不純物を前記半導体基板に拡
散してベース領域を形成する工程と、 次いで、前記耐酸化性マスクとなる被膜を表面から除去
して前記開口内に在るもののみを残す工程と、 次いで、前記被膜を耐酸化性マスクとする選択的熱酸化
を行って前記シリコン膜表面に絶縁膜を形成する工程と
、 次いで、前記被膜を除去して再び前記半導体基板の一部
を表出させる前記開口を具現させた後、該開口の内側に
絶縁膜を形成してから内部ベース領域の形成とエミッタ
領域の形成を順に行う工程と を含んでなることを特徴とするバイポーラ半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29108188A JPH02139936A (ja) | 1988-11-19 | 1988-11-19 | バイポーラ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29108188A JPH02139936A (ja) | 1988-11-19 | 1988-11-19 | バイポーラ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02139936A true JPH02139936A (ja) | 1990-05-29 |
Family
ID=17764191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29108188A Pending JPH02139936A (ja) | 1988-11-19 | 1988-11-19 | バイポーラ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02139936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229310A (en) * | 1991-05-03 | 1993-07-20 | Motorola, Inc. | Method for making a self-aligned vertical thin-film transistor in a semiconductor device |
-
1988
- 1988-11-19 JP JP29108188A patent/JPH02139936A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229310A (en) * | 1991-05-03 | 1993-07-20 | Motorola, Inc. | Method for making a self-aligned vertical thin-film transistor in a semiconductor device |
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