JPH0212807A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0212807A JPH0212807A JP63162877A JP16287788A JPH0212807A JP H0212807 A JPH0212807 A JP H0212807A JP 63162877 A JP63162877 A JP 63162877A JP 16287788 A JP16287788 A JP 16287788A JP H0212807 A JPH0212807 A JP H0212807A
- Authority
- JP
- Japan
- Prior art keywords
- alignment mark
- insulating film
- semiconductor substrate
- metal wiring
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 abstract description 4
- 238000002161 passivation Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の特にアライ
クの構造に関するものである。
メ
ン
トマー
［従来の技術］
従来のスクライブ領域に形成されたアライメントマーク
の構造は、時開６０−３５５１４のように単純にアライ
チケメーカーの所望するアライメントマークなスクライ
ブ領域の半導体基板上に形成したものであった。
の構造は、時開６０−３５５１４のように単純にアライ
チケメーカーの所望するアライメントマークなスクライ
ブ領域の半導体基板上に形成したものであった。
［発明が解決しようとする課題］
しかし、前述の従来技術では、特に金属配線層のアライ
メントマークの場合、前記アライメントマークの下の半
導体基板が前記アライメントマークを形成する時のフォ
トエツチング工程時のエツチングにおいて、エツチング
されてえぐられたり後工程の絶縁膜形成時の前洗浄とし
ての弗化水素酸水溶液によるエツチングによってもエツ
チングされてさらにえぐられることになる。このような
状況においても前記アライメントマークの寸法が十分に
太ければ問題はないが、半導体装置そのものがより微細
化される中で、使用するアライナ−も縮小投影型露光装
置（以下ステッパーと記す）となり、アライメントマー
クも２μｍ前後という細い物になって来ているために、
エツチングのされ王台によっては、アライメントマーク
が半導体基板に保持され得なくなる程までエツチングさ
れてしまい、アライメントマークのパターンの一部また
は全てが半導体基板より剥離してしまう事が発生する。
メントマークの場合、前記アライメントマークの下の半
導体基板が前記アライメントマークを形成する時のフォ
トエツチング工程時のエツチングにおいて、エツチング
されてえぐられたり後工程の絶縁膜形成時の前洗浄とし
ての弗化水素酸水溶液によるエツチングによってもエツ
チングされてさらにえぐられることになる。このような
状況においても前記アライメントマークの寸法が十分に
太ければ問題はないが、半導体装置そのものがより微細
化される中で、使用するアライナ−も縮小投影型露光装
置（以下ステッパーと記す）となり、アライメントマー
クも２μｍ前後という細い物になって来ているために、
エツチングのされ王台によっては、アライメントマーク
が半導体基板に保持され得なくなる程までエツチングさ
れてしまい、アライメントマークのパターンの一部また
は全てが半導体基板より剥離してしまう事が発生する。
この場合、当然正規のアライメントマークではないため
に後工程のアライメントにおいてアライメント不能とな
り、半導体装置の製造に大きな支障をきたすものである
。
に後工程のアライメントにおいてアライメント不能とな
り、半導体装置の製造に大きな支障をきたすものである
。
また、問題はこればかりではなく、剥離したアライメン
トマークのパターンの１つ１つが、同一の半導体基板上
に付着した場合は、金属配線層の有効パターン内の特に
配線パターン間に付着した時は電気的短絡を発生させて
その半導体装置は不良品となり、多く発生すれば歩留り
低下という大きな問題を引きおこす。また、その検査時
には、不良品と判定されなくても、長期間の使用におい
て不良となる事もあり、信頼性低下を招くものであり、
半導体装置そのものや、製造メーカーの社会的信頼度を
大きく低下させるものである。これは、製造上の支障や
歩留り低下等よりもより重大な問題であると考えられる
ものである。
トマークのパターンの１つ１つが、同一の半導体基板上
に付着した場合は、金属配線層の有効パターン内の特に
配線パターン間に付着した時は電気的短絡を発生させて
その半導体装置は不良品となり、多く発生すれば歩留り
低下という大きな問題を引きおこす。また、その検査時
には、不良品と判定されなくても、長期間の使用におい
て不良となる事もあり、信頼性低下を招くものであり、
半導体装置そのものや、製造メーカーの社会的信頼度を
大きく低下させるものである。これは、製造上の支障や
歩留り低下等よりもより重大な問題であると考えられる
ものである。
そこで本発明は、前述のような問題点を解決するもので
、その目的とするところは、半導体基板より剥離しない
アライメントマークを提供するところにある。
、その目的とするところは、半導体基板より剥離しない
アライメントマークを提供するところにある。
［課題を解決するための手段］
本発明の半導体装置はスクライブ領域に形成する金属配
線層のアライメントマークを半導体基板の上に第１絶縁
膜を介して配線形成し、その上部に第２絶縁膜を形成し
た事を特徴とする。
線層のアライメントマークを半導体基板の上に第１絶縁
膜を介して配線形成し、その上部に第２絶縁膜を形成し
た事を特徴とする。
［実施例コ
第１図は本発明の実施例のスクライプ領域のアライメン
トマークの平面図であり、第２図は断面図である。
トマークの平面図であり、第２図は断面図である。
スクライプ領域６に形成されたステッパー用の金属配線
層のアライメントマーク５は、半導体基板１の上に形成
した第１絶縁膜２の上に形成されている。さらにはアラ
イメントマーク乙の上に、第２絶縁膜４を形成しその上
にパッシベーション膜５を形成した。
層のアライメントマーク５は、半導体基板１の上に形成
した第１絶縁膜２の上に形成されている。さらにはアラ
イメントマーク乙の上に、第２絶縁膜４を形成しその上
にパッシベーション膜５を形成した。
この構造によれば、金属配線層のアライメントマーク６
の下の半導体基板１はエツチングされる事はなくなり、
アライメントマーク３は保持される。
の下の半導体基板１はエツチングされる事はなくなり、
アライメントマーク３は保持される。
［発明の効果］
以上述べたように、本発明によれば、スクライプ領域に
形成された金属配線層のアライメントマークは、後工程
のエツチング及び処理において、剥離する事なく保持さ
れ、アライメント不能になる事もなくなり半導体装置の
製造に大きな支障を与える事はなくなった。また、アラ
イメントマークの剥離により生じた初期不良はなくなり
歩留りは向上しコスト低減がはかられコストパフォーマ
ンスは大きくなった。さらに、長期信頼性の向上もはか
られることも明らかであり、効果は大きなものである。
形成された金属配線層のアライメントマークは、後工程
のエツチング及び処理において、剥離する事なく保持さ
れ、アライメント不能になる事もなくなり半導体装置の
製造に大きな支障を与える事はなくなった。また、アラ
イメントマークの剥離により生じた初期不良はなくなり
歩留りは向上しコスト低減がはかられコストパフォーマ
ンスは大きくなった。さらに、長期信頼性の向上もはか
られることも明らかであり、効果は大きなものである。
本発明の効果は、金属配線層のアライメントマーりの半
導体基板からの剥離を防止する手段としてアライメント
マークの下に半導体基板よりエツチングされにくい膜質
の絶縁膜を形成するものであり、その膜質の種類や膜厚
、パターンの形等によっているいろな組み合せが可能で
あり、応用範囲、自由度の大きい発明と言える。よって
実施例で示したアライメントマークの周辺にのみ形成し
てもスクライブ領域全体において形成しても同等の効果
は得られるものである。
導体基板からの剥離を防止する手段としてアライメント
マークの下に半導体基板よりエツチングされにくい膜質
の絶縁膜を形成するものであり、その膜質の種類や膜厚
、パターンの形等によっているいろな組み合せが可能で
あり、応用範囲、自由度の大きい発明と言える。よって
実施例で示したアライメントマークの周辺にのみ形成し
てもスクライブ領域全体において形成しても同等の効果
は得られるものである。
さらには、本発明の効果はアライメントマークのみにで
はなく、スクライプ領域に形成される他の金属配線層の
パターン（たとえば、アライメントずれを測定するパタ
ーン、解像度を検査するパターン、工程を識別するため
のパターン等）に実施しても同様の効果を得ることがで
きるものである。
はなく、スクライプ領域に形成される他の金属配線層の
パターン（たとえば、アライメントずれを測定するパタ
ーン、解像度を検査するパターン、工程を識別するため
のパターン等）に実施しても同様の効果を得ることがで
きるものである。
第１図は本発明の実施例のスクライプ領域のアライメン
トマークの平面図。 第２図は本発明の実施例のスクライプ領域のアライメン
トマークの断面図。 １・・・・・・・・・半導体基板 ２・・・・・・・・・第１絶縁膜 ６・・・・・・・・・金属配線層のアライメントマーク
４・・・・・・・・・第２絶縁膜 ５・・・・・・・・・パッシベーション膜６・・・・・
・・・・スクライプ領域
トマークの平面図。 第２図は本発明の実施例のスクライプ領域のアライメン
トマークの断面図。 １・・・・・・・・・半導体基板 ２・・・・・・・・・第１絶縁膜 ６・・・・・・・・・金属配線層のアライメントマーク
４・・・・・・・・・第２絶縁膜 ５・・・・・・・・・パッシベーション膜６・・・・・
・・・・スクライプ領域
Claims (1)
- スクライブ領域に形成された金属配線層のアライメント
マークを有する半導体装置において、半導体基板の上に
第１絶縁膜を介して前記アライメントマークを配置し、
その上部に形成された第２絶縁膜を具備する事を特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162877A JP2666383B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162877A JP2666383B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212807A true JPH0212807A (ja) | 1990-01-17 |
| JP2666383B2 JP2666383B2 (ja) | 1997-10-22 |
Family
ID=15762966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162877A Expired - Fee Related JP2666383B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666383B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702567A (en) * | 1995-06-01 | 1997-12-30 | Kabushiki Kaisha Toshiba | Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features |
| JP2019101357A (ja) * | 2017-12-07 | 2019-06-24 | エイブリック株式会社 | 半導体装置及び半導体装置の位置検出方法及び半導体装置の製造方法 |
-
1988
- 1988-06-30 JP JP63162877A patent/JP2666383B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702567A (en) * | 1995-06-01 | 1997-12-30 | Kabushiki Kaisha Toshiba | Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features |
| US5917205A (en) * | 1995-06-01 | 1999-06-29 | Kabushiki Kaisha Toshiba | Photolithographic alignment marks based on circuit pattern feature |
| JP2019101357A (ja) * | 2017-12-07 | 2019-06-24 | エイブリック株式会社 | 半導体装置及び半導体装置の位置検出方法及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2666383B2 (ja) | 1997-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01276737A (ja) | 半導体装置の製造方法 | |
| JPH0212807A (ja) | 半導体装置 | |
| JP2666393B2 (ja) | 半導体装置 | |
| JPH01276627A (ja) | 半導体装置 | |
| JPH05283412A (ja) | 半導体装置，およびその製造方法 | |
| JPS59182541A (ja) | 半導体装置の製造方法 | |
| JP2975871B2 (ja) | 合わせマークの位置ずれ検査方法 | |
| JPH05190533A (ja) | 半導体素子の表面保護膜およびその製造方法 | |
| JPH01241117A (ja) | アライメント・マーク | |
| JPH0479333A (ja) | 半導体集積回路 | |
| JPH0372653A (ja) | 半導体装置 | |
| JPH0245909A (ja) | 半導体装置の製造方法 | |
| JPS62143052A (ja) | マスク | |
| JPH01276626A (ja) | 半導体装置 | |
| JPH0997796A (ja) | 半導体装置の製造方法 | |
| JPS6148708B2 (ja) | ||
| JPH03185750A (ja) | 半導体装置 | |
| JPH0442559A (ja) | 半導体装置の製造方法 | |
| JPH084108B2 (ja) | 半導体装置の製造方法 | |
| JPH04250628A (ja) | 半導体装置の製造方法 | |
| JPS59152643A (ja) | 配線形成方法 | |
| JPH05175300A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63160330A (ja) | マスクアライメントの方法 | |
| JPH02199835A (ja) | 半導体集積回路装置の製造方法 | |
| JPS62237730A (ja) | 半導体装置の制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |