JPH0198255A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体記憶装置、特にダイナミックランダムア
クセスメモリ（Ｄｙｎａｍｉｃ　ＲａｎｄｏｍＡｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ　；以下、Ｄ−ＲＡＭという。）に
関する。

Ｍ　Ｉ　Ｓ　（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−８層
ｍｉｃｏｎｄｕｃｔｏｒ）型の半導体記憶装置の高速化
、高集積化のために、そのゲート電極の材料としてモリ
ブデン（Ｍｏ）、タンタル（Ｔａ）あるいはタングステ
ン（Ｗ）などの高融点金属を用いることが考えられてい
る。これらの金属材料は多結晶シリコンなどに比べて低
抵抗であるという利点と、多結晶シリコンと同様に、ソ
ース・ドレイン領域形成にあたって自己整合可能である
という利点とを備えている。それゆえ、半導体記憶装置
の高速化、高集積化を実現する上で極めて有効である。

特に、Ｄ−ＲＡＭにおいては高速化、高集積化を計る要
求が強く、上述した金属材料を用いたＤ−ＲＡＭが例え
ば文献＝　ＩＥＥＥ　Ｔｒａｎｓａｃｔ　１ｏｎｓｏｎ
　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ、　Ｅ
Ｄ−２７、Ｎ１８．’Ａｕｇｕｓｔ　１９８０”のｐ１
６０２−ｐ１６０６に記載されている。この文献によれ
ば、１層目の配線である多結晶シリコン層はメモリセル
を動作させるための周辺回路のＭＩＳ型電界効果トラン
ジスタ（以下、ＭＩＳＦＥＴという。〕のゲート電極お
よびメモリセルの一荷蓄積用のキャパシタの一電極とし
て利用し、２／ａ目の配線であるモリブデン層はメモリ
セル中のＭＩＳＦＥＴのゲート電極すなわちワード線と
して使用している。

つまり、モリブデン層は（１２数のメモリセルによって
構成されているメモリアレイ内で使用されているのみで
ある。

ところで、かかる高融点金属の適用に際し【、本発明者
等は以下のような点について問題量ｇＲ７持った。

すなわち、高融点金属膜はＳ　ｉＯ，膜などとの密着性
が愚い。また製造工程中に混入するす）　ＩＪウムイオ
ンなどの不純物を透過しやすく、これがＳｉとＳｔＯ，
との界面に達してスレツクロールド電圧−（Ｖｔｈ）を
変動させ、安定な特性ｔもりたＭＩＳＦＥＴが得られな
い。特に、メモリセル内のＭＩＳＦＥＴとは異なり、微
少な信号を確実に増幅する必要のあるセンスアンプ等の
周辺回路を構成するＭＩＳＦＥＴにおいては、そのＭＩ
ＳＦＥＴのゲート電極としてかかる高融点金属のみを使
用するのは不適当であった。

さらに、段差がゆるやかなＬ　ＯＣＯＳ　（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）技術を適
用して形成したフィールド絶縁膜上にその高融点金属よ
り成る配線層を形成するのにもかかわらず、２層目の配
線層としてその高融点金Ｍ’＆用いたためにＩ　Ｍ目の
配線層と交叉する箇所で断線奮起こし易い。

本発明は上述の間辿意誠九基づい℃成されたものである
。

本発明の目的は、高速で信頼性の高い半導体記憶装ｆ［
’提供することにある。

以下本発明を具体的実施例に従り℃説明する。

以下に説明した実施例は、本発明を６４ＫｂｉｔＤ−Ｒ
ＡＭＫｉ用したものである。

まず、第１人図および第１Ｂ図な用い曵説明する。第１
Ａ図はメモリアレイ内のメモリセル構造を示す部分断面
図、第１ＢＩＩはメモリアレイの周辺に構成されろＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ構造を示す部分断面図である。

第１Ａ図において、Ｐ涜シリコン基板１０１の上面には
２つのメモリセルが形成されている。すなわち、基板１
０１内に絶縁分離用のフィールドＳ　ｉＯ，膜１０５が
形成され、このフィールドＳｉ〇。

膜１０５Ｖｃよって取り！［ねた基板１０１の上面にメ
モリセルＭ−ＣＥ　Ｌ＋　−Ｍ−ＣＥ　Ｌ＊がそれぞれ
形成されている。

メモリセルＭ　−ＣＥ　Ｌ　ｒは、基板１０１内に選択
的に形成されたＮ＋型領領域１１９１２０をソースおよ
びドレイン領域とし、そのＮ”Ｗ領域１１９．１２０間
の基板１０１表面にゲー）Ｓｉｎ。

ｉｌｌ　０９’％’介して形成された多結鵡シリコン層
１１４とシリコンを含有したモリブデン層１２９とから
成る多層構造導体／ａをゲート電極としたＭＩＳＦＥＴ
と、多結晶シリコン層１０８″４１ニ一方の電極（プレ
ート電極ンとし、５ｉｌＮ４膜１０６Ｙ防電体層とし、
ゲートｓｉＯ，膜１０６下に誘起されるＮ型反転層（図
示せず）を他方の電極とした電荷蓄積用キャパシタとか
ら成っている。

一方、メモリセルＭ−ＣＥ　Ｌ！は基板１０１内に選択
的に形成されたＮ＋型領領域１２１１２２ｔンースおよ
びドレイン領域とし、七のＮ＋＋傾城１２１．１２２間
の基板１０１表面にゲート８１０１膜１０９を介して形
成された多結晶シリコン層１１４とシリコンを含有した
モリブデン層１２９とから成る多層構造等体層ｔゲート
電極としたＭＩＳＦＥＴと、多結晶シリコン層１０８を
一方の電極（プレート電極）とし、Ｓｉ、Ｎ４膜１０６
を６電体層とし、ゲー）Ｓｉｎｓ膜１０膜下０６下され
るＮ減反転層な他方の電極とした電荷蓄積用キャパシタ
とから成っている。

上記多結晶シリコンＭ１０８は同図から明らかなように
すべてのメモリ内におけるキャノ（シタの共通電極とな
っている。そして、この多結晶シリコン層１０８に電源
電圧ＶＣＣを印加することによりて上記Ｎ型反転層が誘
起される。このキャノくシタの共通電極は比較的高比抵
抗である多結晶シリコン層を用いても、常に一定電圧（
電源電圧Ｖｃｃ　）がそこに印加されるため何等Ｄ−Ｒ
ＡＭの動作速度には影響しない。

上記多層構造導体層（１１４、１１９）は、ＭＩＳＦＥ
Ｔのゲート電極であるとともにワード線と呼ぶ配線層で
もある。

上記多層構造導体層（１１４，１２９）上には層間絶縁
膜としてリン・シリケート・ガラス膜１１８が形成され
、そしてそのガラス膜１１８上にはＮ＋整領領域１１９
１２２に接続するアルミニウムから成るデータ線ＤＬが
形成されている。

第１Ｂ図において、Ｐ型シリコン基板１０１の上面には
一つのＭＩＳＦＥＴが形成されている。

例えば、このＭＩＳＦＥＴは、ソース領域、ドレイン領
域、ゲート絶縁膜およびゲート電極がＮ＋型領領域１２
３’Ｎ＋型領領域１２４ゲートＳｉ０ｇ膜１０９および
多結晶シリコン層１１４とシリコンを含有したモリブデ
ンＮＪ１２９とから成る多層構造導体層によってそれぞ
れ構成されている。Ｎ＋型領領域１２３はゲート電極と
同じ多層構造導体層（１１４，１２９）が、Ｎ＋型領領
域１２４はアルミニウムから成る導体ＰＪ（配置層）１
２７がそれぞれ接続されている。

このような構造のＭＩＳＦＥＴは、例えばセンスアンプ
等の周辺回路を構成するものである。

次に、本発明のような構成とすることによって得られる
効果を述べる。

（１）　　ワード線ならびに周辺回路内のＭＩｓＦＥＴ
のゲート電極は、ソースおよびドレイン額域を形成する
ための不純物拡散温度に充分耐られ、しかも低比抵抗で
ある高融点金属材料が主体となっている。したがりて、
そのゲート電極ｔマスクとしてソースおよびドレイン領
域を選択的に形成することかできるので、ＭＩＳＦＥＴ
の占有面積は小さくなる。したがりて、高集積化された
Ｄ−ＲＡＭ７に得ることができる。また、速度の面では
、多結晶シリコンをワード線等に用いたＤ−ＲＡＭに比
べ【速くなる。すなわち、本発明による多層構造導体層
の比抵抗は８０〜１５０μΩ鍔であり、従来のＤ−ＲＡ
Ｍに使用していた多結晶シリコンの比抵抗より約１桁程
度小さい。したがって、従来のＤ−ＲＡＭより信号の遅
延時間の小さいＤ−ＲＡＭが得られる。

（２）ワード線として多結晶シリコン層とその上に形成
した高融点金属層とから成る多層構造導体層を用いてい
る。つまり、ワード線の下層導体層はステップカバレジ
および絶Ｒ膜、特にＳｔＯ，膜に対して密着性のよい多
結晶シリラフ層より成っている。したがって、線間容量
を小さくするために第１層目であるキャパシタのプレー
ト電極と第２層目であるワード線との間の層間絶縁膜な
厚く形成してもそのワード線の断線は生じにくい。すな
わち、第１Ｃ図に示すようにゲートＳｔＯ＊膜１０９の
表面から眉間絶縁膜１１０表面までの段差Ｓが大きくな
っても、ワード線として用いる多層構造導体ＮＪ（１１
４，１２９）は断線しにくい。

それゆえ、上期層間絶縁膜１１０の形成は、プレート電
極として用いる多結晶シリコン層１０８の酸化によらず
、例えばＣＶＤ　（Ｃｈｅｍｉｃａｌ　ＶａｐｏｕｒＤ
ｅｐｏｓｉｔｉｏｎ）法によりて十分厚く形成すること
ができる。結果として、線間容量が小さく注るからワー
ド線の時定数も小さくなり、信号の伝播遅延時間が充分
短縮される。

一方、前記した文献に開示されているようにワード線と
して高融点金属材料のみより成る導体層を用いた場合、
キャパシタのプレート電極とワード線との交差する部分
でそのワード線が断線してしまう問題がある。なぜなら
ば、その、導体層はスパッタ等により形成しなければな
らず、そのため、ワード線のステップカバレージが悪い
。また、その導体層はｓｉｏ、膜に対して密着性が悪い
。したがって、プレート電極とワード線との間の層間絶
縁膜は厚くできな〜・。結果として、高融点金属材料を
用いてワード線の抵抗を小さくしても線間容量が大きく
なってワード線の時定数は充分小さくならない。それゆ
え、信号の伝播遅延時間は充分短縮されない。

（３）多層構造導体層の上層である高融点金属層（モリ
ブデン層）には下層と同じ材料である半導体（シリコン
）を含有させている。この半導体によって、上層の高融
点金属層と下層の半導体層との密着が確実となる。なお
、多層構造導体層形成後の熱処理、例えば熱拡散等によ
って両層間の剥離が生じないようにするためには、この
半導体層の含有率は約４０重量％以上であることが好ま
しい。

（４）電荷蓄積用キャパシタの肪電体として５ｉｌＮ４
（窒化シリコン）を用いている。このＳｉ、Ｎ４の比誘
電率は、キャパシタの訪電体として一般的に使用されて
いるＳｉｎ、の比誘電率の約２倍である。

それゆえ、Ｓｉ、Ｎ４を用いたキャパシタの単位面積当
りの容址は大きい。結果として、岑ヤパシタの占有面積
を小さくすることができ、Ｄ−ＲＡＭの高集積化を計る
ことができる。

次に本実施例の６４にピッ）Ｄ−ＲＡＭについてさらに
具体的に説明する。

第２図は本発明に係る６４にピッ）Ｄ−ＲＡＭの回路図
である。このＤ−ＲＡＭの主要部分は、複数のメモリセ
ルＭ−ＣＥＬから成るメモリアレイＭ−ＡＲＹと周辺回
路すなわちセンスアンプＳＡ、ダミーアレイＤ−ＡＲＹ
、カラムスイッチＣ−５Ｗ、ロウデコーダおよびカラム
デコーダＲＣ−ＤＣＲ，アドレスバッファ人ＤＢ、デー
タ人力バッファＤＩＢおよびデータ出力バッファＤＯＢ
から成りズいる。

Ｍ−ＡＲＹは情報を記憶する単位であるＭ−ＣＥＬが集
っている領域であり、周辺回路は１つのＭ−ＣＥＬＹ選
択して情報を読出し、増幅し、出力するなどの働きをす
る。すなわち、ＡＤＢはＩＣの外部から入力されたアド
レス信号Ａ０〜Ａｉ押よびＡｉ＋ｘ　−Ａｊ　ｖｔ、か
るべき信号に変換した後ＲＣ−ＤＣＨに送出し、ＲＣ−
ＤＣＲはこの信号に基づいて１本のワード線例えばＷＬ
Ｉ−ｚおよび１つのカラムスイッチに対応した１対のデ
ータ線ＤＬＲ−１，ＤＬ１−１’を選択する。この結果
１つのＭ　−ＣＥ　Ｌが選択される。Ｍ−ＣＥＬは電荷
蓄積用キャパシタＣｓ内の電荷の有無によって情報を蓄
積しており、ＷＬＩ−ｖに印加される信号によっ【ゲー
トＭＩＳＦＥＴＱｍＹ４通させろと情報がＣ８内の電荷
を放電する形でＤＬ　Ｌ−１に読出される。ＳＡは読出
された情報を増幅し、ＤＯＢを経て出力される。

次に、第２図に示した６４にビットＤ−ＲＡＭ回路のレ
イアウトパターンを第３図に従って説明する。

まず複数のＭ−ＣＥＬによって構成された２つのメモリ
アレイ開−人ＲＹ、、Ｍ−ＡＲＹ鵞がチップ中央に配置
されている。これらはチップ面積　′の約６０％を占め
る。そしてメモリアレイの周辺には第１図に示した周辺
回路、すなわちそれぞれのメモリアレイに対応したセン
スアンプＳＡ、。

ＳＡ、、ロウデコーダＲ−ＤＣＲ，，Ｒ−ＤＣＲ，、カ
ラムスイッチｃ−ｓｗ、、ｃ−ｓｗ、、ダミーアレイＤ
−ＡＲＹ、、Ｄ−ＡＲＹ、、および２つのメモリアレイ
に共通のアドレスバッファＡＤＢ。

カラムデコーダＣ−ＤＣＲ，データ人カバッファＤＩＢ
、データ出力バッファＤＯＢが図のように配置されてい
る。

そして第１図に示したように、例えばＭ−ＡＲＹｋおい
ては、Ｒ−ＤＣＲ，から伸びる２５６本のワード線ＷＬ
と、これと直交するようにＣ−ＤＣＲからＣ−８Ｗ１．
Ｄ−ＡＲＹ１ｔｔ介して伸びる２５６本のデータ線ＤＬ
とが交差している。そして、この交点に対応して１つの
Ｍ−ＣＥＬが設けられている。このＷＬは第３図に示す
ようにＤＬに比べて非常に長いので、ＷＬにおける信号
の伝播遅延時間を短縮することがＤ−ＲＡＭの高速化に
は不可欠である。

上述の回路の他にリード・ライト信号発生回路Ｒ／Ｗ−
８Ｇ、ＲＡＳ信号発生回路ＲＡＳ−８Ｇ、ＲＡＳ系信号
発生回路ＳＧ、、ＣＡＳ信号発生回路ＣＡＳ−８Ｇ％Ｃ
ＡＳ系信号発生回路ＳＧ！、メインアンプＭＡおよびＶ
ＢＢ電圧発生回路ＶＢＢ−Ｇが図のように配置されてい
る。

また、チップの上辺と下辺に沿って、Ｄ−ＲＡＭＩＣの
外部からの入力をＩＣチップ内に導入するためのポンデ
ィングパッドＰ−ＲＡＳ、Ｐ−ＷＥ。

Ｐ−Ｄｉｎ　　＃　　Ｐ−Ｖｓｓ　　、Ｐ−ＣＡＳ　　
、Ｐ−Ｄｏｔｒｔ。

Ｐ　−Ｖｃｃ　ｓ　Ｐ　−Ａｏ　〜Ｐ　−Ａｙが図のよ
うに配置されている。

次に、６４にピッ）Ｄ−ＲＡＭ内の具体的な素子構造に
ついて第４図、第５図および第６図の斜断面図を用いて
説明する。

〔メモリセルの素子構造〕

第４図は一個のメモリセルＭ−ＣＥＬの素子構造を示す
斜断面図であり、１はＰ型半導体基板、２はＳ　ｉｏｎ
から成る比較的厚い絶縁膜（以下フィールド絶縁膜とい
う）、３はＳ　ｉ０２から成る比較的薄い絶縁膜（以下
第２ゲート絶縁膜という）、３７はＳｉｎ、膜とその上
の５ｉｌＮ４膜とから成る多層の絶縁膜（以下第１ゲー
ト絶縁膜といつ）、４および５はＮ＋型半導体領域、６
は第１多結晶シリコン層、７はＮ型表面反転層、８は第
２多結晶シリコン層、３０はシリコンを含有したモリブ
デン層、９はＰＳＧ　（リン・シリケート・ガラス）層
、１０はアルミニウム層を示す。

−個のメモリセルＭ−ＣＥＬ中のＭＩ　ＳＦＥＴＱＭは
、その基板、ソース領域、ドレイン領域。

ゲート絶縁膜およびゲート電極が上述のＰ警手導体基板
１．Ｎ＋型半導体領域４．Ｎ＋展半導体領域５．第２ゲ
ート絶縁膜３および第２多結晶シリコン層８とシリコン
を含有したそリブデン層３０とから成る多層電極によっ
てそれぞれ構成される。

前記多層電極は、例えば第２図に示したワード想ＷＬＩ
−ｚとして使用される。Ｎ＋型半導体領域５に接続され
たアルミニウム層１０は例えば第２図に示したデータ線
ＤＬｔ−ｔとして使用される。

一方、メモリセルＭ−ＣＥＬ中の記憶用キャパシタ（Ｗ
報蓄積用キャパシタ）Ｃｓは、一方の電極、誘電体層お
よび他方の電極が、第１多結晶シリコン層６．第１ゲー
ト絶縁膜３７およびＮ型表面反転層７によってそれぞれ
構成される。すなわち、第１多結晶シリコン層６には電
源電圧ＶＣＣが印加されているため、この電源電圧ＶＣ
Ｃは第１ゲート絶縁ｇａ７ｖ介しての電界効果によって
Ｐ型半導体基板１−の表面にＮ型表面反転層７を誘起せ
しめる。

〔ダミーセルの素子構造〕

第５図は一個のダミーセｙＤ−ＣＥＬの素子構造を示す
斜断面図である。第５図において、特に、１１〜１４は
Ｎ＋型半導体領域、１５は第１多結晶クリコン層、３８
はＳｔＯ，膜およびその上のＳｉ、Ｎ、膜から成る多層
の第１ゲート絶縁膜、１６はＮ型表面反転層、１７およ
び１８は第２多結晶シリコン暦、３１および３２はシリ
コンを含有したモリブデン層、１９はアルミニウム層を
示す。

−個のダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴＱＤＩは
、その基板、ドレイン領域、ソース領域。

ゲート絶縁膜およびゲート電極がＰ警手導体基板１、Ｎ
＋型牛導体領域１１．Ｎ＋型半導体領域１２゜第２ゲー
ト絶縁膜３および第２多結晶シリコン層１７とシリコン
を含有したモリブデン層３１とから成る多層電極によっ
てそれぞれ構成される。そして、この多層電極は、例え
ば第２図に示したダミーワード線ＤＷＩｓ−ｘとしてＰ
型半導体基板１上に延びている。Ｎ＋型半導体領域に接
続されたアルミニウム層１９は、例えば第２図に示した
ダミーデータ線ＤＬ１−ｓとしてＰ型半導体基板１上に
延びている。

ダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴＱｏｚはその奉
棋、ドレイン領域、ソース領域、ゲート絶縁膜およびゲ
ート電極かＰ温半導体領域１．Ｎ＋型半導体領域１３．
Ｎ＋型坐導体領域１４．第２ゲート絶縁膜３および第２
多結晶シリコン層１８とシリコンを含有したモリブデン
層３２とから成る多層電極によってそれぞれ構成される
。そして、この多層電極には、例えば第２図のダミーセ
）ｖＤ−ＣＥＬ内に図示したディスチャージ信号φｄｃ
が印加される。

ダミーセルＤ−ＣＥＬ中のキャパシタＣｄｓは、一方の
電−９誘電体層および他方の電極が、第１多結晶シリコ
ン層１５．第１ゲート絶縁膜３８およびＮＷ表面反転層
１６によってそれぞれ構成される。すなわち、第１多結
晶シリコン層１５には電源電圧ＶＣＣが印加されている
ため、この電源電圧ＶＣＣは第１ゲート絶縁膜３８を介
しての電界効果によってＰ型中導体基板ｌの表面にＮ型
表面反転層１６ａ’誘起せしめる。

第６図は本発明に係ろＤ−ＲＡＭのメモリアレイＭ−Ａ
ＲＹの周辺に形成された周辺回路、例えば第２図に示し
たアクティブリストアＡ　ＲＩ　中の一部素子構造を示
す一部斜断面図である。第６図において、特に２０〜２
３はＮ＋型半導体領域、２４〜２７は第２多結晶シリコ
ン層、３３〜３６はシリコンを含有したそリプデン層、
２８はアルミニウム層を示す。

第２図に示したアクティブリストアＡＲ，中のＭＩＳＦ
ＥＴＱｓｓは、その基板、ソース領域、ドレイン領域、
ゲート絶縁膜およびゲート電極がＰ型半導体基板１．Ｎ
＋型半導体領域２０．Ｎ＋型半導体領域２１．第２ゲー
ト絶縁膜３および第２多結晶シリコン層２４とシリコン
を含有したモリブデン層３３とから成る多層電極によっ
てそれぞれ構成されている。

アクティブリストアＡ　ＲＩ中のＭＩＳＦＥＴＱｓａは
、その基板、ソース領域、ドレイン領域。

ゲート絶縁膜およびゲート電極がＰ型半導体基板１、Ｎ
＋型半導体領域２２．Ｎ＋型半導体領域２３゜第２ゲー
ト絶縁膜３および第２多結晶シリコン層２７とシリコン
を含有したモリブデン層３６とから成る多層電極によっ
てそれぞれ構成されている。

この多層電極ＶＣは第２図に示したアクティブリストア
制御信号φｒｇが印加される。

アクティブリストアＡＲ１中のキャパシタＣａ１ｌは、
一方の電極および誘電体層が第２多結晶シリコン層２５
とシリコンを含有したモリブデン層３４とから成る多層
電極および第２ゲート絶縁膜３によってそれぞれ構成さ
れる。この多層電極は既に述べたＭＩＳＦＥＴＱａ・の
ゲート電極として使用される多層電極に連続的に接続さ
れている。また、この多層電極を構成する第２多結晶シ
リコン層２５の一部２５ａはＭＩＳＦＥＴＱａ４のＮ＋
型半導体領域２２に直接接続されている。なぜならば、
アルミニウム配線層を介して第２多結晶シリコン層２５
とＮ”Ｗ半導体領域２２とを接続すると第２多結晶シリ
コン層２５とそのアルミニウム配線層とのコンタクトエ
リアが必要であり、配線密度を向上させることができな
い。したがりて、配線密度を向上させるために上述した
接続手段が採用されている。

上述したキャパシタＣ１１ｌｌの他方の電極は半導体基
板１表面に形成されろ反転層によって構成される。この
反転層は前記多層電極に供給される電圧によって形成さ
れる。そして、第６図に示していないが、この反転層は
、半導体基板１内に形成された第２図のアクティブリス
トア制御信号φｒｓが印加されるところのＮ＋型半導体
領域につながる。

第２多結晶シリコン層２６とシリコンを含有した崎すブ
デン層３５とから成る多層電極は第２＠に示したキャパ
シタＣａｔｓの一方の電極であり、その一部はキャパシ
タＣｇｓｘと同様に第２図に示したＭＩＳＦＥＴＱｓ＋
ｓのソース領域に直接接校され、また他の一部はＭＩＳ
ＦＥＴＱａマのゲート電極に連続的に接続されている。

次に、第７人図、第７Ｂ図、ｔｉ４７ｃ図および第７Ｄ
図を用いて６４にビットＤ−ＲＡＭ内のレイアウトパタ
ーンを説明する。

〔メモリアレイおよびダミニアレイのレイアウトパターン〕

まずメモリアレイＭ−ＡＲＹおよびダミーアレイＤ−Ａ
ＲＹのレイアウトパターンｆｔ第７Ａ図に従って説明す
る。

第７Ａ回に示すメモリプレイＭ−ＡＲＹは第４図に示し
たメそリセルＭ−ＣＥＬの複数個が半導体基板１に配列
されたものである。一方、ｍ７１図に示すダミーアレイ
Ｄ−ＡＲＹは第５図に示したダミーセルＤ−ＣＥＬの複
数個が半導体基板１に配列されたものである。

まず、第７Ａ図に示すメモリアレイＭ−ＡＲＹは以下の
ように構成されている。

半導体基板１の表面でＭＩＳＦＥＴＱＭと記憶用キャパ
シタＣＢから構成された複数のメモリセルＭ−ＣＥＬｔ
”５ｆｉＹ互いに分離するため、フィールド絶縁膜２が
第７Ｂ図に示したパターンを基本として形成されている
。

とのよ５な基本バタンルールと異なって、第１多結晶シ
リコン層６に電源電圧ＶＣ（Ｈ’ａ’印加するためのコ
ンタクトホールＣＨ，の下部にフィールド絶縁膜２ａが
例外的に配置されている。従クズ、このコンタクトホー
ルＣＨ，付近でのアルミニウム層と多結晶シリコン層と
の相互反応に基づいて形成されるアルミ・シリコン合金
がコンタクトホールＣＨ，直下の絶縁膜を貫通し半導体
基板１の表面に不所望に到達するという事故を防止する
ことができる。

このフィールド絶縁ＢｔＸ２および第１ゲート絶縁膜３
７上にはメモリセルＭ−ＣＥＬ中の記憶用キャパシタＣ
８の一方の１！極として使用する第１多結晶シリコンＭ
６が８７０図に示したパターンを基本として形成されて
いる。

さらに、第１多結晶シリコン層６上には第７Ａ図のだ℃
方向に沿って第４図中の第２多結晶シリコン層８とシリ
コンを含有したモリブデンＦｉ３０とから成る多層配線
によって形成されたところの！７−）’！！ＷＬ　Ｘ−
１〜Ｗ’ｌ１ｌ−ｓが延びテイル。

さらに、上記記憶用キャパシタｃＢの一電極とし【の多
結晶シリコン層６に上記コンタクトホールＣＨｏｖ介し
て電源電圧Ｖｃｃ　’に供給するための電源供給線Ｖｃ
ｃ−Ｌが、第７人図の横方向に延びている。

一方、第４図中のアルミニウム層１０によって形成され
たところのデータ線ＤＬｓ−１、ＤＬｌ−ｓが、第７Ａ
図に示すように前記電源供給線ｖｃｃ−ｔ。

とほぼ平行に延びている。データ線ＤＬＲ−１はコンタ
クトホールＣＨ，を介してメそリセルＭ−ＣＥＬ中のＭ
ＩＳＦＥＴＱＭのドレイン領域に接続され、データ線Ｄ
ＬＩ−１はコンタクトホールＣＨ。

を介して他のメモリセルＭ−ＣＥＬ中のＭＩＳＦＥＴＱ
Ｍのドレイン領域に接続されている。また、データ線Ｄ
Ｌｓ−＊　、　ＤＬＩ−ＩＧ末データ線ＤＬＲ−１゜Ｄ
ＬＲ−ｘと同様に第７Ａ図のよと方向に延び、所定の部
分でコンタクトホールな介してメモリセルＭ−ＣＥＬ中
ＯＭＩＳＦＥＴＱＭのドレイン領域に接続されている。

次に、第７人図に示すダミーセ／Ｌ／Ｄ−ＣＥＬは以下
のように構成されている。

半導体基板ｌの表面の一部分にはフィールド絶縁膜２が
形成され、半導体基板１の表面の他の部分には第１およ
び第２ゲート絶縁膜３８および３が形成されている。

このフィールド絶縁膜２およびゲート絶縁１１１３８上
に第７Ａ図に示すたて方向に沿って第１多結晶シリコン
層１５ａ、１５ｂが互いに離間して延びている。この第
１多結晶シリコン層１５ａ、１５ｂの幅はダミーセルＤ
−ＣＥＬ中のキャパシタＣｄｓの容量値を決定する上で
極めて重要である。この第１多結晶シリコン層１５ａと
第１多結晶シリ；ン層１５ｂとの間には第５図に示した
Ｎ＋型半導体領域１４が位置している。このＮ＋型半導
体領域１４は複数のダミーセルＤ−ＣＥＬの共通アース
ラインとして使用される。

さらに、！ｉＸｌ多結晶シリコン層１５ａ上には第５図
中の第２多結晶シリコン層１７とシリコンな含有したモ
リブデン層３１とから成る多層電極によ−）′ｃ影形成
れたところのダミーワード線ＤＷＬＩ−１が延び【いる
。このダミーワード線ＤＷＬｘ−ｘはダミーセルＤ−Ｃ
ＥＬ中のＭＩＳＦＥＴＱＤＩのゲート電極を構成してい
る。一方、第２図に示したディスチャージ制御信号φｄ
ｃを印加するために第５図中の第２多結晶シリコン層１
８とシリコンを含有したモリブデン層３２とから成る多
層電極によりて形成されたところの制御信号線φｄｃ−
り、がダミーワード１ｉＤＷＬｔ−＊から離されるとと
もにこれと平行に延びている。この制御信号線φｄ（−
ｔ、雪はダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴ　ＱＤ
ｘのゲート電極を構成している。

同様に、ダミーワード線ＤＷＬｘ−ｔおよび制御信号φ
ｄａ　−ＬＩ　と平行にダミーワード線ＤＷＬｔ−ｚお
よび制御信号線φｄｃ−Ｌｍが延びている。

そして、さらにデータ線ＤＬ１−１　、　ＤＬｕ−１＊
ＤＬＲ−ｊ、ＤＬｔ−雪が第７Ａ図に示すようにメモリ
アレイ開−人ＲＹから延びている。ＤＬＩ−１はコンタ
クトホールＣＨ，′ｌｋ：介してダミーセルＤ−ＣＥＬ
のＭＩＳＦＥＴＱＤＩのドレイン領域に接続され、″”
Ｔ５Ｔ：　ｔ　−ｓも同様にコンタクトホールＣＨ。

を介して他のＤ−ＣＥＬ中のＭＩＳＦＥＴＱＤ１のドレ
イン領域に接続されている。

〔周辺回路のレイアウトパターン〕

周辺回路、例えば第２図に示したセンスアンプＳＡ、の
一部のレイアウトパターンを第７Ｄ図に示す。

第７Ｄ図において、ＡＲはアクティブリストア部、ＰＣ
はデータ繍プリチャージ用回路部である。

アクティブリストア部ＡＲには第２図に示したアクティ
ブリストアＡＲ，が２個配置されている。

すなわち、第７Ｄ図に示した矢印Ａ側に一つのアクティ
ブリストアが構成され、矢印Ｂ側に他のアクティブリス
トアが構成されている。そして、このアクティブリスト
ア部人Ｒ中にはそれぞれのアクティブリストアに対して
共通のアクティブリストア制御信号線φｒｇ−１１ｙφ
、３−Ｌおよび電源電圧線ｖｃｃ−Ｌが第７Ｄ図に示す
ように配置されている。

一方、プリチャージ用回路部ＰＣには上記２個のアクテ
ィブリストアに対応した２個のデータ線プリチャージ用
回路が配置されている。そして、このプリチャージ用回
路部ＰＣ中には電位線ＶＤＰ−Ｌ、プリチャージ制御信
号線φＰＣ−Ｌｊそして第７Ａ図のメモリアレイＭ−Ａ
ＲＹＫｉびろデータ線ＤＬ　ｔ−ｓ　、　ＤＬｔ−ｔ　
、　ＤＬｌ−ｚ　、　ＤＬ　１−ｘが第７Ｄ図に示すよ
うに配置されている。

第２図中のＭＩ　５ＦＥＴＱｓｘ〜Ｑｓｙ　およびキャ
パシタＣ！１１１　、　Ｃ５ｚｘが第７Ｄ図に示すよう
に配置される。

次に、６４ＫｂｉｔＤ−ＲＡＭの製造プロセスを第８Ａ
図〜第８Ｐ図に従って説明する。各図において゛、Ｘ、
は第７Ａ図に示したメモリアレイＭ−ＡＲＹのＸ、−Ｘ
、切断部分の工程断面図、Ｘ。

は第７Ｄ図に示したアクティブリストアＡＲのＸ。

−Ｘ、切断部分の工程断面図、セしてＸ、は第７Ｄ図に
示したアクティブリストアＡＲのＸ、−Ｘ。

切断部分の工程断面図である。

（酸化膜および耐酸化膜形成工程） 第８Ａ図に示すように半導体基板１０１の表面に酸化膜
１０２およびｒＲ累を通さない絶縁膜すなわち耐酸化１
１！Ｗ１０３を形成する。

半導体基板１０１．酸化膜１０２および耐酸化膜１０３
の好ましい具体的な材料として（１００）結晶を有する
Ｐ型巣結晶シリコン（Ｓｉ）基板。

二酸化シリコン（Ｓ　ｉｏｗ　）膜および窒化クリコン
（ＳｉｓＮ４）膜がそれぞれ使用される。

上記Ｓ　ｉｏ１膜１０２は下記理由のためにＳｉ基板１
０１の表面酸化によって約５０ＯＡの厚さに形成されろ
。すなわちＳｉ、Ｎ４膜１０３を直接Ｓｔ基板１０１の
表面に形成した場合、Ｓｉ基板１０１とＳｉ、Ｎ、膜１
０３との熱膨張係数との違いによりＳｉ基板１０１０表
面に熱歪が生じる。このため、Ｓｉ基板１０１の表面に
結晶欠陥を与える。これを防止するためにＳｉ、Ｎ４膜
１０３の形成前にＳｉｎ鵞膜１０２がＳｉ基板１０１の
表面に形成される。

一方、５ｉｓＮ、膜１０３は、後で詳しく述べるように
Ｓｔ基板１０１の選択酸化用マスクとして使用するため
に、例えばＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ
Ｄｅｐｏｓ　ｉ　ｔ　ｉｏｎ　）法により約１４０ＯＡ
の厚さに形成される。

（耐酸化膜の選択的除去およびイオン打込み工程） 比較的厚い絶縁膜すなわちフィールド絶縁膜を形成すべ
きＳｉ基板１０１０表面上のＳｉ、Ｎ４膜１０３”ｋ選
択的に除去するためＫ、まずエツチング用マスクとして
ホトレジスト膜１０４　Ｙ　５ｉｓＮ＋膜１０３の表面
上に選択的に形成する。この状態で、例えば精度のよい
エツチングが可能なプラズマエッチ法により露出してい
る部分のＳｉ、Ｎ４膜１０３’に除去する。

つづいて、フィールド絶縁膜が形成されろところのＳｉ
基板１０１０表面に基板と反対導電型の層いわゆる反転
層が形成されないようにするため、第８Ｂ図に示すよう
にホトレジスト膜１０４’Ｙｆｌした状態で露出してい
る。Ｓ　ｉ０２膜１０２を通して８１基板１０１中へ基
板と同じ導電型の不純物すなわちＰ型不純物を導入する
。このＰ型不純物の導入法としてはイオン打込みが好ま
しい。例えばＰ型不純物であるボロンイオンが打込みエ
ネルギー７５ＫｅＶで８１基板１０１中へ打込まれる。

この時のイオンドーズ量は３Ｘ１０”原子／α宜である
。　　　　　　　　　・　　１ （フィールド絶縁膜形成工程）− Ｓｉ基板１０１０表面にフィールド絶縁膜１０５を選択
的に形成する。すなわち、第８Ｃ図に示すようにホトレ
ジスト膜１０４を除去した後、Ｓｉ、Ｎ。

膜１０３’ｅマスクとしてＳｉ基板１０１０表面を熱酸
化によらて選択的に酸化し、厚さ約９５００＾ノ５ｉ０
１膜１ｏ５（以下、７４−　ル）”　Ｓ　ｉ　Ｏ＠　膜
ト言う）を形成する。このフィールドＳｉｎ！膜１０ｆ
５の形成時に、イオン打込みされたポロンが幻基板１０
１内へ引き伸し拡散され、そして所定の深さを有するＰ
型反転防止層（図示せず）がフィールドＳｉｎ、膜１０
５の直下に形成される。

（耐酸化膜および酸化膜除去工程） フィールドＳ　ｉ０１膜１０５が形成されていないとこ
ろのＳｉ基板１０１の表面を露出するために、５ｉｓＮ
４膜１０３を例えば熱リン酸（ＨｓＰＯａ）液を用いて
除去する。つづいて、Ｓｉｎ、膜１０２を例えばフッ酸
（ＨＦ）液を用いて除去し、第８Ｄ図に示すようにＳｔ
基板１０１の表面を選択的に露出する。

（第１ゲート絶縁膜形成工程） メモリセルＭ−ＣＥＬおよびダミーセルＤ−ＣＥＬ中の
キャパシタＣ８，Ｃｄ３の誘゛電体層を得るために、露
出した８１基板１０１の表面に第１ゲート絶縁膜１０６
Ｙ第８Ｅ図に示すよ５に形成する。まず、露出したＳｉ
基板１０１の表面を熱酸化することによりて厚さ約１５
ＯＡのＳｉｎ、膜を形成し、次にＣＶＤ法により厚さ約
２０ＯＡのｓｉｓ＊Ｂｗ：全面に形成する。従って、第
１ゲート絶縁膜１０６はＳｔＯ，膜およびその上の５ｉ
ｌＮ４膜の多層膜より底っている。

このように第１ゲート絶縁膜１０６として積極的ＫＳｉ
３Ｎ４膜を使用するのは、前述したように５ｉａＮ、の
比誘電率がＳ　ｉＯ，の約２倍と太きいからである。つ
まり、比誘電率の大きい物質でＣ８゜Ｃｄｓの防電体層
を形成することにより、Ｃ８゜Ｃｄｓの占有面積を小さ
くしても十分な電荷蓄積量が得られるようにするためで
ある。

なお、その５ｉｌＮ４膜形成前に薄いＳｉｎ！膜を形成
しておぐ理由は、既に述べたように、Ｓｔ、Ｎ４膜をＳ
ｉ基板１０１上に直接形成することは好ましくないから
である。

（第１導体層被着工程） メモリセルおよびダミーセル中のキャパシタの一方の電
極として使用するために第１導体層１０７′ｆｊｒ：Ｓ
ｉ基板１０１上全面に第８Ｆ図に示すように形成する。

すなわち、第１導体層１０７として例えば多結晶シリコ
ン層１０７ＹＣＶＤ法によりＳｉ基板１０１上全面に形
成する。この多結晶シリコン層１０７の厚さは約４００
０Ａ程度である。つづいて、多結晶シリコン層１０７の
抵抗値を小さくするためこの多結晶シリコン層１０７中
に拡散法によりＮ型不純物、例えばリンを導入する。こ
の結果、多結晶シリコン層１０７の抵抗値は約３０Ω／
口となる。

（第１導体層の選択除去工程） 第１導体層すなわち第１多結晶シリコン層１０７を所定
の電極形状とするために、＠８Ｇ図に示すよ５にホトエ
ツチング法によりて第１多結晶シリコン層１０７な選択
的に除去し、電極１０８を形成する。このｇ１多結晶シ
リコン層１０７の選択的除去法として精度よいエツチン
グが可能なプラズマエツチングが適している。

次に、第１ゲート絶縁膜１０６すなわちＳｉ、Ｎ４膜お
よびＳｉ０ｇ膜を全て残した状態で、多結晶シリコン層
１０７から成る電極１０８の表面を熱処理により酸化し
て厚さ約２２０ＯＡの５ｉＯ１膜１１０を形成する。こ
のＳｔＯ，膜１１０は電極１０８と後述する第２多結晶
シリコンから成る電極との眉間絶縁の役目をはたす。

このとき、Ｓｉ、Ｎ４膜は既に述べたように酸素を通さ
ない絶縁膜すなわち耐酸化膜であるから、８５Ｎ４膜に
覆われた領域すなわち電極１０８の表面以外の領域は酸
化されない。

（第２ゲート絶縁膜形成工程） メモリアレイＭ−ＡＲＹ　、ダミーアレイＤ−ＡＲＹな
らびに周辺回路部中のＭＩＳＦＥＴのゲート絶縁ｐＡを
得るために第２ゲート絶縁膜１０９を第８Ｈ！ｊｉＡに
示すように形成する。

まず、露出している第１ゲート絶縁膜１０６すなわちＳ
ｉ、Ｎ、膜およびＳ　ｉｏ、膜を除去してＳｔ基板１０
１の表面を露出させる。Ｓｔ、Ｎ、膜を例えば熱リン酸
（Ｈ，ＰＯ４）液を用いてＳｉｎ、膜１１０をマスクと
して除去し、続いて露出した第１ゲート絶縁膜であるＳ
　ｉｏ１膜を例えばフッ酸（ＨＦ）液を用いて除去する
。Ｓｉ、Ｎ、膜を除去するときのマスクはＳ　ｉＯ，膜
１１０であるので、Ｓｉ３Ｎ４膜は酸化膜１１０の終端
部の近傍にまで存在することになる。このとき、Ｓｉ、
Ｎ、膜は酸化膜１１０の終端部から横方向に多少エツチ
ングされるが、その膜厚が２０ＯＡと薄いので殆んどオ
ーバーハングは生じないと言ってよい。一方、第１ゲー
ト絶縁膜であるＳｉｎ、膜の除去に当りては、マスク無
しで全面を軽くエッチし前記Ｓ　ｉＯ，膜を除く。この
とき、ｓｉ、Ｎ４膜の終端部から横方向に多少エツチン
グされるが、その膜厚が１５ＯＡと薄いので殆んトオー
バーハングは生じない。

次に、露出したＳｉ基板１０１の表面を熱酸化すること
によって厚さ約５００Ａの第２ゲート絶縁膜１０９をそ
の表面に形成する。したがって、第２ゲート絶縁膜１０
９はｓ　ｉｏ、から成っている。

第２ゲート絶縁膜すなわち第２ゲー）Ｓｉｎ、膜１０９
の形成と同時にＳ　ｆｏｇ膜１１０も再び軽く酸化され
る。このときに上述した非常に小さなオーバーハングも
解消される。

（低しきい値電圧制御イオン打込み工程）第２図に示し
た低しきい値電圧を有するＭＩＳＦ　Ｅ　Ｔ　Ｑｓ１〜
Ｑｓｓ　ｐ　Ｑ８ｇおよびＱ＋ｕのしきい値電圧を規定
するために、第８Ｉ図に示すように第２ゲー）Ｓｉ０１
膜１０９を通して基板表面にＰ型不純物をイオン打込み
法によって導入する。Ｐ型不純物は例えばボロンが使用
される。打込みエネルギーは７５　ＫｅＶで、イオンド
ーズ量は２．４×１０１１原子／Ｃｍ”が好ましい。

この時のイオン打込みは全く選択マスクを使用しないた
め、その他のＭＩＳＦＥＴ例えばＱＭ？ＱＤＩ　ｔ　Ｑ
ｐｚ　Ｐ　Ｑａ４＊　Ｑｓｓ’Ｙ形成すべき基板表面部
分にもボロンが導入される。

（高しきい値電圧制御イオン打込み工程）第２図に示し
たＭＩ　Ｓ　Ｆ　ＥＴＱ８１−Ｑ８３　ｖ　Ｑｓａおよ
びＱ＋３７に比べて高いしきい値電圧を有するＭＩＳＦ
ＥＴ、例えばメモリセル中のＭＩＳＦＥＴＱＭｔダミー
セル中のＭＩＳＦＥＴＱＤＬ　ｗＱＤ２あるいはアクテ
ィブリストア中のＭＩＳＦＥＴＱｓ４ｙ　Ｑｓｓのしき
い値電圧を規定するために、第８５図に示すようにイオ
ン打込み用マスクすなわちホトレジスト膜１１１　ｔｔ
ＭＩ　Ｓ　Ｆ　ＥＴＱｓｚ〜Ｑｓｓ　ｒ　Ｑｓｓ　＊　
Ｑｓγのチャンネル領域部分の第２ゲートＳ　ｔｏ、膜
１０９上に形成し、ホトレジスト膜１１１をＭＩＳＦＥ
ＴＱＭＩ　ＱＤＩ　ｐＱＤ２５Ｑｓ４＋Ｑｓｓのチャン
ネル領域上には形成せず、この状態でボロンイオンの打
込みを行う。打込みエネルギーは７５　ＫｅＶで、イオ
ンのドーズ量は１．０×１０１１原子／α２が好ましい
。

この結果、ＭＩ　ＳＦＥＴＱＭ　ｔ　ＱＤＩ　ｅ　Ｑｏ
ｘ　５ＱｓａそしてＱｓａを形成すべき部分の基板表面
の不純物濃度は一層高められるので、これらのＭＩＳＦ
ＥＴのしきい値は高い値を有することになる。

（ダイレクトコンタクトホール形成工程）第６図を用い
て説明したようにキャパシターｃＢｔｔの一方の電極２
５をＭＩＳＦＥＴＱｓ４のＮ＋型半導体領域２２に、直
接接続するためのコンタクトホールいわゆるダイレクト
コンタクトＣＨ１００を第８に図に示すようにホトレジ
スト膜１１２ｔマスクとして第２ゲー）Ｓｉｎ、膜１０
９の選択的エツチングにより形成する。

（第２導体層被着工程） すべてのＭＩＳＦＥＴのゲート電極ならびに配線層とし
て使用するために第２導体層をＳｉ基板１０１上全面に
形成する。すなわち、第８Ｌ図に示すように第２導体層
とし℃例えば多結晶シリコン層１１３およびシリコンを
含有したモリブデン層１２８とから成る多層構造導体層
乞Ｓｉ基板１０１上全面に形成する。この多層構造導体
層は以下のように形成する。

まず、多結晶シリコンｆｆ１ｌ　１３ＹＣＶＤ法により
Ｓｉ基板１０１上全面に形成する。この多結晶シリコン
層１１３の厚さは約２０００Ａ程度である。

つづいて、抵抗値を小さくするためこの多結晶シリコン
ＰＪ１１３中に拡散法によりＮ型不純物、例えばリンを
導入する。この結果、多結晶シリコン７５１１３の抵抗
値は約３０Ω／口となる。このようなリン処理の間、リ
ンネ細物はダイレクトコンタクトホールＣＨｌ（１０を
通してＳｉ基板１０１内に導入されろ。

次に、シリコンを含有したそリブデン層１２８を、多結
晶シリコン層１１３上全面に、例えば共同蒸着法（Ｃｏ
−８ｐｕｔ　ｔｅｒ　ｉｎｇ法）により約３０００Ａの
厚さに形成する。このときシリコンの含有率は前に述べ
たように４０重量％以上が好ましい。

以上のよ５Ｋｔて得られた多層構造導体層の比抵抗は８
０〜１５０μΩのである。

（第２導体層の選択除去工程） 第２導体層すなわち第２多結晶シリコン層１１３とシリ
コンを含有したモリブデン層１２８から成る多層構造導
体層を所定の電極あるいは配線形状にプラズマエツチン
グによって選択的に除去する。

つまり、第８Ｍ図に示すようにとツチング後の多層導体
層は第７Ａ図に示したワード線ＷＬｚ−ｘ〜ＷＬ１−ｉ
　ｐダミーワード線ＤＷＬ　ｔ　−Ｌ　、　ＤＷＬ　１
−ｓ制御信号線φｄｃ−Ｌ’ｓ　φｄｃ　−Ｌ、　ｆｔ
形成し、また第７Ｄ図で示したアクティブリストア制御
信号綴φｒｇ−ＩＪ＊キャパシタＣａ１ｌ　、　ＣＢ１
１　　の電極あるいはＭＩＳＦＥＴＱｓｒ〜Ｑｓｓのゲ
ート電極を形成する。

（ソース・ドレイン領域形成工程） ＭＩ　５ＦＥＴのソース・ドレイン領域ＹＳｉ基板１０
１内に選択的に形成するために、第８Ｎ図に示すように
第２ゲート絶縁膜すなわちＳｉｎｇ膜１０１−通してＮ
型不純物、例えばヒ素をＳｉ基板１０１内に導入する。

このＮ型不純物の４美人法としてはイオン打込みが好ま
しい。例えばヒ素イオンが打込みエネルギー８０ＫｅＶ
でＳｉ基板１０１内に打込まれる。この時のイオンのド
ーズ景は１）＜１（）１１原子／ｃＩｎ＝である。

（層間絶縁膜形成工程） Ｓｌ基板１０１上全面に眉間絶縁膜を形成する。

すなわち、第８０図に示すように眉間絶縁膜１１８例え
ば、厚さ約８００ＯＡのりン幸シリケート・ガラスＣＰ
　Ｓ　Ｇ）膜をＳ五基板１０１上全面に形成する。、：
（１’）ＰＳＧｉｌ　１８はＭＩＳＦＥＴの特性に影９
を与えるナトリウムイオンのゲッターを兼ねている。

（コンタクトホール形成工程） 第２多結晶シリコン層およびシリコンを含有したモリブ
デン層から成る多層構造導体層と第３導体層との間およ
び、ソース・ドレイン領域と第３導体層との間を接続す
るためにＰＳＧ膜１１８および第２ゲート５ｉ０１膜１
０９にコンタクトホールを形成する。すなわち、第８０
図に示すようにＰＳＧ膜１１８および第２ゲートＳ　ｉ
ｏ、膜１０９を選択的にエッチし、コンタクトホールＣ
ＨＩＯＩ〜Ｃ１１１０４を形成する。

つづいて、ＰＳＧｌｌｕｌ１８の平坦化な計るために約
１０００℃の温度でＰＳＧ膜１１８を熱処理する。この
時の熱処理によりてイオン打込みされたヒ素不純物は引
き伸し拡散され、所定の深さを有するＮ＋壓半導体領域
１１９〜１２６が形成される。これらＮ”Ｗ半導体領域
１１９〜１２６がソース・ドレイン領域となる。

（第３導体層形成工程） 第７Ａ図で示した電源供給線ｖｃｃ　−Ｌ　　ｌ　デー
タ線ＤＬｓ−１，ＤＬＬ−１，ＤＬＲ−ｓ　、ＤＬエニ
ーを形成するためにまず、Ｓｉ基板１０１上全面に第３
導体層、例えば厚さ１２０００Ａのアルミニウム暦を形
成する。つづい【、このアルミニウムＮ！！：選択的に
エッチし、第８Ｐ図に示すように電源供給線Ｖ　ＣＣ−
Ｌ　＃データ線ＤＬｚ−ｔおよび配線層１２７を形成す
る。

以上説明したプロセスによっＣ６４にピッ）Ｄ−ＲＡＭ
が得られる。

上述したプロセスから明らかなようにＤ−ＲＡＭ内のす
べてのＭＩＳＦＥＴのゲート電極（多層構造導体Ｎ）は
、同時く形成されている。したがって、各ＭＩＳＦＥＴ
の電気的特性、例えばＶｔｈをそろえることが容易であ
る。

前にも述べたようＫＭＩＳＦＥＴのゲート電極として剥
離が生じないような多層構造の導体Ｎ３を用いているた
め、特にセンスアンプのように彼少な信号の増＠を行う
回路をかかるゲート電極のＭＩＳＦＥＴで構成し℃も問
題がない。

上述したプロセスにおいて、以下に述べる変形が可能で
ある。

すなわち、８７Ｍ図において、多結晶シリコン層１１３
およびシリコンを含有゛したモリブデン層１２８を選択
的に除去した後、さらに露出した第２ゲート絶縁肢１０
９も引き続きエツチングにより除去し、基板１０１０表
面を露出させる。

次にＭＩＳＦＥＴのンース・ドレイン領域を形成すべき
表面が汚染されないように、露出したＳｉ基板１０１０
表面を熱酸化して厚さ約１００ＸのＳ　Ｉ０１膜を形成
する。このＳｉｎ、膜形成と同時に、上述の多層導体層
を形成する多結晶シリコン層１１３およびシリコンを含
有したモリブデン層１２８の表面が酸化され、その結果
、これらの表面にも約３０ＯＡの厚さのＳ　ｉｏ、膜が
形成される。

このｓｔｏｍａはシリコンを含有したモリブデン層１２
８中のシリコンが析出して形成されるものである。シリ
コンが析出したことによってシリコンの含有率が４０重
量％よりも小さくなり、シリコンを含有したモリブデン
層１２８の比抵抗も小さくなる。従って、上述の実施例
より高速のＤ−ＲＡ　Ｍが得られる。なおＳｉｎ、膜を
形成した後ではシリコンの含有量が、１０重量％を割る
が熱処理に伴う剥れなどはほとんどおきなかった。

以上説明した本発明は、さらに高集積化ならびに高速化
を必要とする２５６にピッ）　Ｄ　−ＲＡ　Ｍにも適用
可能である。また、高融点金属材料としてはモリブデン
の他にタンタル、タングステンなども置換え可能である
。

【図面の簡単な説明】

図面はすべて本発明に係るものであって、第１人図はメ
モリアレイ内のメモリセルＩ４造を示す部分断面図、第
１Ｂ図はメモリアレイの周辺に構成されるＭ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ構造な示す部分断面図、第１Ｃ図はメモリア
レイ内で第１層目配線と第２層目配線とが父差する部分
の部分断面図、第２図は６４にビットＤ−ＲＡＭ回路図
、第３図は６４にピッ）Ｄ−ＲＡＭＩＣチップの平面図
、第４図はメモリセルの斜断面図、ｇ５図はダミーセル
の斜断面図、第６図は周辺回路を構成している半導体装
置の部分斜断面図、第７Ａ図はメモリアレイおよびダミ
ーアレイの平面図、第７Ｂ図はメモリアレイ内のフィー
ルド絶縁膜の基本パターンを示す平面図、第７Ｃ図はメ
モリアレイ内の第１層多結晶シリコン層の基本パターン
を示す平面図、第７Ｄ図は周辺回路を構成している半導
体装置の平面図、第８人図〜第’Ｂ　Ｐ図は６４にビッ
トＤ−ＲＡＭの躯造プロセスを示す断面図である。 ３７．３８，１０６・・・８ｇｌゲート絶縁膜、３゜１
０９・・・第２ゲート他縁膜、６，１５，１０８・・・
第１多結晶シリコン層、８．１７，１８．２４〜２７．
１１３，１１４・・・第２多結晶シリコン層、３０〜３
６，１２８．１２９・・・シリコンを含有したモリブデ
ン層、３９，４０，１１０・・・層間も縁膜。 代理人　弁理士　　小　川　勝　男゛〈ッ／第１Ａ図 第１Ｃ図 第３図 第４図 第５図 第７Ｂ図 ／

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳ型電界効果トランジスタと、これに接続され
   た電荷蓄積用のキャパシタとから成るメモリセルを有す
   る半導体記憶装置において、前記メモリセルはそれぞれ
   階層の異なる多結晶シリコン層、シリコンを含有した高
   融点金属層、アルミニウム層の少なくとも３層を有し、
   かつ前記３層のうち、前記多結晶シリコン層を下層とし
   、シリコンを含有した高融点金属層を前記多結晶シリコ
   ン層よりも上層とし、さらに前記アルミニウム層を前記
   シリコンを含有した高融点金属層よりも上層として成る
   ことを特徴とする半導体記憶装置。 ２、前記シリコンを含有した高融点金属層は前記多結晶
   シリコン層上に延在していることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。