JPH0198256A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は半導体記憶装置、特にダイナミックランダムア
クセスメモリ（Ｄｙｎａｍｉｃ　ＲａｎｄｏｍＡｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ　；以下、Ｄ−ＲＡＭという口）に
関する。 Ｍ　Ｉ　Ｓ　（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−８ｅ
ｍｉｃｏｎｄｕｃｔｏｒ）塵の半導体記憶装置の高速化
、高集積化のために、そのゲート電極の材料としてモリ
ブデン（Ｍｏ）、タンタル（Ｔａ）あるいはタングステ
ン（Ｗ）などの高融点金属を用いることが考えられてい
る。これらの金属材料は多結晶シリコンなどに比べて低
抵抗であるという利点と、多結晶シリコンと同様に、ソ
ース・ドレイン領域形成にあたって自己整合可能である
という利点とを備えている。それゆえ、半導体記憶装置
の高速化、高集積化を実現する上で極めて有効である。 特に、Ｄ−ＲＡＭにおいては高速化、高集積化を計る要
求が強く、上述した金属材料を用いたＤ−ＲＡＭが例え
ば文献”ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓｏｎ　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　、　Ｖｏｌ　、　Ｅ
Ｄ−２７、Ｎ１８　。 Ａｕｇｕｓｔ　１９８０”のｐ１６０２−ｐ１６０６に
記載されている。この文献によれば、１層目の配線であ
る多結晶シリコン層はメモリセルを動作させるための周
辺回路のＭＩＳ型電界効果トランジスタ（以下、ＭＩＳ
ＦＥＴという。）のゲート電極およびメモリセルの電荷
蓄積用のキャパシタの一電極として利用し、２層目の配
線であるモリブデン層はメモリセル中のＭＩＳＦＥＴの
ゲート電極すなわちワード線として使用している。 つまり、モリブデン層は複数のメモリセルによって構成
されているメモリアレイ内で使用されているのみである
。 ところで、かかる高融点金属の適用に際して、本発明者
等は以下のような点について問題意識を持った。 すなわち、高融点金Ｍ４膜はＳｉｎ、膜などとの密着性
が悪い。また製造工程中に混入するナトリウムイオンな
どの不純物を透過しやすく、これがＳｉとＳ　ｉＯ，と
の界面に達してスレッシ目−ルド電圧（Ｖｔｈ）を変動
させ、安定な特性をもったＭＩＳＦＥＴが得られない。 特に、メモリセル内のＭＩＳＦＥＴとは異なり、微少な
信号を確実に増幅する必要のあるセンスアンプ等の周辺
回路を構成するＭＩ　５ＦＥＴにおいては、そのＭＩＳ
ＦＥＴのゲート電鷹としてかかる高融点金属のみを使用
するのは不適当であった。 さらに、段差がゆるやかなＬ　ＯＣＯＳ　（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）技術を適
用して形成したフィールド絶縁膜上にその高融点金属よ
り成る配線層を形成するのにもかかわらず、２／？Ｊ目
の配線層としてその高融点金属を用いたためＫ　Ｉ　Ｍ
目の配線層と交叉する箇所で断線を起こし易い。 本発明は上述の問題意識に基づいて成されたものである
。 本発明の目的は、高速で信頼性の高い半導体記憶装置を
提供することにある。 以下本発明を具体的実施例に従って説明する。 以下に説明した実施例は、本発明を６４ＫｂｉｔＤ−Ｒ
ＡＭＫ適用したものである。 まず、第１Ａ図および第１Ｂ図を用いて説明する。第１
Ａ図はメモリアレイ内のメモリセル構造を示す部分断面
図、第１Ｂ図はメモリアレイの周辺に構成されるＭＩＳ
ＦＥＴ構造を示す部分断面図である。 第１人図において、Ｐ型シリコン基板１０１の上面には
２つのメモリセルが形成されている。すなわち、基板１
０１内に絶縁分離用のフィールドＳ　ｉｏ、膜１０５が
形成さｈ、コノ７　イー／Ｌ／　）”Ｓｉｎ。 膜１０５によって取り凹まれた基板１０１の上面にメモ
リセルＭ−ＣＥＬ、、Ｍ−ＣＥＬ、がそれぞれ形成され
ている。 メモリセルＭ−ＣＥＬ、は、基板１０１内に選択的に形
成されたＮ＋型領領域１１９１２０？：ソースおよびド
レイン領域とし、そのＮ＋型領領域１１９１２０間の基
［１０１表面ニゲ−）Ｓ＋Ｏｙ膜１０９’４介して形成
された多結晶シリコン層１１４とシリコンを含有したモ
リブデン層１２９とから成る多層構造導体Ｉ６をゲート
電極としたＭＩＳＦＥＴと、多結晶シリコン層１０８’
＆一方の１！極（プレート電極〕とし、Ｓ　ｉｘｌ’Ｌ
　Ｍｌ　０６　’；ｌ　ｎ電体層とし、ゲー）８１０．
膜１０６下に誘起されるＮ型反転層（図示せず）を他方
の電極とした電荷蓄積用キャパシタとから成っている。 一方、メモリセルＭ−ＣＥＬ、は基板１０１内に選択的
に連成されたＮ＋型領領域１２１１２２をソースおよび
ドレイン領域とし、そのＮ＋型領領域１２１１２２間の
基板１０１表面にゲートＳ　ｉＯ，膜１０９を介して形
成された多結晶シリコン層１１４とシリコンを含有した
モリブデン層１２９とから成る多層構造導体層ｔゲート
電極としたＭＩＳＦＥＴと、多結晶シリコン層１０８を
一方の電極（プレート電極）とし、５ｉｌＮ、膜１０６
を＃［体層とし、ゲートＳ　ｉＯ，膜１０６下に誘起さ
れるＮ型反転層な他方の電極とした電荷蓄積用キャパシ
タとから成っている。 上記多結晶シリコンＲ４１０８は同図から明らかなよう
にすべてのメモリ内におけるキャパシタの共通電極とな
っている。そして、この多結晶シリコン層１０８に電源
電圧ＶＣＣを印加することによって上記Ｎ型反転層が誘
起される。このキャパシタの共通！極は比較的高比抵抗
である多結晶シリコン層を用いても、常に一定電圧（電
源電圧Ｖｃｃ　）がそこに印加されるため何等Ｄ−ＲＡ
Ｍの動作速度には影響しない。 上記多層構造導体層（１１４、１１９）は、ＭＩＳＦＥ
Ｔのゲート電極であるとともにワード縁と呼ぶ配線層で
もある。 上記多層構造導体層（１１４，１２９）上には層間絶縁
膜としてリン・シリケート・ガラス膜１１８が形成され
、そし

【そのガラス膜１１Ｂ上にはＮ＋型領領域１１９
１２２に接続するアルミニウムから成るデータｉＤＬが
形成されている。 第１Ｂ図において、Ｐｍシリコン基板１０１の上面には
一つのＭＩＳＦＥＴが形成されている。 例えば、このＭＩＳＦＥＴは、ソース領域、ドレイン領
域、ゲート絶縁膜およびゲート電極がＮ＋型領領域１２
３Ｎ＋型領領域１２４ゲート５ｉＯ１膜１０９および多
結晶シリコン層１１４とシリコンを含有したモリブデン
層１２９とから成る多１−構造導体層により【それぞれ
＃ｌ成されている。Ｎ＋型領領域１２３はゲート電極と
同じ多層構造導体層（１１４，１２９）が、Ｎ＋型領領
域１２４はアルミニウムから取る導体層（配線層）１２
７がそれぞれ接続されている。 このような構造のＭＩＳＦＥＴは、例えばセンスアンプ
等の周辺回路′１に：構成するものである。 次に、本発明のような構成とすることによって得られる
効果を述べる。 （１）　　ワード縁ならびに周辺回路内のＭＩＳＦＥＴ
のゲート電極は、ソースおよびドレイン領域を形成する
ための不純物拡散温度に充分耐られ、しかも低比抵抗で
ある高融点金属材料が主体となっている。したがクズ、
そのゲート電極’Ｉｇ−ｒスクとしてソースおよびドレ
イン領域を選択的に形成することができるので、ＭＩＳ
ＦＥＴの占有面積は小さくなる。したがって、高集積化
されたＤ−ＲＡＭを得ることができる。また、速度の面
では、多結晶シリコンをワード線等に用いたＤ−ＲＡＭ
に比べて速くなる。すなわち、本発明による多層構造導
体層の比抵抗は８０〜１５０μΩ創であり、従来のＤ−
ＲＡＭに使用していた多結晶シリコンの比抵抗より約１
桁１度小さい。したがって、従来のＤ−ＲＡＭより信号
の遅延時間の小さいＤ−ＲＡＭが得られる。 （２）　　ワード線として多結晶シリコン層とその上く
形成した高融点金属層とから成る多層構造導体ＩｇＪｆ
ｊｔ用いている。、つまり、ワード線の下層導体層はス
テップカバレジおよび絶ａ腹、特ＫＳｉＯ，膜に対して
密着性のよい多結晶シリコン層より成っている。したが
って、線間容量を小さくするために第１層目であるキャ
パシタのプレート電極と第２層目であるワード線との間
の層間絶縁膜を厚く形成してもそのワード線の断線は生
じにくい。すなわち、第１Ｃ図に示すようにグー）Ｓｉ
ｎ、膜１０９０表面から層間絶縁膜１１０表面までの段
差Ｓが大きくなっても、ワード線として用いろ多層構造
導体層（１１４，１２９）は新緑しにくい。 それゆえ、上期層間絶縁膜１１０の形成は、プレート電
極として用いる多結晶シリコン層１０８の酸化によらず
、例えばＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によりて十分厚く形成するこ
とができる。結果として、線間容量が小さくなるからワ
ード線の時定数も小さくなり、信号の伝播遅延時間が充
分短縮される。 一方、前記した文献に開示されているようにワード縁と
して高融点金属材料のみより成る導体層を用いた場合、
キャパシタのプレート電極とワード線との交差する部分
でそのワード線が断ねしてしまう問題がある。なぜなら
ば、その導体層はスパッタ等圧より形成しなければなら
ず、そのため、ワード線のステップカバレージが悪い。 また、その導体層はＳ１０！膜に対して密着性が悪い。 したがって、プレート電極とワード線との間の層間絶Ｍ
膜は厚くできない。結果として、高融点金属材料を用い
てワード線の抵抗を小さくしても線間容量が大きくなっ
てワード線の時定数は充分小さくならない。それゆえ、
信号の伝播遅延時間は充分短縮されない。 （３）多層構造導体層の上層である高融点金属層（モリ
ブデンＮＪ）には下層と同じ材料である半導体（シリコ
ン）ｆｔ含有させている。この半導体によって、上層の
高融点金賃層と下層の半導体層との密着が確実となる。 なお、多層構造導体層形成後の熱処理、例えば熱拡散等
によりて両層間の剥離が生じないようにするためには、
この半導体層の含有率は約４０重量％以上であることが
好ましい。 （４）　　電荷蓄積用キャパシタのり電体としてＳｉ、
Ｎ。 （窒化シリコン）を用いている。このＳｉ、Ｎ４の比誘
′＃！Ｌ率は、キャパシタの訪電体として一般的に使用
されているＳ　ｉｏｌの比訪電率の約２倍である。 それゆえ、５ｉｓＮ、を用いたキャパシタの単位面積当
りの容盆は大きい。結果として、キャパシタの占有面積
を小さくすることができ、Ｄ−ＲＡＭの高集積化を計る
ことができる。 次に本実施例の６４にビットＤ−ＲＡＭについてさらに
具体的に説明する。 第２図は本発明に係る６４にビットＤ−ＲＡＭの回路図
である。このＤ−ＲＡＭの主要部分は、複数のメモリセ
ルＭ−ＣＥＬから成るメモリアレイＭ−ＡＲＹと周辺回
路すなわちセンスアンプＳＡ、ダミーアレイＤ−人ＲＹ
、カラムスイッチＣ−５Ｗ、ロクデコーダおよびカラム
デコーダＲＣ−ＤＣＲ，アドレスバッファＡＤＨ，デー
タ入力バッファＤＩＲおよびデータ出力バッファＤＯＢ
から成っている。 Ｍ−ＡＲＹは情報を記憶する単位であるＭ−ＣＥＬが集
っている領域であり、周辺回路は１つのＭ−ＣＥＬ’に
選択して情報を読出し、増幅し、出力するなどの働きを
する。すなわち、ＡＤＢはＩＣの外部から入力されたア
ドレス信号Ａ０〜Ａｉおよび人ｉ＋ｔ〜Ａｊをしかるべ
き信号に変換した後ＲＣ−ＤＣＨに送出し、ＲＣ−ＤＣ
Ｒはこの信号に基づいて１本のワード線例えばＷＬＩ−
１および１つのカラムスイッチに対応した１対のデータ
線ＤＬＲ−ｔ　、ＤＬｔ−ｘ’を選択する。この結果１
つのＭ−ＣＥＬが選択される。Ｍ−ＣＥＬは電荷蓄積用
キャパシタＣ８内の電荷の有無によって情報を蓄積して
おり、ＷＬＩ−ｘに印加される信号によってグー）ＭＩ
ＳＦＥＴＱＭを導通させると情報がＣ８内の電荷を放電
する形でＤＬｚ−１＆Ｃ読出されろ。ＳＡは読出された
情報な増幅し、ＤＯＢを経て出力される。 次に、第２図に示した６４にビットＤ−ＲＡＭ回路のレ
イアウトパターンを第３図に従りて説明する。 まず複数のＭ−ＣＥＬによって構成された２つのメモリ
アレイＭ−ＡＲＹ、、Ｍ−ＡＲＹ、がチップ中央に配置
されている。これらはチップ面積の約６０％を占める。 そし【メモリアレイの周辺には第１図に示した周辺回路
、すなわちそれぞれのメモリアレイに対応したセンスア
ンプＳＡ、。 ＳＡ、、ロウデコーダＲ−ＤＣＲ，，Ｒ−ＤＣＲ１、カ
ラムスイッチｃ−ｓｗ、、ｃ−ｓｗ、、ダミーアレイＤ
−ＡＲＹ、、Ｄ−人ＲＹ、　、および２つのメモリアレ
イに共通のアドレスバッフ７ＡＤＢ。 カラムデコーダＣ−ＤＣＲ１データ人カバッファＤＩＢ
、データ出力バッファＤＯＢが図のように配置され【い
る。 そして第１図に示したように１例えばＭ−ＡＲＹにおい
ては、Ｒ−ＤＣＲ，から伸びる２５６本のワード線ＷＬ
と、これと直交するようにＣ−ＤＣＲからＣ−８Ｗ１．
Ｄ−ＡＲＹ、を介して伸びる２５６本のデータ線ＤＬと
が交差し℃いる。そして、この交点に対応して１つのＭ
−ＣＥＬが設げられている。このＷＬは第３図に示すよ
うＫＤＬに比べて非常に長いので、ＷＬにおける信号の
伝播遅延時間を短縮することがＤ−ＲＡＭの高速化には
不可欠である。 上述の回路の他にリード・ライト信号発生回路Ｒ／Ｗ−
８Ｇ、ＲＡＳ信号発生回路ＲＡＳ−８Ｇ、ＲＡＳ系信号
発生回路ＳＧ、、ＣＡＳ信号発生回路ＣＡＳ−８Ｇ％Ｃ
ＡＳ系信号発生回路ＳＧ、、メインアンプＭＡおよびＶ
ｉａ　（！圧発生回路ｖＢＢ−Ｇが図のように配置され
ている。 また、チップの上辺と下辺に沿って、Ｄ−ＲＡＭＩＣの
外部からの入力ｔＩＣチップ内に導入するためのボンデ
ィングバラ）’Ｐ−ＲＡＳ　、　Ｐ　−ＷＥ　。 Ｐ−Ｄｉｎ　ｓ　Ｐ−ＶｇＢ　、　Ｐ　−ＣＡＳ　ｇ　
Ｐ−ＤＯＵＴ　ｓＰ　−Ｖｃｃ　、　Ｐ　−Ａｏ　−Ｐ
　−Ａ？が図のように配置され【いる。 次に、６４にピッ）Ｄ−ＲＡＭ内の具体的な素子構造に
ついて第４図、第５回および第６図の斜断面図を用いて
説明する。 〔メモリセルの素子構造〕 第４図は一個のメモリセルＭ−ＣＥＬの素子構造を示す
斜断面図であり、ｌはＰ麗牛導体基板、２はＳ　ｉｏ、
から成る比較的厚い絶縁膜（以下フィールド絶！＆膜と
いう）、３はＳｉｎ、から成る比較的薄い絶縁膜（以下
第２ゲート絶縁膜という）、３７は５１０ｇ膜とその上
のＳｉ、Ｎ４＠とから成る多層の絶縁膜（以下第１ゲー
ト絶縁膜という）、４および５はＮ＋譚半導体領域、６
は第１多結晶シリコン層、７はＮ型表面反転層、８は第
２多結晶シリコン層、３０はシリコンを含有したモリブ
デン層、９はＰＳＧ　（リン・シリケート・ガラス）層
、１０はアルミニウム層を示す。 −個のメモリセ、Ａ／Ｍ−ＣＥＬ中のＭＩＳＦＥＴＱＭ
は、その基板、ソース領域、ドレイン領域。 ゲート絶縁膜およびゲート電極が上述のＰ厘牛導体基板
１．Ｎ＋型半導体領域４．Ｎ＋型半導体領域５．第２ゲ
ート絶縁膜３および第２多結晶シリコンＭ８とシリコン
を含有したモリブデン層３０とから成る多ｉ’ｍ極によ
りてそれぞれｍｇされる。 前記多層電極は、例えば第２図に示したワード線ＷＬｌ
−ｓとして使用される。Ｎ＋型半導体領域５に接続され
たアルミニウムＭ１０は例えば第２図に示したデータＡ
ＳｉＤＬｔ−ｔとして使用される。 一方、メモリセルＭ−ＣＥＬ中の記憶用キャパシタ（情
報蓄積用キャパシタ）Ｃｓは、一方の電極、誘電体層お
よび他方の電極が、第１多結晶シリコン層６．＠１ゲー
ト絶縁膜３７およびＮ型表面反転／１ｌｉ７によってそ
れぞれ構成される。すなわち、第１多結晶シリコンＩｆ
１６には′１ｉ！源電圧Ｖｃｃが印加されているため、
このｉｔｔ源電圧ＶＣＣは第１ゲート絶縁膜３７を介し
ての電界効果によってＰ′調半導体基板ｌの表面にＮ型
表面反転Ｉ鱒７を誘起せしめる。 〔ダミーセルの素子構造〕 ｇ５図は一個のダミーセ＃Ｄ−ＣＥＬの素子構造を示す
斜断面図である。第５図において、特に、１１〜１４は
Ｎ＋型半導体領域、１５は第１多結晶シリコン層、３８
はＳ　ｔＯ，膜およびその上のＳｉ、Ｎ、膜から成る多
層の第１ゲート絶縁膜、１６はＮ型表面反転層、１７お
よび１８は第２多結晶シリコン層、３１および３２はシ
リコンな含有したモリブデン層、１９はアルミニウム層
を示す。 −個のダξ−セルＤ−ＣＥＬ中のＭＩＳＦＥＴＱＤＩは
、その基板、ドレイン領域、ソース領域。 ゲート絶縁膜およびゲート電極がＰ量中導体基板１、Ｎ
＋型半導体領域１１．Ｎ＋盟半導体領域１２゜第２ゲー
ト絶縁ｗＸ３および第２多結晶シリコン層１７とシリコ
ンを含有したモリブデン層唖１とから成る多層電極によ
ってそれぞれ構成される。そして、この多層電極は、例
えばｔｊＩｉ２図に示したダミーワード線ＤＷＬｌ−ｓ
としてｐＨ半導体基板１上に延びている。Ｎ＋型半導体
領域に接続されたアルミニウム層１９は、例えば２１１
２図に示したダミーデータ線ＤＬＲ−１とし′ｃＰ型半
導体基板１上に焉びている。 ダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴＱｏ鵞はその基
板、ドレイン領域、ソース領域、ゲート絶縁膜およびゲ
ート電極がｐｍ半導体領域１．Ｎ＋型半導体領域１３．
Ｎ＋型半導体領域１４　、ｆｓ２ゲート絶縁膜３および
第２多結晶シリコン層１８とシリコンを含有したモリブ
デン層３２とから成る多層電極によってそれぞれ構成さ
れる。そして、この多層電極には、例えばｇ２図のダミ
ーセルＤ−ＣＥＬ内に図示したディスチャージ信号φｄ
ｃが印加される。 ダミーセルＤ−ＣＥＬ中のキャパシタＣｄｓは、一方の
電極、ＩＮ電体層および他方の電極が、第１多結晶シリ
ーン層ｉｓ、第ｔゲート結縁膜３８お。 よびＮ型表面反転層１６によりてそれぞれ構成される。 すなわち、第１多結晶クリコン層１５には電源電圧ＶＣ
Ｃが印加されているため、この電源電圧ＶＣＣは第１ゲ
ート給縁膜３８を介しての電界効果によりてＰ型半導体
基板ｌの表面にＮ型表面反転層１６を誘起せしめる。 ｇ６図は本発明に係るＤ−ＲＡＭのメモリアレィＭ−Ａ
ＲＹの周辺に形成された周辺回路、例えば第２図に示し
たアクティブリストア人Ｒ１中の一部素子構造を示す一
部斜断面図である。第６図において、特に２０〜２３は
Ｎ＋型半導体領域、２４〜２７は第２多結晶シリコン層
、３３〜３６はシリコンを含有したモリブデン層、２８
はアルミニウム層を示す。 第２図に示したアクティブリストア人Ｒ１中のＭＩＳＦ
ＥＴＱ８Ｍは、その基板、ソース領域、ドレイン領域、
ゲート絶縁膜およびゲート電極がＰ型半導体基板１．Ｎ
＋型半導体領域２０．Ｎ＋型半導体領域２１．第２ゲー
ト絶縁膜３および第２多結晶シリコン層２４とシリコン
を含有したモリブデン層３３とから成る多層電極によっ
てそれぞれ構成されている。 アクティブリストアＡＲ，中のＭＩＳＦＥＴＱＳ４は、
その基板、ソース領域、ドレイン領域。 ゲート絶縁膜およびゲート電極がＰ型半導体基板１、Ｎ
＋型半導体領域２２．Ｎ＋型半導体領域２３゜第２ゲー
ト絶縁膜３および第２多結晶シリコン層２７とシリコン
を含有したモリブデンｍ３６とから成る多層電極によっ
てそれぞれ構成されている。 この多層電極には第２図に示したアクティブリストア制
御信号φｒｇが印加される。 アクティブリストア人Ｒ１中のキャパシタＣａ１ｌは、
一方の電極および誘電体層が第２多結晶シリコン層２５
とシリコンを含有したモリブデン層３４とから取る多層
電極および第２ゲート絶縁膜３によってそれぞれ構成さ
れる。この多層電極は既に述ベタＭ　Ｉ　Ｓ　Ｆ　Ｅ　
ＴＱｓｓのゲート電極とし【便用される多層電極に連続
的に接続されている。また、この多層電極を構成する第
２多結晶シリコン層２５の一部２５ａはＭＩＳＦＥＴＱ
８４のＮ”！半導体領域２２に直接接続されている。な
ぜならば、アルミニウム配線層を介して第２多結晶シリ
コン層２５とＮ＋壓半導体領域２２とｔ接続すると第２
多結晶シリコン層２５とそのアルミニウム配線層とのコ
ンタクトエリアが必要であり、配線密度を向上させるこ
とができない。したがって、配線密度を向上させるため
に上述した接続手段が採用されている。 上述したキャパシタＣａ１ｌの他方の電極は半導体基板
１表面に形成−される反転ＮＪによって構成される。こ
の反転層は前記多層電極に供給される電圧によって形成
される。そして、第６図に示していないが、この反転層
は、半導体基板１内に形成された第２図のアクティブリ
ストア制御信号φｒ。 が印加されろところのＮ＋型半導体領域につながる。 第２多結晶シリコン層２６とシリコンを含有したモリブ
デン層３５とから成る多層電極は第２図に示したキャパ
シタＣｎｕの一方の電極であり、その一部はΦヤスシタ
Ｃａ１ｌと同様に第２図に示したＭＩＳＦＥＴＱｓｓの
ソース領域に直接接続され、また他の一部はＭＩＳＦＥ
ＴＱ８７のゲート電極に連続的に構成されている。 次に、第７人図、第７Ｂ図、第７Ｃ図および第７Ｄ図を
用いて６４にピッ）Ｄ−ＲＡＭ内のレイアウトパターン
を説明する。 〔メモリアレイおよびダミーアレイのレイアウトパター
ン〕 まずメモリアレイＭ−ＡＲＹおよびダミーアレイＤ−Ａ
ＲＹのレイアウトパターンを第７Ａ図に従って説明する
。 第７Ａ図に示すメモリアレイＭ　−Ａ　ＲＹは第４図に
示したメモリセルＭ−ＣＥＬの複数個が半導体基板１に
配列されたものである。一方、第７人図に示すダミーア
レイＤ−ＡＲＹは第５図に示したダミーセルＤ−ＣＥＬ
の″ＯＬ数個が半導体基板ｌに配列されたものである。 まず、第７Ａ図に示すメモリアレイＭ−ＡＲＹは以下の
ように構成されている。 半導体基板１０表面でＭＩＳＦＥＴＱＭと記憶用キャパ
シタＣＢからｍ成された複数のメモリセルＭ−ＣＥＬ間
を互いに分離するため、フィールド絶縁膜２がｇ７Ｂ図
に示したパターンを基本として形成されている。 このような基本バタンルールと異なって、第１多結晶シ
リコン層６に電源電圧ＶＣＣ″４Ｉ：印加するための；
ンタクトホールＣＨ，の下部にフィールド絶縁膜２ａが
例外的に配ユされている。従って、このコンタクトホー
ルＣＨ０付近でのアルミニウム層と多結晶シリコン層と
の相互反応に基づいて形成されるアルミ・シリコン合金
がコンタクトホールＣＨ０直下の絶縁膜を頁通し半導体
基板１の表面に不所望に到達するという事故を防止する
ことができろ。 このフィールド絶縁膜２および第１ゲート絶縁膜３７上
にはメモリセルＭ−ＣＥＬ中の記［用−＋ヤバシタＣＢ
の一方の電極として使用する第１多結晶シリコン層６が
第７Ｃ図に示したパターンを基本として形成されている
。 さらに、第１多結晶シリコン層６上には第７Ａ図のたて
方向に沿っ【第４図中の第２多結晶シリコン層８とシリ
コンを含有したモリブデン層３０とから成る多層配線に
よって形成されたところのワード纒ＷＬＩ−＞〜ＷＬｔ
−ｓが延びている。 さらに、上記記憶用キャパシタｃＢの一電極としての多
結晶シリコン層６に上記コンタクトホールＣＨ，を介し
て電源電圧ＶＣＣを供給するための電源供給捌Ｖｃｃ−
Ｌが、第７Ａ図の横方向に延びている。 一方、第４図中のアルミニウム層１０によって形成され
たところのデータ線ＤＬ１−ｔ　、　ＤＬｔ−ｔが、第
７Ａ図に示す゛ように前記電源供給線ＶＣＣ−Ｌとほぼ
平行に延びている。データ１ＤＬｘ−１はコンタクトホ
ールＣＨ，ｙｔ介してメモリセｖＭ−ＣＥＬ中のＭＩＳ
ＦＥＴＱＭのドレイン領域に接続され、データ線ＤＬｔ
−１はコンタクトホールＯＨ。 を介して他のメモリセルＭ−ＣＥＬ中のＭＩＳＦＥＴＱ
Ｍのドレイン領域に接続されている。また、データ線Ｄ
ＬＬ−ｓ　、ＤＬｔ−ｘはデータ線ＤＬｌ−１゜ＤＬｌ
−１と同様に第７Ａ図のよこ方向に延び、所定の部分で
コンタクトホールを介してメモリセルＭ−ＣＥＬ中のＭ
ＩＳＦＥＴＱＭのドレイン領域に接続されている。 次に、第７Ａ図に示すダミーセルＤ−ＣＥＬは以下のよ
うに構成されている。 半導体基板１の表面の一部分にはフィールド絶縁［２が
形成され、半導体基板ｌの表面の他の部分には第１およ
び舘２ゲート絶縁膜３８および３が形成されている。 このフィールド絶縁膜２およびゲート給縁膜３８上にｇ
７人図に示すたて方向に沿って第１多結晶シリコン層１
５ａ、１５ｂが互いに離間して延びている。この第１多
結晶シリコン層１５ａ、１５ｂの幅はダミーセルＤ−Ｃ
ＥＬ中の中ヤパクタＣｄｓの容量ｇＬｔｔ決定する上で
極めて重要である。この第１多結晶シリコン層１５ａと
第１多結晶シリコン層１５ｂとの間には第５図に示した
Ｎ＋型半導体領域１４が位置している。このＮ＋型半導
体領域１４は複数のダミーセ；Ｄ−ＣＥＬの共通アース
ラインとして使用される。 さらに、第１多結晶シリコン４１５　ａ上には第５図中
の第２多結晶シリコン層１７とシリコンを含有したモリ
ブデン層３１とから成る多層電極によって形成されたと
ころのダミーワード１ａＤＷＬｚ−ｘが延び文いる。こ
のダミーワードａＤＷＬｚ−１はダミーセルＤ−ＣＥＬ
中のＭＩＳＦＥＴＱＤＩのゲ−）！極を構成している。 一方、第２図に示したディスチャージ制御信号φｄｃ’
を印加するために第５図中の第２多結晶シリコン層１Ｂ
とシリコンを含有したモリブデン層３２とから成る多層
電極によって形成されたところの制御信号線φｄｃ−Ｌ
、がダミーワード線ＤＷＬ１−ｔから離されるとともに
これと平行に延び℃いる。この制御信号線φｄｃ−ＩＪ
はダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴ　ＱＤ２のゲ
ート電極ｗａｇしている。 同様に、ダミーワード線ＤＷＬｘ−ｔおよび制御信号φ
ｄｃ−Ｌｔと平行にダミーワード＠　Ｄ　Ｗ　Ｌ　１−
ｘおよび制御信号線φｄａ−Ｌｍが延びている。 そして、さらくデータ線ＤＬ’ｌ−ｚ　、　ＤＬＲ−Ｌ
　ｔＤＬＲ−コ、ＤＬｔ−雪が第７Ａ図に示すようにメ
モリアレイＭ−ＡＲＹから凪びている。ＤＬＬ−ｔはコ
ンタクトホールＣＨ，を介してダミーセルＤ−ＣＥＬの
ＭＩＳＦＥＴＱｎｚのドレイン領域に接続され、”ｆ５
Ｔ　ｌ−ｚも同様にコンタクトホールＣＨ。 を介して他のＤ−ＣＥＬ中のＭＩＳＦＥＴＱＤｘのドレ
イン領域に接続され℃いる。 〔周辺回路のレイアウトパターン〕 周辺回路、例えば第２図に示したセンスアンプＳＡ、の
一部のレイアウトパターンを第７Ｄ図に示す。 第７Ｄ図において、ＡＲはアクティブリストア部、ＰＣ
はデータ線プリチャージ用回路部である。 アクティブリストア部ＡＲには第２図に示したアクティ
ブリストア人Ｒ，が２個配置されている。 すなわち、第７Ｄ図に示した矢印入側に一つのアクティ
ブリストアが構成され、矢印Ｂ側に他のアクティブリス
トアが構成されている。そして、このアクティブリスト
ア部ＡＲ中にはそれぞれのアクティブリストアに対して
共通のアクティブリストア制御信号線φｒｇ−Ｌ＊φｒ
ｓ−Ｌおよび電源電圧緑Ｖｃｃ−ｔ、が第７Ｄ図に示す
ように配置されている。 一方、プリチャージ用回路部ＰＣには上記２個のアクテ
ィブリストアに対応した２個のデータ纒プリチャージ用
回路が配置されている。そして。 このプリチャージ用回路部ＰＣ中には電位線ＶＤＰ−Ｌ
　、プリチャージ制御信号線φＰＣ−Ｌ＊そして第７Ａ
図のメモリアレイＭ−ＡＲＹに延びるデータ線ＤＬ　ｔ
−ｈ　、　Ｄ、Ｌｓ−１，ＤＬｚ　−＊　、　ＤＬ　１
−ｘが第７Ｄ図に示すように配置されている。 第２図中のＭＩＳＦＥＴＱｓｌ−Ｑｓｙ　およびキャパ
シタＣ！１１１　、　Ｃａ１２が第７Ｄ図に示すように
配置される。 次に、６４ＫｂｉｔＤ−ＲＡＭの製造プロセスを第８Ａ
図〜第８Ｐ図に従って説明する。各図において、Ｘｌは
第７Ａ図に示したメモリアレイＭ−ＡＲＹのＸｌ−Ｘｌ
切断部分の工程断面図、Ｘ。 は第７Ｄ図に示したアクティブリストアＡＲのＸ。 −Ｘ、切断部分の工程断面図、モしてＸ、は第７Ｄ図に
示したアクティブリストアＡＲのＸ、−Ｘ。 切断部分の工程断面図である。 （酸化膜および耐酸化膜形成工程） 第８Ａ図に示すように半導体基板１０１０表面に酸化膜
１０２および酸素を通さない絶縁膜すなわち耐酸化膜１
０３を形成する。 半導体基板１０１．酸化膜１０２および耐酸化膜１０３
の好ましい具体的な材料として（１００）結晶を有する
Ｐ型巣結晶シリコン（Ｓｉ）基板。 二酸化シリコン（Ｓｉｇｎ）膜および窒化シリコン（Ｓ
ｌｉＮｍ）膜がそれぞれ使用される。 上記Ｓｉｎ、膜１０２は下記理由のために８ｉ基板１０
１の表面酸化によって約５００人の厚さに形成される。 すなわち５ｉａＮ、膜１０３を直接Ｓ１基板１０１０表
面に形成した場合、Ｓｉ基板１０１とＳｉ、Ｎ４膜１０
３との熱膨張係数との違いによりＳｉ基板１０１０表面
に熱歪が生じる。このため、Ｓｉ基板１０１の表面に結
晶欠陥を与える。これを防止するためにＳｉ、Ｎ４膜１
０３の形成前に５ｉｎｓ［１０２がＳｉ基板１０１の表
面に形成される。 一方、Ｓｉ３Ｎ４膜１０３は、後で詳しく述べるように
Ｓｉ基板１０１の選択酸化用マスクとして使用するため
に、例えばＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ
Ｄｅｐｏｓ　ｉ　ｔ　ｉｏｎ　）法により約１４０ＯＡ
の厚さに形成される。 （耐酸化膜の選択的除去およびイオン打込み工程） 比較的厚い絶縁膜すなわちフィールド絶縁膜を形成すべ
きＳｉ基板１０１０表面上のＳｉ、Ｎ４膜１０３を選択
的に除去するために、まずエツチング用マスクとしてホ
トレジスト膜１０４をＳｉ、Ｎ４膜１０３の表面上に選
択的に形成する。この状態で、例えば精度のよいエツチ
ングが可能なプラズマエッチ法により露出している部分
のＳｉ３Ｎ４膜１０３を除去する。 つづいて、フィールド絶縁膜が形成されるところのＳｉ
基板１０１０表面に基板と反対導電型の層いわゆる反転
層が形成されないようにするため、第８Ｂ図に示すよう
にホトレジスト膜１０４を残した状態で露出している。 Ｓ　ｔｏ、膜１０２を通してＳｉ基板１０１中へ基板と
同じ導電をの不純物すなわちＰ型不純物を導入する。こ
のＰ型不純物の導入法としてはイオン打込みが好ましい
。例えばＰ型不純物であるボロンイオンが打込みエネル
ギー７５ＫｅＶでＳｉ基板１０１中へ打込まれる。 この時のイオンドーズ量は３Ｘ１０”原子／口！である
。 （フィールド絶縁膜形成工＠） Ｓｉ基板１０１の表面にフィールド胞縁膜１０５を選択
的に形成する。すなわち、ｇｓｃ図に示すようにホトレ
ジスト膜１０４を除去した後、Ｓｉ、Ｎ４膜１０３をマ
スクとしてＳｉ基板１０１の表面な熱酸化によって選択
的に酸化し、厚さ約９５００＾（Ｏ８ｉＯ，膜１０５（
以下、７４−ｋ　）’、ＳｉＯ，膜と言う）を形成する
。このフィールドＳ’Ｏ！　［１０５の形成時に、イオ
ン打込みされたボロンがＳｉ基板１０１内へ引き伸し拡
散され、そして所定の深さを有するＰ層反転防止層（図
示せず）がフィールドＳｔＯ，膜１０５の直下に形成さ
れる。 （耐酸化膜および酸化膜除去工ａ） フィールドＳｉｎ、膜１０５が形成されていないところ
のＳｉ基板１０１の表面を露出するために、Ｓｉ３Ｎ、
膜１０３’＆例えば熱リン酸（ＨｓＰＯ４）液を用いて
除去する。つづいて、５ｉｎｓ　ＰＡ　Ｉ　Ｏ２Ｙ例え
ばフッ酸（ＨＦ）液を用いて除去し、第８Ｄ図に示すよ
うにＳｉ基板１０１０表面ｆｔ選択的に、露出する。 （第１ゲート絶縁膜形成工程） メモリセルＭ−ＣＥＬおよびダミーセルＤ−ＣＥＬ中の
キャパシタ”ＢｔＣｄｓの防電体層を得るために、露出
したＳｉ基板１０１の表面に第１ゲート絶縁膜１０６Ｙ
第８Ｅ図に示すように形成する。まず、露出したＳｔ基
板１０１０表面を熱酸化することによって厚さ約１５Ｏ
Ａの５１０ｇｍを形成し、次にＣＶＤ法により厚さ約２
０ＯＡのＳｉ、Ｎ４膜を全面に形成する。従って、第１
ゲート絶縁膜１０６はＳ　ｉｏ、膜およびその上のＳｉ
、Ｎ、　ＩｉＪの多層膜より成っている。 このように第１ゲート絶縁膜１０６とし℃積極的にＳ輸
Ｎ、膜を使用するのは、前述したように５ｉｌＮ４の比
ｖｊ電電率Ｓｉｎ、の約２倍と太きいからである。つま
り、比訪ｉ！率の大きい！’Ｊ［でＣ８゜Ｃｄｓの防電
体層を形成することにより、Ｃｓ　。 Ｃｄｓの占有面積を小さくしても十分な電荷蓄積量が得
られるようにするためである。 なお、その５ｉｌＮ４膜形成前に薄いｓｉｏ、膜を形成
しておく塩山は、既に几べたように、Ｓｔ、Ｎ、膜なＳ
ｉ基板１０１上に直接形成することは好ましくないから
である。 （第１導体層被着工程） メモリセルおよびダミーセル中のキャパシタの一方の電
極として使用するために第１導体層１０７をＳｉ基板１
０１上全面に第８Ｆ図に示すように形成する。すなわち
、第１導体層１０７として例えば多結晶シリコン層１０
７をＣＶＤ法によりＳｔ基板１０１上全面に形成する。 この多結晶シリ；ン層１０７の厚さは約４０００Ａ程度
である。つづいて、多結晶シリコン層１０７の抵抗値を
小さくするためこの多結晶シリコン層１０７中に拡散法
によりＮｍ不純物、例えばリンを導入する。この結果、
多結晶シリコン層１０７の抵抗値は約３０Ω／口となる
。 （第１導体層の選択除去工程） 第１導体層すなわち第１多結晶クリコン層１０７を所定
の電極形状とするために、第８Ｇ図に示すようにホトエ
ツチング法により℃第１多結晶シリコン層１０７を選択
的に除去し、電極１０８を形成する。この第１多結晶シ
リコン層１０７の選択的除去法として精度よいエツチン
グが可能なプラズマエツチングが適している。 次に、第１ゲート絶縁膜１０６すなわちＳｉ、Ｎ。 膜およびＳ　ｔｏ、膜を全て残した状態で、多結晶シリ
コン層１０７から成る電極１０８の表面を熱処理により
酸化して厚さ約２２０ＯＡのＳ　ｉｏ、膜１１０を形成
する。このＳ　ｉｏ、膜１１０は電極１０８と後述する
第２多結晶シリコンから成る電極との層間絶縁の役目を
はたす。 このとき、８５Ｎ４膜は既に述べたように酸素を通さな
い絶縁膜すなわち耐酸化膜であるから、５ｉｓＮ４膜に
覆われた領域すなわち電極１０８の表面以外の領域は酸
化されない。 （第２ゲート絶縁膜形成工程） メモリアレイＭ−ＡＲＹ　、ダミーアレイＤ−ＡＲＹな
らびに周辺回路部中のＭＩＳＦＥＴのゲート絶縁膜を得
るために第２ゲート絶縁膜１０９を第８Ｈ図に示すよう
に形成する。 まず、露出している第１ゲート絶縁膜１０６すなわち８
５Ｎ４膜および５ｉｎｔ膜を除去してＳｉ基板１０１０
表面を露出させる。Ｓｉ、Ｎ４膜を例えば熱リン酸（Ｈ
３ＰＯ４）液を用いてＳｉｎｇ膜１１０をマスクとして
除去し、続いて露出した第１ゲート絶縁膜であるＳｉｎ
、膜を例えばフッ酸（ＨＦ）液を用いて除去する。Ｓｉ
、Ｎ４膜を除去するときのマスクはＳ−〇、膜１１０で
あるので、Ｓｉ３Ｎ４膜は酸化膜１１０の終端部の近傍
にまで存在することになる。このとき、Ｓｉ３Ｎ４膜は
酸化膜１１０の終端部から横方向に多少エツチングされ
るが、その膜厚が２００Ａと薄いので殆んどオーバーハ
ングは生じないと言ってよい。一方、第１ゲート絶縁膜
である５ｉＯ１膜の除去に当っては、マスク無しで全面
を軽くエッチし前記Ｓｉ０ｇ膜を除く。このとき、Ｓｉ
、Ｎ４膜の終端部から横方向に多少エツチングされるが
、その膜厚が１５０Ａと薄いので殆んどオーバーハング
は生じない。 次に、露出したＳｌ基板１０１０表面を熱酸化すること
によって厚さ約５０ＯＡの第２ゲート絶縁膜１０９をそ
の表面に形成する。したがって、第２ゲート絶縁＠１０
９はＳ　ｉｏｎから成っている。 第２ゲート絶縁膜すなわち第２ゲー）Ｓｉ０２膜１０９
の形成と同時にＳｉｎｇ膜１１０も再び経く酸化されろ
。このときに上述した非常に小さなオーバーハングも解
消される。 （低しきい値電圧制御イオン打込み工程）第２図に示し
た低しきい値電圧を有するＭＩＳＦ　Ｅ　Ｔ　ＱＳＬ　
−Ｑｓｓ　＊　ＱｓａおよびＱｓｔのしきい値電圧を規
定するために、第８Ｉ図に示すように第２ゲー）Ｓｉｎ
、膜１０９を通して基板表面にＰ型不純物をイオン打込
み法によって尋人する。Ｐ型不純物は例えばボロンが使
用される。打込みエネルギーは７５　ＫｅＶで、イオン
ドーズ量は２．４×１１０１１Ｔ、子／α！が好ましい
。 この時のイオン打込みは全く選択マスクを使用しないた
め、その他のＭＩＳＦＥＴ例えばＱＭ。 ＱＤＩ　ｓ　Ｑｐｚ　ｔ　ＱＢ４　ｔ　Ｑｓｓを形成す
べき基板表面部分にもボロンが導入される。 （高しきい値電圧制御イオン打込み工程）第２図に示し
たＭＩＳＦＥＴＱｓｘ〜Ｑｓｓ　ｔ　ＱｓａおよびＱｓ
ｙに比べて高いしきい値電圧を有するＭＩＳＦＥＴ、例
えばメモリセル中のＭＩＳＦＥＴＱＭ、ダミーセル中の
ＭＩＳＦＥＴＱＤＩ　５Ｑｎｚあるいはアクティブリス
トア中のＭＩＳＦＥＴＱ８４．Ｑａａのしきい値電圧を
規定するために、第８Ｊ図に示すようにイオン打込み用
マスクすなわちホトレジスト膜１１１をＭＩＳＦＥＴＱ
８１〜Ｑｓｓ　＊　Ｑａａ　ｔ　Ｑｓｙのチャンネル領
域部分の第２ゲート５ｉ０２７１１１０９上に形成し、
ホトレジスト膜１１１をＭＩ　ＳＦＥＴＱＭｔ　Ｑｎｔ
　ｅ　ＱＤＩ　＊Ｑｓ４ｓＱｓａのチャンネル領域上に
は形成せず、この状態でボロンイオンの打込みｔ行う。 打込みエネルギーは７５　ＫｅＶで、イオンのドーズ量
は１．０×ＩＱＩＩ原子／ｃｆＲ宜が好ましい。 この結果、ＭＩＳＦＥＴＱＭ＊　ＱＤＩ　＊　Ｑｐｚ　
。 Ｑｓ４そしてＱｓｓＹ形成すべき部分の基板表面の不純
物濃度は一層高められるので、これらのＭＩＳＦＥＴの
しきい値は高い値を有することになる。 （ダイレクトコンタクトホール形成工程）第６図を用い
て説明したようにキャパシタＣ！Ｉｌｌの一方の１！極
２５をＭＩＳＦＥＴＱ８４のＮ＋塵半導体領域２２に直
接接続するためのコンタクトホールいわゆるダイレクト
コンタクトＣＨ１００を第８に図に示すようにホトレジ
ストＩＷＩ　１２Ｙマスクとして第２ゲー）ＳｉＯ１膜
１０９の選択的エツチングにより形成する。 （第２導体層被着工程） すべてのＭＩＳＦＥＴのゲート！極ならびに配線層とし
て使用するために第２４体層’＆Ｓｉ基板１０１上全面
に形成する。すなわち、第８Ｌ図に示すように第２導体
層として例えば多結晶シリコン層１１３およびシリコン
を含有したモリブデン層１２８とから成る多層構造導体
層ンＳｉ基板１０１上全面に形成する。この多層構造導
体層は以下のように形成する。 まず、多結晶シリコン層１１３をＣＶＤ法によりＳｌ基
板１０１上全面に形成する。この多結晶シリコン層１１
３の卑さは約２０００Ｘ程度である。 つづいて、抵抗値を小さくするためこの多結晶シリコン
／！！１１３中に拡散法によりＮ環子細物、例えばリン
を導入する。この結果、多結晶シリコンＥｊ１１３の抵
抗値は約３０Ω／口となる。このようなリン処理の間、
リンネ細物はダイレクトコンタクトホー”Ｃ）１１００
を通してＳｉ基板１０１内に導入される。 次に、シリフンｌ含有したモリブデンＲ３１２８を、多
結晶シリコンＮ】１３上全面に、例えば共同蒸着法（Ｃ
ｏ−８ｐｕｔｔｅｒｉｎｇ法）により約３００ＯＡの厚
さに形成する。このときシリコンの含有率は前に述べた
ように４０重量％以上が好ましい。 以上のようにして得られた多層構造導体層の比抵抗は８
０〜１５０μΩ口である。 （第２導体層の選択除去工程） Ｍ２４体層すなわち第２多結晶シリコン７１１３とシリ
コンを含有したモリブデン層１２８から成る多層構造導
体層を所定の電極あるいは配線形状にプラズマエツチン
グによって選択的に除去する。 つまり、第８Ｍ図に示すようにエツチング後の多層導体
層はＭ？Ａ図に示したワードＭＷＬ１−１〜ＷＬＩ−＠
、ｆ　ミータ−）”線ＤＷＬｈ−ｔ　、ＤＷＬＩ−２制
御信号線φｄ　ｃ　−Ｌ　ｔ　ｅ　φｄｃ−Ｌｘを形成
し、また第７Ｄ図で示したアクティブリストア制御信号
線φｒｇ”−ＬｍキャパシタＣＢＩＩ　＊　ＣａＩ２　
　の電極あるいはＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｌｌｌ　
−Ｑｓｓのゲート電極を形成する。 （ソース・ドレイン領域形成工程） ＭＩ　５ＦＥＴのソース・ドレイン領域を８１基板１０
１内に選択的に形成するために、第８Ｎ図に示すように
第２ゲート絶縁膜すなわちＳｉへ膜１０９七通してＮ型
不純物、例えばヒ素をＳｉ基板１０１内に４人する。こ
のＮ型不純物の尋人法としてはイオン打込みが好ましい
。例えばヒ素イオンが打込みエネルギー８θＫｅＶでＳ
ｉ基板１０１内に打込まれる。この時のイオンのドーズ
量は！×１０１８原子／ｃｍ　”である。 （層間絶縁膜形成工程） Ｓｉ基板１０１上全面に層間総縁膜ン形成する。 すなわち、ｇｓｏ図に示すように層間絶縁膜１１８例え
ば、厚さ約８００ＯＡのリン・シリケート・ガラスＣＰ
　Ｓ　Ｇ）膜をＳｉ基板１０１上全面に形成する。この
ＰＳＧ膜１１８はＭＩＳＦＥＴの特性に影響を与えるナ
トリウムイオンのゲッターを兼ねている。 （コンタクトホール形成工程） 第２多結晶シリコン層およびシリコンな含有したモリブ
デン層から成る多層構造導体層と第３導体層との間およ
び、ソース・ドレイン領域と第３導体層との間を接続す
るためにＰＳＧ膜１１８および第２ゲート８１０□膜１
０９にコンタクトホールな形成する。すなわち、第８０
図に示すようにＰＳＧ膜１１８および第２ゲートＳｉｎ
、膜１０９を選択的にエッチし、コンタクトホールＣ［
１０１〜Ｃ１１１０４を形成する。 つづいて、ＰＳＧ膜１１８の平坦化を計るために約１０
００℃の温度でＰＳＧ膜１１８を熱処理する。この時の
熱処理によってイオン打込みされたヒ素不純物は引き伸
し拡散され、所定の深さを有するＮ＋壓半導体領域１１
９〜１２６が形成される。これらＮ　＋　ｍ半導体領域
１１９〜１２６がソース・ドレイン領域となる。 （第３導体層形成工程） 第７Ａ図で示した電源供給線Ｖｃｃ−Ｌ　　、データ線
ＤＬＩ−ｘ　、ＤＬｔ−ｓ　、ＤＬｔ−ｓ　＊　ＤＬｔ
−ｘを形成するためにまず、Ｓｉ基版１０１上全面に第
３導体層、例えば厚さ１２０００Ａのアルミニウム層を
形成する。つづいて、このアルミニウム層を選択的にエ
ッチし、第８Ｐ図に示すように電源供給＋Ｉｉ！１Ｖｃ
ｃ−Ｌ＊データ線ＤＬ＊−１および配線層１２７ケ形成
する。 以上説明したプロセスによって６４にピッ）Ｄ−ＲＡＭ
が得られろ。 上述したプロセスから明らかなようにＤ−ＲＡＭ内のす
べてのＭＩＳＦＥＴのゲート電極（多層構造導体層）は
、同時に形成されている。したがって、各ＭＩＳＦＥＴ
の電気的特性、例えばＶｔｈをそろえることが容易であ
る。 前にも述べたようＫＭＩＳＦＥＴのゲート電極として剥
離が生じないような多層構造の導体層を用いているため
、特にセンスアンプのように截少な信号の増幅を行う回
路なかかるゲート電極のＭＩＳＦＥＴで横取しても問題
がない。 上述したプロセスにおいて、以下に述べる変形が可能で
ある。 すなわち、第７Ｍ図において、多結晶シリコン層１１３
およびシリコンを含有したモリブデン層１２８を選択的
に除去した後、さらに露出した第２ゲート絶縁［１０９
も引き続きエツチングにより除去し、基板１０１０表面
を露出させる。 次にＭＩＳＦＥＴのソース・ドレイン領域を形成すべき
表面が汚染されないように、露出したＳｉ基板１０１０
表面を熱酸化して厚さ約１０ＯＡのＳ　ｉ０２膜を形成
する。このＳｉ０ｇ膜形成と同時に、上述の多層導体層
ｌ形成する多結晶シリコン層１１３およびシリコン馨含
有したモリブデン層１２８の表面が酸化され、その結果
、これらの表面にも約３００人の厚さのＳ　ｉｏ、膜が
形成される。 このＳ　ｉｏ、膜はシリコンを含有したモリブデン層１
２８中のシリコンが析出して形成されるものである。シ
リコンが析出したことによりてシリコンの含有率が４０
重量％よりも小さくなり、シリコンを含有したモリブデ
ン層１２８の比抵抗も小さくなる。従って、上述の実施
例より高速のＤ−ＲＡＭが得られる。なおＳｉｎ、膜を
形成した後ではシリコンの含有量が４０重量％を割るが
熱処理に伴う剥れなどはほとんどおきなかった。 以上説明した本発明は、さらに高集積化ならびに高速化
を必要とする２５６にピットＤ−ＲＡＭにも適用可能で
ある。また、高融点金属材料としてはモリブデンの他に
タンタル、タングステンなども置換え可能である。

【図面の簡単な説明】

図面はすべて本発明に係るものであって、第１Ａ図はメ
モリアレイ内のメモリセル構造を示す部分断面図、第１
Ｂ図はメモリアレイの周辺に構成されるＭＩＳＦＥＴ構
造を示す部分断面図、第１Ｃ図はメモリアレイ内で第１
層目配線と第２層目配線とが交差する部分の部分断面図
、第２図は６４にビットＤ−ＲＡＭ回路図、第３図は６
４にピッ）Ｄ−ＲＡＭＩＣチップの平面図、第４図はメ
モリセルの斜断面図、第５図はダミーセルの斜断面図、
゛第６図は周辺回路を構成している半導体装置の部分斜
断面図、第７Ａ図はメモリアレイおよびダミーアレイの
平面図、第７Ｂ図はメモリアレイ内のフィールド絶縁膜
の基本パターンを示す平面図、第７Ｃ図はメモリアレイ
内の第１層多結晶シリコン１ｍの基本パターンを示す平
面図、第７Ｄ図は周辺回路を構成している半導体装置の
平面図、第８Ａ図〜第８Ｐ図は６４にビットＤ−ＲＡＭ
の製造プロセスを示す断面図である。 ３７．３８，１０６・・・第１ゲート絶縁膜、３゜１０
９・・・第２ゲート胞縁膜、６，１５，１０８・・・第
１多結晶シリコン層、８，１７．１８．２４〜２７．１
１３，１１４・・・第２多結晶シリコン層、３０〜３６
，１２８，１２９・・・シリコンを含有したモリブデン
層、３９，４０，１１０・・・層間絶縁膜。 −３・ 第１Ａ図 第１Ｃ図 第３図 第４図 第５図 第７Ｆ３図 ／

Claims (1)

【特許請求の範囲】
1. １、絶縁ゲート型電界効果トランジスタとこれに接続さ
   れる容量素子とを有すろメモリセル及びこのメモリセル
   に関連し絶縁ゲート型電界効果トランジスタで構成され
   る周辺回路とを有する半導体記憶装置において、前記容
   量素子の電極は多結晶シリコン層から成り、前記メモリ
   セル及び周辺回路の絶縁ゲート型電界効果トランジスタ
   のゲート電極は半導体層および半導体を含有した高融点
   金属層の多層構造半導体層より成ることを特徴とする半
   導体記憶装置。