JPH01502870A - 受信機のビットレートを変更するための装置を備えた無線通信受信機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 受信機のビットレートを変更するための装置を備えた無線通信受信機 発明の背景 本発明は、一般的には無線通信受信機に関し、より詳細には無線リンクを介し遠 隔局に送信されたデジタル信号をデコードする受信機に関する。

そのような無線機は、通常無線ページングシステムに使用される形式の選択呼出 受信機を含む。選択呼出受信機は、それにのみ向けられかつ一般的にはある周波 数またはチャネルにおける全てのものではない呼に応答し且つ使用者に警報する 受信機である。伝統的には、そのような無線機は送信された信号の特定のアドレ ス情報によってそこに送られているメツセージを認識する。通常使用されている アドレス情報信号は、複数のトーンを備えた順次的なトーン信号、かつデジタル 的にエンコードされた２進周波数シフトキーイング（ＦＳＸ）信号を含む。

デジタルコード受信機は、はぼ送信されたデジタル信号のビットレートで動作す るデコーダを含み、がっ送信機から受信された信号パターンをページャに割付け られた信号パターンと比較する役割を果す。今日使用されている全てのデジタル 的にエンコードされるページャは、特に予め定められたビットレートで動作する よう設計されている。例えば、ＰＯＣ８ＡＧシステムのための受信機は５１２ビ ット／秒（ｂｐｓ）で動作するよう設計されており、一方ゴーレイ・シーケンシ ャルコード（Ｇ　Ｓ　Ｃ）システムのための受信機はアドレスを３００　ｂｐｓ でデコードするよう設計されている。ゴーレイシステムにおけるディスプレイペ ージャはデータメツセージを６００ｂｐｓでデコードする。

一般的な原理として、送信のビットレートが低くなればなるほど、ページング受 信機の感度が高くなりかつ従って信号の受信およびデコードに関する信頼性がよ り高くなる。

逆に、送信信号のビットレートが大きくなると、受信機の感度および受信および デコーディングの正確性が減少する。

これは特に無線信号が干渉またはフェーディングにさらされる周辺領域で著しい 。

本発明に係わる選択呼出しまたは無線ページングシステムにおいては、システム の送信ビットレートは、デジタル的にコード化された信号の受信の正確性の許容 できるレベルを提供するよう予め選択される。一旦このビットレートが選択され ると、任意の時間間隔に送信できる与えられた長さの無線機アドレスの最大数が 従って決定される。

主要な大都市領域に見られるような完全負荷ページングシステムの２４時間の期 間に亘るシステム−負荷が第６図に示されている。この図においては、システム は日中の午前１０時から午後４時までの間は１００％の全容量で動作している。

これは、チャネルが完全に負荷されているこの６時間の間中送信機がそのスルー ブツト容量の１００％で送信していることを意味する。この時間中にシステムに 加えられる新しいメツセージは、それらが順番待ちをしている間に１５分に及ぶ 遅延に遭遇し、それらの送信のための順番を待つことがあり得る。もしこの時間 中にシステムにおいて送信される信号の実効ビットレートが増加できれば、これ らのピーク時間中のメツセージのスルーブツトが増加でき、それによりそのよう な待ち行列の遅延を減少あるいは削減することができる。逆に、小康状態の期間 中もしシステムにおける送信信号のビットレートが減少できれば、システムのス ルーブツトに影響を与えることなくより大きな正確性を達成できるであろう。

発明の概要 本発明を実施する無線通信受信機は、送信信号に応答して入デジタル信号をデコ ードするための受信機のビットレートを変更する装置を含んでいる。

本発明一つの目的は、信号用ビットレートが変更できる無線ページングシステム を提供することにある。

本発明の他の目的は、特別のとットレート制御信号を送信することにより信号用 ビットレートが変更できる無線ページングシステムを提供することにある。

本発明のさらに他の目的は、システムのビットレートの変化に適応できる無線ペ ージング受信機を提供することにある。

本発明さらに他の目的は、検波後の信号ろ波が信号用ビットレートの変化に応じ て調整され最適の受信機感度を得ることができる無線ページング受信機を提供す ることにある。

本発明の更に他の目的は、データを送信するために使用される信号ビットレート がたった一つのメツセージ送信のためにあるいは全ての送信のために調整できる 柔軟性あるページングシステムを提供することにある。

これらおよび他の目的は以下の項目においてより明瞭に説明されるであろう。

図面の簡単な説明 第１図は典型的な無線通信システムを示す図式的表現である。

第２図は、本発明によるかつ受信機のビットレートを変更するための装置を有す る無線通信受信機のブロック図である。

第３図は、第２図の受信機のあるブロックの回路の詳細を示すブロック回路図で ある。

第４図は、第２図および第３図のプログラム可能デバイダのブロック図である。

第５Ａ図は、本発明を導入するシステムに使用されるマイクロコンビニー夕の機 能図である。

第５Ｂ図は、第５Ａ図のマイクロコンビニー夕と共に使用するための主要モジュ ールを示す他のＲＯＭの機能図である。

第６図は、高い負荷がかけられたページングシステムのシステム負荷チャートで ある。

第７Ａ図および第７Ｂ図は、伝統的なデータエンコーディングシステムのための 説明図である。

第８図Ａ図、第８Ｂ図および第８Ｃ図は、本発明の好ましい実施例のための第１ のデータエンコーディングシステムのための説明図である。

第９Ａ図、第９Ｂ図および第９Ｃ図は、本発明の好ましい実施例のための第２の データエンコーディングシステムのための説明図である。

第１０Ａ図、第１０Ｂ図および第１０Ｃ図は、本発明の好ましい実施例のための 第３のデータエンコーディングシステムの説明図である。

第１１Ａ図、第１１Ｂ図および第１１Ｃ図は、本発明の好ましい実施例のための 第４のデータエンコーディングシステムの説明図である。

第１２Ａ図、第１２Ｂ図および第１２ｃ図は、本発明の好ましい実施例のための 第５のデータエンコーディングシステムの説明図である。

第１８Ａ図、第１ＳＢ図、第１３Ｃ図および第１３Ｄ図は、第８Ａ図から第８Ｃ 図までのデータエンコーディングシステムを使用した本発明の好ましい実施例の 装置の詳細なフローチャートである。

第１４Ａ図、第１４Ｂ図および第１４Ｃ図は、第９Ａ図から第９Ｃ図までのデー タエンコーディングシステムを使用した本発明の好ましい実施例に係わる装置の 詳細なフローチャートである。

第１５Ａ図、第１５Ｂ図、および第１５Ｃ図は、第１０Ａ図から第１０ｃ図まで のデータエンコーディングシステムを使用した本発明の好ましい実施例の装置の 詳細なフローチャートである。

第１６Ａ図、第１６Ｂ図、および第１６Ｃ図は、第１１Ａ図から第ｉ１ｃ図まで のデータエンコーディングシステムを使用した本発明の好ましい実施例に係わる 装置の詳細なフローチャートである。

第１７Ａ図、第１７Ｂ図、および第１７Ｃ図は、第１２Ａ図から第１２ｃ図まで のデータエンコーディングシステムを使用した本発明の好ましい実施例に係わる 装置の詳細なフローチャートである。

好ましい実施例の説明 次に参考の目的で図面を、かつ最初に第１図を、参照すると、無線通信システム １０はアンテナ１２からトーンオンリページャエ４および／またはディスプレイ ページャ１５のような複数の選択呼出し受信機に対し信号を送信する送信手段を 具備する送信機１１を含んでいることが分かる。トーンオンリページャ１４は、 それらのアドレスが受信されたときトーン警報信号を提供する受信機であり、こ れらは音声またはデータメツセージを提供しないものである。ディスプレイペー ジャ１５は、警報を発生することに加え、数字または英数字のメツセージを表示 するためのディスプレイを含んでいる。音声メツセージを提供するトーンおよび 音声ページャ（図示せず）のような他の形式の選択呼出し受信機も使用できる。

トーンオンリページャ１４のような受信機のビットレートを代えるための装置を 有する無線通信受信機のブロック図が第２図に示されている。送信機１１から送 信されたＲＦ倍信号アンテナ２０でピックアップされかつ２１で示される伝統的 な受信機部分に加えられ、検波されたＲＦ倍信号低域フィルタ２２を通りかつ次 にデータ制限器２３を通り受信機制御部２４にデジタル信号を供給する。

このデジタル信号はマイクロコンピュータ２６のビットパターン検出器２５に加 えられ、そこでそれらはアドレスコードメモリ２７に格納されたアドレスコード と比較される。制御論理３０はビットパターン検出器２５とアドレスコードメモ リ２７、さらには出力信号手段を構成する出力告知器３１との間のインタフェー スを行なう。第１図において１５で示されは典型的には数字または英数字のメツ セージを表示するためのＬＣＤと共に、トーンオンリページャ１４とともに使用 されるトーン警報発生器を含む。

基準発振器を構成すｇ、水晶発振器３２は、制御論理３０およびデバイダ一手段 を構成するプログラム可能デバイダ３３の双方にタイミング信号を供給する。ビ ットパターン検出器２５は、ライン３４〜３７により、プログラム可能デバイダ ３３および低域フィルタ２２の双方に接続されたビットレートコントローラ４０ に接続されている。ビットレートコントローラ４０および低域フィルタ２２の回 路は第３図に更に詳細に示されている。

ビットレートコントローラ４０は、それらのＤ入力においでそれぞれライン３４ 〜３７に接続されたＤ型フリップフロップ４１，４２．４３および４４を含んで いる。ライン３４〜３７はまた、その出力がフリップフロップ４１〜４４のクロ ックＣ入力に接続されたＯＲゲート４５の４つの入力に接続されている。ライン ３４〜３７の１つが高レベルに切換わると常にＯＲゲート４５はＤフリップフロ ップ４１〜４４を刻時（クロック）し、それによりライン３４〜３７のビットパ ターン検出器２５の出力をビットレートコントローラ４０にラッチする。

ビットレートコントローラ４０はさらに、それぞれフリップフロップ４１〜４４ のＱ出力に接続された４つの出力ライン５１〜５４を含む。ライン５１〜５４は 低域フィルタ２２およびプログラム可能デバイダ３３の双方に接続されている。

低域フィルタ２２の通過帯域あるいはカットオフ周波数はビットレートコントロ ーラ４０の出力により決定される。これはトランジスタスイッチ６１〜６４を使 用してフィルタ２２の容量を選択することにより達成される。出力ライン５１〜 ５４は抵抗５５〜５８を通りそれぞれトランジスタ６１〜６４のベース端子に結 合されている。容量６５〜６８は低域フィルタ２２の出力からそれぞれトランジ スタ６１〜６４のコレクタに接続されている。トランジスタ６１〜６４のエミッ タはそれぞれグランドに接続されている。低域フィルタ２２の入力および出力の 間に抵抗６９が接続されている。

動作においてはトランジスタ６１〜６４のうちの特定の１つがオンとなりその関 連する容量が付勢されて低域フィルタ２２のカットオフ周波数を決定する。ビッ トレートコントローラ４０のプログラム可能デバイダ３３への接続は第４図にさ らに詳細に示されている。

伝統的な設計のものでよい水晶発振器３２は、ライン７０に３８．４　ＫＨｚの 出力信号を提供する。プログラム可能デバイダ３３は、３８．４ＫＨｚの信号を 受けかツ２４００Ｈｚの出力信号を提供する出カフ２を有する、１６分割回路を 構成する、プリスケーラ７１を含む。この出力信号は次にプログラム可能Ｎ分割 カウンタ７３に印加され、かつ出力ライン５１〜５４は８分割、４分割、２分割 、および１分割入力にそれぞれ動作可能に接続されている。カウンタ７３の出力 ライン７４はビットクロックを構成する信号を提供する。明らかなように、ライ ン５１〜５４のどれが付勢されるかに応じて３００，６００．１２００、あるい は２４００Ｈｚのビットクロック信号が選択的に出カフ４に供給される。第２図 および第３図に示されるようにこの出力信号はＣＰＵ２６のビットパターン検出 器２５および制御論理３０の双方に供給される。ビット当り多数のまたは“Ｍｏ のサンプルがとられると、ピットクロック信号がＭの係数（ｆａｃｔｏｒ）で増 加されなければならない。これは水晶発振器３２の周波数をＭの係数で増加する ことにより達成できる。ビットあたり４サンプルに対しては、１５４．６　ＫＨ ｚの水晶発振器周波数が利用でき、それぞれ３００，６００．１２００および２ ４００ビット／秒のビットレートに対し出カフ４において１２００．２４００． ４８００および９６００のピットクロック信号を提供する。

第３図の容量６５〜６８の値は、デコードされているビットレートと適合する低 域フィルタ２２のカットオフ周波数を提供するよう選択される。特に、フィルタ のカットオフ周波数はデコーダにおける最適の信号対雑音性能を提供するためビ ットレートの半分となるよう選択される。抵抗６９の値は１０キロオームであり 、この場合容量６５については０．１マイクロフアラツドの値が３００ビット／ 秒の信号速度に対して使用される。容量６６として０，０５マイクロフアラツド の値を使用すると６００ビット／秒の信号速度が提供され、−芳容量６７として ０．０２５マイクロフアラツドの値を使用すると１２００ビット／秒の信号速度 が得られ、かつ容量６８として０００１２マイクロフアラツドの値を使用すると ２４００ビット／秒の信号速度が達成される。

第５Ａ図は、受信機のビットレート変換機能を実施するためのファームウェアを 含むマイクロコンピュータ２６の機能的ブロック図を示す。ここに示されている ように本発明の好ましい実施例においては、マイクロコンピュータはモトローラ 社の１４８８０５型である。本発明と同じ譲受人によって所有される「電力保存 を有する汎用ページング装置」と題される米国特許第４．５１８．９８１号はそ のようなマイクロコンピュータの使用を開示する。この特許の開示は参照のため ここに導入される。

プログラム可能デバイダ３３からのピットクロック信号はプリスケーラおよびタ イマおよびカウンタを含むタイマ制御ユニット８０に供給される。水晶発振器３ ２の出力は、中央処理ユニット制御回路、ＡＬＵで示される演算論理ユニット、 アキュームレータ、インデックスレジスタ、条件コードレジスタ、スタックポイ ンタ、プログラムカウンタ高およびプログラムカウンタ低モジュールを含む中央 処理ユニット（ＣＰＵ）８２に接続されている。中央処理ユニットにはまた複数 の入力／出力ラインを有するデータ方向人力／出力（１１０）レジスタ８４およ び８６が接続されている。特に、２個の入力／出力ポートの各々に対して８本の ラインが示されている。

図示されているように、レジスタ８４の出力ラインはライン３４．３５．３６お よび３７に接続されている。レジスタ８４の１つの入力ラインはデータ制限器２ ３からビット流れ信号を受けるよう接続されている。レジスタ８６の１つの出力 ラインは出力告知器３１に接続されている。レジスタ８６の４つのＩ１０ライン はアドレスコードメモリ２７に接続されている。

中央処理ユニットにはまた読出し専用メモリ（ＲＯＭ）８８およびランダムアク セスメモリ（ＲＡＭ）９０がインタフェースされている。モトローラ社の１４６ ８０５型フアミリーの特徴であるが、オンチップＲＡＭによりマイクロコンピュ ータ２Ｂは外部のＲＡＭメモリなしで動作できる。並列人力／出力能力はそれが 入力であるべきかまたは出力であるべきかを指示するためのプログラム可能なピ ンを含んでいる。

タイマ／カウンタ８０は、通常プログラム可能プリスケーラを備えた８ビツトカ ウンターでありそれはあるソフトウェアにより選択されたイベントにおいて割込 信号を発生するためのイベントカウンタとして使用することができ、あるいはタ イミング保持のために使用することができる。

第５Ａ図もまたＲＯＭ８８に格納された主要なファームウェアモジュールの配列 を示している。このモジニールの選択および構成は本発明の実施例の特定のプロ グラムの関数である。ＲＡＭ９０の使用は主としてプログラムの間にアクセスさ れる変数を含むためであり且つスクラッチパッド記憶装置としてである。

第５Ｂ図は、本発明の他の実施例のためのＲＯＭ９２に格納された主要なファー ムウェアモジュールの別の構成を示している。

１４６８０５型マイクロプロセツサおよびそれに関連するアーキテクチャおよび 内部命令セットは以下の米国特許および出願に詳細に記載されている。すなわち 、「低電流人力バッファ」と題する１９７９年７月２日出願の米国出願節０５４ ．０９３号、「スタティックマイクロプロセッサにより消費される電力を減少す るための方法」と題する１９７９年８月９日出願の米国特許出願節０１３５．２ ９２号、「スタティックマイクロプロセッサにより消費される電力を減少するた めの装置」と題する１９７９年８月９日出願の米国特許第０８５．２９３号、「 ＣＭＯＳマイクロプロセッサアーキテクチャ」と題する１９７９年８月９日出願 の米国特許第４．３００，１９５号、「インクリメンタ／デクリメンタ回路」と 題する１９７９年８月９日出願の米国特許第４．２８０．１９０号、そして「マ イクロコンピュータのための単一ステップシステム」と題する１９７９年９月２ ８日出願の米国特許第４．３０８．５８１号であり、上記の６件の出願は共通し て本発明の譲受人に譲渡されている。これら６件の示された特許および出願はＭ 　Ｃ１４８８０５型マイクロコンピユータのより完全な記述のための参照用とし てここに導入される。

次に種々の実施例に係わる受信機の動作につき説明する。

伝統的なＰＯＣ５ＡＧコーディング機構が第７Ａ図および第７Ｂ図に開示されて いる。先ず第７Ａ図を参照すると、ＰＯＣＳＡＧコードフォーマットにおいて、 同期コードが送信され、それに続きアドレスコードの８つのグループ、すなわち 各々２つのアドレスセグメントを含むグループ０〜７が送信される。１個のアド レスセグメントが第７Ｂ図に示されており且つ３２ビツトのワードで構成される 。この３２ビツトのワードは、１ビツトのメツセージフラグとそれに続くビット 位置２〜１９にあるアドレスビットを含む。機能ビットが位置２０および２１に 設けられ、バリテイチニツクピットが２２〜３１にかつ偶数（ｅｖｅｎ）パリテ ィビットが位置３２に設けられている。通常の使用においては、ＰＯＣ５ＡＧメ ツセージフラグビットはアドレスコード信号においては０にセットされ、かつデ ータ信号においては１にセットされる。機能ビットは通常それに対して４つの区 別可能な警報信号が発生される４つの異なるメツセージを与えるために使用され る。

受信機１４または１５の所望の動作に応じて、第７図のＰＯＣＳＡＧコードに対 しいくつかの変形を行ない異なるビ・シトレートの動作を提供することができる 。先ず第８Ａ図から第８Ｃ図までを参照すると、１つのコード機構が図示されて おり、そこでは同期コードの直後に６ビツトのコード語が送信される。６ビツト のコード語がどのようにしてエンコードされ４つのビットレートのどの１つを使 用すべきかを示す例が第８Ｃ図に示されている。

ここでは６ビツトのシーケンスは単に４つの基本的な２進値００，０１．１０お よび１１の繰返しとなっており、この繰返しは技術上よく知られているように１ ビツトのエラー修正に供されている。２進ワードｏｏｏｏｏｏは毎秒３００ビツ トに対応し、２進ワード０１０１０１は毎秒６００ビツトに対応し、かつ２進ワ ード１０１０１０は毎秒１２００ビツトに対応する。１１１１１１のとットレー トは毎秒２４００ビツトに対応する。

第８Ａ図から第８Ｃ図までに示されているコードを利用するシステムにおいては 、受信機１４または１５は所定のビットレートで同期コードを検出するであろう 。次にそれはビットレートコードを同じ所定のビットレートで検出するであろう 。どのピットレートコードが検出されたかに基づき、それはそのビットレートを 送信されたピットレートコードに対応するよう変更しかつ次にその適切なグルー プのウィンドウの間そのアドレスを捜す。このシステムのもとての受信機の動作 のための制御論理は第１３Ａ図から第１３ｃ図までに示されている。

第１３Ａ図から第１３Ｄ図までのフローチャート３００に示されているように、 システムは先ず最初にブロック３０２において初期化される。次にコードプラグ メモリが３０４において読取られ、その結果が３０６に示されるようにタイミン グを初期化するために使用される。ビット同期のためのサー　チが３０８におい て開始される。もしビット同期が検出されなければサーチルーチンは再び開始さ れる。ビット同期がそれにより次に同期ワードを検出するためのタイムアウトタ イマのスタートが、３１２で示されるように、スタートされ、ブロック８１４で 表される特定の同期ワードのサーチを行なうために使用される°。もじ同期ワー ドが検出されなければブロック３１Ｂに示されるように所定時間だけサーチが継 続され、その後ルーチンはブロック３０８のピット同期のためのサーチに戻る。

次に第１３Ｂ図を参照すると、同期ワードが検出されれば、ピットレートコード のワードのデコードが３２０において開始される。この例では、それぞれブロッ ク８２２，３２８，３３０および３３４において検出される００００００，０１ ０１０１．１０１０１０．および１１１１１１のピットレートコードワードにつ き４つのピットレートの変更が可能である。どのビットレートの変更形が検出さ れたかに応じて、それぞれブロック３２４，３２８．３３２または３３６におい て３００，６００，１２００．または２４００ビット／秒の適切なビットレート が設定される。

この設定されたビットレートは次に、第１３ｃ図におけるブロック３３８によっ て表されるように、アドレスデコードのためのタイマのセットアツプに利用され る。ブロック３４０においてタイムアウトのための待機がなされ、その後ブロッ ク３４２で示されるようにアドレスのサーチが開始される。

もしアドレスが検出されると、機能ピットがブロック３４番においてデコードさ れる。デコードされた機能ビットは、ブロック３４Ｂで示されるように、メツセ ージの機能が受信されたかどうか決定するために調べられる。もしそれがメツセ ージ機能でなければ、ブロック３４８において警報信号が発生される。しかしな がら、もしメツセージ機能が表示されておれば該メツセージはブロック３５０に おいて格納され、次に警報信号が３５２において発生される。３４８または３５ ２における警報信号の発生の後、あるいは３４２においてアドレスが検出されな ければ、第１３Ｄ図のブロック３５４で示されるように、次の同期ワードのため のタイマが設定される。次にビットレートはブロック３５６において同期コード のビットレートにリセットされる。ルーチンは次にブロック３５８においてタイ マのタイムアウトを待ち、かつ同期ワードのための新しいサーチがブロック３６ ０において開始される。もし同期ワードが検出されれば、ルーチンはブロック３ ２０においてピットレートコードワードをデコードするために戻る。

もし、同期ワードが検出されなければ、同期ワード検出フラグがブロック３６２ において読取られ、かつ次にブロック３４６において同期検出フラグがセットさ れているか否かが判定される。もし、フラグがまだセットされていなければ、次 にブロック３６６に示されるように同期検出フラグがセットされる。ルーチンは 次にブロック３６８においてビットレートを最後にデコードされたビットレート にセットし、かつブロック３３８においてアドレスデコード用のタイマをセット アツプするために戻る。もし、同期検出フラグがすでにセットされておれば、ル ーチンはブロック３７０において同期ワード検出の第２のミスへと分岐し、かつ 次に３０８におけるビット同期のためのサーチに戻ることとなる。

再び簡単に要約すると、フローチャート３００により示されたルーチンにおいて は、同期コードが常に毎秒３００ビツトのような、所定のビットレートで送信さ れる。いったん、ブロック３０８において、ビット同期が確立されると、ブロッ ク３１４において同期ワードが検出されなければならない。同期コードに続き、 ピットレートコードが所定の毎秒３００ビツトで送信される。ブロック３２０に おいてピットレートコードがデコードされ、かつブロック３２４．３２８，３３ ２．および３３６においてシステムが次に示されたビットレートのために設定さ れる。この設定は、低域フィルタ２２およびプログラム可能デバイダ３３の双方 を制御して適切なピットクロック信号がピットパターン検出器２５に提供できる ようにピットレートコントローラ４０を付勢することを含む。ブロック３３８に おいてアドレスデコードのだめのタイマがセットされるが、該タイマのセツティ ングは無線機が割付られたグループとともに、アドレスおよびデータが送信され ているビットレートの双方に依存する。受信機はブロック３４２においてそのア ドレスをサーチし、かつそのアドレスが検出されたか否かによって適切な行動を 行なう。次に受信機のビットレートが、ブロック３５６において、次の同期コー ドを捜すために同期コードのビットレートにリセットされる。もし、次の同期コ ードが検出されれば、ブロック３２０においてピットレートコード語が通常の様 式でデコードされる。しかしながら、同期ワードが検出されない場合には、受信 機はさらに適切なグループにおいてそのアドレスをサーチする。現在のピットレ ートコードがデコードされていないので、そのアドレスをサーチする場合に、ブ ロック３６８において、システムは最後にデコードされたビットレートを利用す る。ブロック３７０において第２の引続く時間に同期コードが検出されない場合 は、システムはブロック３０８におけるビット同期のサーチに戻る。このシステ ムは、無線機アドレスとともに任意のデータメツセージの双方に大きなビットレ ートの送信を提供することにより、ピークシステム負荷の時間の間におけるシス テムのスルーブツトを増大させるのに特に適している。

異なるビットレートの信号用制御機構が第９Ａ図から第９Ｃ図までに示されてお り、それは第８Ａ図から第８Ｃ図までの信号用機構といくらか類似している。こ れらは双方とも第７Ａ図から第７Ｃ図までのＰＯＣ８ＡＧシステムと同様のもの であり、同期コードの後に８個のウィンドウまたはアドレスコードの対が続いて いる。第９Ｂ図においては、特定のアドレスコマンドが図示されており、該アド レスコマンドはメツセージフラグビット、ビット位置２〜１９におけるとットレ ート変更コマンド信号、ビット２０〜２１におけるビットレート制御ビット、ビ ット２２〜３１における１０個のチェックビットおよびビット３２における偶数 パリティビットを含んでいる。第９Ｃ図に示されるように、制御ビット２０およ び２１は例えば００が毎秒３００ビツトを示し、０１が毎秒６００ビツトを示し 、１０が毎秒１２００ビツトを示し、かつ１１が毎秒２４００ビツトを示すよう に符号化することができる。

第９Ａ図から第９Ｃ図までのシステムにおいては、ビットレート変更コマンド信 号はページャの８つのグループの各々に送信することができ、それにより第９Ｃ 図に示されるように無線機が新しいビットレートに設定されるようにすることが できる。各ベージングウィンドウにおけるビットレート変更コマンドを送信した 後、システムは通常の様式で、しかし新しく指示されたビットレートで、無線ア ドレスを送信する処理に戻る。

第１４Ａ図から第１４Ｃ図までのフローチャート４００に示されているように、 システムは先ずブロック４０２において初期化される。次に、４０４においてコ ードプラグメモリが読出され、その結果が４０６に示されるようにタイミングを 初期化するために利用される。４０８においてビット同期のためのサーチが開始 される。もしビット同期が検出されなければ、サーチルーチンが再び開始される 。もしビット同期が検出されれば、４１０においてビットタイミングが確立され 、次に４１２に示されるように同期ワードを検出するためのタイムアウトタイマ を有効にスタートさせ、該タイムアウトタイマはブロック４１４で示されるよう に特定の同期ワードのサーチを行なうために使用される。もし同期ワードが検出 されなければ、ブロック４１Ｂに示されるようにサーチが所定時間継続され、そ の後ルーチンはブロック４０８のビット同期のサーチに戻る。

もし同期ワードが検出されれば、第１４Ｂ図のブロック４２０で示されるように 、タイマがアドレスデコードのために設定される。ブロック４２２においてタイ ムアウトのための待機が行なわれ、その後ブロック４２４で示されるようにアド レスのためのサーチが開始される。もしアドレスが検出されれば、ブロック４２ ６において機能ビットがデコードされ、該機能ビットが次に判定されブロック４ ２８に示されるようにメツセージ機能が受信されたか否かが決定される。・もし それがメツセージ機能でなければ、ブロック４３０において警報信号が発生され る。しかしながら、もしメツセージ機能が表示されておればブロック４３２にお いてメツセージが格納され、次にブロック４３４において警報信号が発生される 。もし４２４においてビットレート変更コマンドが検出されれば、ブロック４３ ６，４４０．４４４および４４８においてビットレート制御ビットが判定され０ ０．０１．１０．および１１のとットレート制御ビットの４つの可能な変形のう ちどの１つが検出されたかを判定する。どのビットレートの変形が検出されたか に応じて、それぞれブロック４３８，４４２，４４８および４５０において適切 なとットレートが３００，６００．１２００または２４００ビット／秒に設定さ れる。

ブロック４３０または４３４において警報信号の発生の後、あるいはブロック４ ３８，４４２，４４６．または４５０においてビットレートの設定の後、あるい はブロック４２４においてもしアドレスまたはビットレート変更コマンドが検出 されなければ、第１４ｃ図のブロック４５２で示されるように次の同期ワードの ためにタイマが設定される。ルーチンは次にブロック４５４においてタイマのタ イムアウトを待ち、かつブロック４５６において同期ワードの新しいサーチが開 始される。

もし同期ワードが検出されなければ、ブロック４５８において同期ワード検出フ ラグが読取られ、ブロック４６０において同期検出フラグがセットされているか 否かが判定される。

もしフラグがまだ設定されていなければ、４６２において示されるように同期検 出フラグが次にセットされる。同期検出フラグの設定の後あるいはブロック４５ ６において同期ワードが検出されれば、ルーチンはブロック４２０においてアド レスデコード用タイマを設定するために戻る。もし同期検出フラグがすでにセッ トされておれば、ルーチンはブロック４６４における同期ワード検出の２回目の ミスに分岐し、次にブロック４０８におけるビット同期のためのサーチに戻る。

再び簡単に要約すると、フローチャート４００によって示されたルーチンは、フ ローチャート３００のそれと同様に、毎秒３００ビツトのような、所定のビット レートで同期コードをデコードする。しかしながら、フローチャート３００とは 異なり、このシステムにおいてはアドレスもまた所定のとットレートで送信され かつデコードされる。ブロック４２２において検出され得る通常の受信機アドレ スに加え、ビットレート変更コマンドもまた検出できる。ビットレート変更コマ ンドは各グループにおける１個のあるいは好ましくは全ての受信機により認識す ることができる。もしビットレート変更コマンドが検出されると、後続の２ビツ トがブロック４３６，４４０，４４４．および４４８において試験され新しいシ ステムのビットレートを決定する。この新しいシステムのビットレートは次に受 信機の所定のビットレートとなりかつその新しいビットレートでさらに同期コー ドおよびアドレスのデコードが行なわれる。この新しいビットレートは、新たな システムのビットレートの選択に供するため他のビットレート変更コマンドが検 出されたような時まで保持される。システムのビットレートはビットレート変更 コマンド信号を無線機の各グループに送信することにより達成され、それにより システムにおける全ての無線機が新しいビットレートで動作する。このシステム は、フローチャ　゛−ト３００のシステムよりさらに大きいスルーブツトを提供 することができるが、それは同期ワードも新しいピットレ第１０Ａ図から第１０ Ｃ図までのシステムにおいては、制御ビットパターンが各ページアドレスととも に送信されアドレス信号に続くデータのビットレートを示す。データメツセージ がデコードされた“後、ページャは同期コードビットレートに戻る。このように して、このシステムは個々のメツセージ送信のビットレートを調節する能力を提 供する。

第１５Ａ図から第１５Ｃ図までのフローチャート５００に示されているように、 システムは先ずブロック５０２において初期化される。次に５０４においてコー ドプラグメモリが読出され、その結果が５０６に示されているようにタイミング を初期化するために利用される。ビット同期のためのサーチが５０８において開 始される。もしビット同期が検出されなければ、サーチルーチンは再び開始され る。もしビット同期が検出されれば、５１０においてビットタイミングが確立さ れ、それにより次に５１２に示される同期ワードの検出のためのタイムアウトタ イマが有効にスタートされ、該タイマはブロック５１４で表されるように特定の 同期ワードのサーチを行なうために使用される。もし同期ワードが検出されなけ れば、ブロック５１Ｂに示されるようにサーチが所定の時間継続され、その後ル ーチンはブロック５０８で示されるビット同期のサーチに戻る。

もし同期ワードが検出されれば、第１５Ｂ図のブロック５２０によって表される ようにアドレスデコードのためにタイマが設定される。ブロック５２２において タイムアウトのために待機が行なわれ、その後ブロック５２４により示されるよ うにアドレスのためのサーチが開始される。もしアドレスが検出されれば、ブロ ック５２６，５３０．５３４および５３８においてビットレート制御ビットが判 定され、４つの可能なバリエーションのうちのどの１つが検出されたかが決定さ れる。どのビットレートのバリエーションが検出されたかに応じて、夫々ブロッ ク５２８，５３２．５３８および５４０で表されるように、適切なビットレート が３００．６００，１２００．または２４００ビット／秒に設定される。ブロッ ク５４２において受信されたメツセージが格納され、かつブロック５４４におい て警報信号が次に発生される。次にビットレートが５４６に示されるように同期 コードビットレートにリセットされる。

ビットレートのリセットの後、あるいはブロック５２９においてアドレスが検出 されなければ、第１５Ｃ図に示されるブロック５５０において次の同期ワードの ためのタイマがセットされる。ルーチンは次にブロック５５２においてタイマの タイムアウトを待ち、そしてブロック５５４において同期ワードのための新しい サーチが開始される。もし同期ワードが検出されなければ、ブロック５５６にお いて同期ワード検出フラグが読取られ、ブロック５５８において同期検出フラグ がセットされているか否かが判定される。もしフラグがまだセットされていなけ れば、次に該同期検出フラグが５６０に示されるようにセットされる。同期検出 フラグの設定の後あるいはブロック５５４において同期ワードが検出されれば、 ルーチンはブロック５２０においてアドレスデコード用タイマを設定するために 戻る。もし同期検出フラグがすでに設定されておれば、ルーチンはブロック５６ ２における同期ワード検出の２回目のミスに分岐し、かつブロック５０８におけ るビット同期のためのサーチに戻る。

再び簡単に要約すれば、フローチャート５００のルーチンは、同期コードとアド レスが所定のビットレートで送信されるシステムを示している。もしメツセージ が単純なトーンオンリベージでなく数字または英数字データメツセージを含んで おれば、このデータメツセージがアドレスに続くビットレート制御ビットにより 示されるビットレートで送信される。ビットレート制御ビットは所定のビットレ ートでデコードされる。データメツセージはビットレート制御ビットで示される ビットレートでデコードされる。受信機のビットレートは次に所定のビットレー トにリセットされ次の同期ワードのデコードが行なわれる。このシステムは長い データメツセージが送信される時のようにシステムのスルーブツトのいくらかの 増大が必要な場合に使用できる。

新しいビットレートにおいてデータメツセージのみが送信されるから、ビットレ ートの増大から生じる何れのエラーも受信機のデータメツセージに影響するのみ でありかつ受信機によるアドレス検出の誤りの率を増加させる傾向にはならない 。これは受信機のアドレスが依然として所定のビットレートで送信されると言う 事実に基づく。

次に、第１１Ａ図から第１１Ｃ図までを参照すると、ゴーレイ（ＧＯＬＡＹ）順 次コード（Ｇ　Ｓ　Ｃ）あるいはモトローラ社の幾つかのページングシステムに 使用されているエコー（ＥＣＨＯ）コードに類似したコーディング機構が示され ている。第１１Ａ図に示されるように、アドレス信号の後にビットレート情報お よびその次にデータが続く。

アドレス信号のフォーマットは第１１Ｂ図に示されており、かつ２つのワード、 すなわち第１のワード１および第２のワード２を含んでいる。各ワードは１２ビ ツトの情報とそれに続く１１のパリティビットを有し２つのワードを分離する１ ／２ビツトの間隔を有している。この実施例においては、ビットレートコードは 先に説明した６ビツトの繰返しコードによって４つのビットレートをエンコード している。従って、ｏｏｏｏｏｏは毎秒３００ビツトに対応し、０１０１０１は 毎秒６００ビツトに対応し、１０１０１０は毎秒１２００ビツトに対応し、そし て１１１１１１は毎秒２４００ビツトに対応している。

第１１Ａ図においてはデータはピットレートコードに続くものとして表示されて いるが、データは必ずしも含まれる必要はなく、特にアドレス信号をデコードす るために使用される受信機のデフオールドまたはシステムアドレスのビットレー トが変わる場合には含まれる必要はない。第１６Ａ図から第１５Ｃ図までに示さ れるように、選択呼出受信機は２つの異なるアドレス信号に応答することが出来 る。

アドレス信号の第１のものについては、ビットレートコードによって示されたビ ットレートはデータメツセージをデコードするために使用され、かつ受信機はシ ステムのビットレートに逆戻りし再びそのアドレスを捜す。第２のページャアド レス信号が送信された時、ピットレートコードは新しいシステムのアドレス信号 のビットレートとして保持される。

このシステムにおける受信機の動作の制御論理は第１６Ａ図から第１６Ｃ図のフ ローチャート６００に示されている。システムはまず第１６Ａ図の６０２で初期 化される。

次にブロック６０４においてコードプラグメモリが読取られ、かつブロック６０ ６においてタイミングが設定される。

６０８においてタイムアウトを待った後、６１０においてタイミングが再スター トされる。次にブロック６１２において、アドレスフラグがアドレス番号１に対 してセットされ、かつ現在のアドレスのワード１、即ちこの場合アドレス１、が ブロック６１４においてロードされる。次に６１６においてワード１のサーチが 開始される。ワード１が検出されなければ、ルーチンは第１６Ｂ図のブロック６ ３６において、アドレスフラグが現在ワード２に設定されているかどうか判定す るために分岐する。しかしながら、もしワード１が検出されれば、ブロック６１ ８において、その逆（ｉｎｖｅｒｓｅ　）が検出されたか否かが判定される。も しそれがワード１であれば、現在のアドレスに対するワード１のための検出フラ グがブロック６２０において設定され、かつもしそれがワード１の逆であればブ ロック６２２において現在のアドレスに対する逆のワード１のための検出フラグ がセットされる。

適切なワード１検出フラグがセットされた後、第１６Ｂ図の６２６において示さ れるように現在のアドレスのワード２がロードされる。次に、６２８において、 現在のアドレスのワード２のサーチが開始される。もしワード２が検出されなけ れば、ルーチンは再びブロック６３６において現在のアドレスのフラグがアドレ ス２にセットされているかどうかを判定するため再び分岐する。もしそれがアド レス２でなければ、アドレスフラグが６３８においてアドレス番号２セツトされ 、かつルーチンはブロック６１４において、現在のアドレス、この場合はアドレ ス２、のワード１をロードするために戻る。アドレスフラグが既にアドレス２に セットされている場合には、ルーチンはブロック６０８においてタイムアウトを 待機するために戻る。

６２８においてワード２が検出された場合には、６３０においてその逆が検出さ れたか否かを決定するためにそれが調べられる。もしその逆が検出されておれば 現在のアドレスに対する逆ワード２の検出フラグがブロック６３４においてセッ トされ、かつもしワード２が検出されれば、現在のアドレスに対するワード２の 検出フラグがブロック６３２においてセットされる。

適切な検出フラグの設定の後、ルーチンは第１６Ｃ図のブロック６４０において ビットレートコード語をデコードする。デコードされたピットレートコード語は ブロック６４２．６４６．６５０および６５４において調べられ、００００００ ．０１０１０１．１０１０１０および１１１１１１で表わされる４つの可能な変 形のどれがデコードされたかを決定する。次にそれぞれブロック６４４，６４８ ゜６５２、または６５６において３００，６００，１２００゜または１４００の 適切なビットレートが設定される。ビットレートの設定の後、アドレスフラグが 調べられブロック６５８においてアドレス番号２が検出されたか否かが決定され る。

もしそれがアドレス２であれば、ブロック６６０においてビットレートが新しい アドレス信号ビットレートとして格納される。次に６６２において検出フラグが クリアされ、かつルーチンは第１６Ａ図のブロック６０８におけるタイムアウト の待機に戻る。もしアドレスフラグがアドレス２にセットされていなければ、ブ ロック６６４においてデータメツセージが指定されたビットレートでデコードさ れる。

検出フラグが次に６６６においてクリアされ、ビットレートは６６８においてア ドレス信号のためのシステムビットレートに戻り、かつルーチンはブロック６０ ８におけるタイムアウトの待機に戻る。

簡単に要約を繰返すと、フローチャート６００に示されたシステムは、ゴーレイ 形式のシステムの場合、ｐｏｃｓＡＧシステムのフローチャート５００に示され たシステムと類似している。所定のビットレートで受信機のアドレスをデコード した後、ピットレートコード語は６４０において所定のビットレートでデコード される。受信機のビットレートはピッレートコード語で決定されるようにセット される。もし受信機かそのアドレス２をデコードすれば、この新しいビットレー トは次に新しい受信機のシステムビットレートとして格納される。このようにし て、全システムのビットレートがリセットされる。しかしながら、もしデコード された受信機のアドレスがアドレス１であると判定されると、これはデータメツ セージが続きかつ該データメツセージがデコードされることを示しており、そし て受信機は次に所定のシステムビットレートに戻り次のアドレス信号をデコード する。従って、この機構はシステムビットレートをリセットするためおよび／ま たはデータメツセージのためのビットレートを制御するために利用できる。

次に、第１２Ａ図から第１２Ｃ図までを参照すると、ゴーレイ順次コード（ＧＳ Ｃ）またはＥＣＨＯコードに類似の他のコーディング機構が図示されている。第 １２Ａ図に示されるように、アドレス信号の後に任意のデータメツセージが続く 。アドレス信号のフォーマットは第１２Ｂ図に示されておりかつ２個のワード、 即ち第１のワード１およワードは１２ビツトの情報とそれに続く１１ビツトのパ リティビットおよび２個のワードを分離する１／２ビツトの間隔により構成され ている。しかしながら、この実施例では、データのピットレー゛トはアドレス信 号の機能コードによって示される。機能コードは、ワード１およびワード２が送 られたか、あるいはそれらの２進逆（ｉｎｖｅｒｓｅ　）が送られたかによって 決定される。第１２Ｃ図に示されるように、ワード１およびワード２を送ること によって示される機能１は３００ｂｐｓのビットレートに対応する。ワード１お よびワード２の２進逆を送ることによって示される機能２は６００ｂｐｓに対応 する。ワード１の逆およびワード２を送ることによって示される機能３は１２０ ０ｂｐｓに対応する。また、ワード１の逆およびワード２の逆を送ることによっ て示される機能４は２４００ｂｐｓに対応する。

第１２Ａ図においては、データはビットアドレス信号に続くものとして示されて いるが、データは必ずしも含まれる必要はなく、特にアドレス信号のデコードに 使用される受信機のデフオールドビットレートが変更される場合は必要ない。第 １７Ａ図から第１７Ｃ図までに示されるように、受信機は２つの異なるアドレス 信号に応答することが出来る。これらのアドレス信号の第１のものについては、 データメツセージをデコードするためのビットレートを設定するために機能コー ドが使用されかつ受信機は次のアドレスのためのデフオールドビットレートに戻 る。第２の受信機のアドレス信号が送信された時、送信された機能によって示さ れるビットレートは新しいデフオールドシステムアドレス信号のビットレートと して保持される。

このシステムのもとにおける受信機の動作のための制御論理は第１７Ａ図から第 １７Ｃ図までのフローチャート７００に示されている。システムは先ず第１７Ａ 図の７０２において初期化される。次に、ブロック７０４においてコードプラグ メモリが読取られ、かつブロック７０６においてタイミングが設定される。７０ ８においてタイムアウトのための待機が行われた後、７１０においてタイミング が再スタートされる。ブロック７１２において、アドレスフラグがアドレス番号 １にセットされ、現在のアドレスのワード１がブロック７１４においてロードさ れる。次に７１６においてワード１のサーチが開始される。もしワード１が検出 されなければ、ルーチンは第１７Ｂ図のブロック７３６においてアドレスフラグ がワード２にセットされているか否かを決定するために分岐する。

もし、ワード１が検出されれば、それはブロック７１８においてその逆が検出さ れたか否かを決定するために調べられる。もしそれがワード１であれば、現在の アドレスに対するワード１のための検出フラグがブロック７２０においてセット され、一方ワード１の逆が検出されれば、現在のアドレスに対する逆ワード１の 検出フラグがブロック７２２においてセットされる。

適切なワード１検出フラグの設定の後、第１７Ｂ図のブロワ７２６に示されるよ うに、現在のアドレスのワード２がロードされる。次に現在のアドレスのワード ２のサーチがブロック７２８において開始される。もしワード２が検出されなけ れば、ルーチンは再びブロック７３６においてアドレスフラグが現在アドレス２ にセットされているかどうかを判定するため分岐する。もしそれがアドレス２で なければ、７３８においてアドレスフラグがアドレス番号２にセットされかつル ーチンはブロック７１４において、現在のアドレスのワード１、即ちこの場合は ワード２、をロードするために戻る。アドレスフラグが既にアドレス２にセット されている場合には、ルーチンはブロック７０８におけるタイムアウトのための 待機に戻る。

７２８においてワード２が検出された時には、７３０においてその逆が検出され たか否かを決定するためそれが調べられる。もしその逆が検出されれば、現在の アドレスに対する逆ワード２の検出フラグが７３４においてセットされる。これ に対し、その逆でなく、ワード２が検出されれば、現在のアドレスに対するワー ド２の検出フラグが７３２においてセットされる。

適切な検出フラグの設定の後、ルーチンはビットレートの設定のために受信され た機能コードを調べるため進行する。第１７Ｃ図のブロック７４２において、シ ーケンス１２が受信されておれば、ルーチンはブロック７４４においてビットレ ートを３００ビット／秒に設定するために分岐する。もし受信されておらなけれ ば、ブロック７４６において機能コードが調べられかつシーケンス１２バー（ｂ ａｒ）が受信されておればルーチンは７４８においてビットレートを６００ビッ ト／秒に設定するために分岐する。

もしこれらのシーケンスのいずれも検出されなければ、ブロック７５０において 機能コードが調べられかつもしシーケンス１バー２が受信されておれば、ルーチ ンはブロック７５２においてビットレートを１２００ビット／秒に設定するため に分岐する。もしこれらの機能コードのシーケンスのいずれも受信されなければ 、シーレンスは１バー２バーでなければならず、従ってビットレートはブロック ７５６において２４００ビット／秒にセットされる。

機能コードで示されるようにビットレートを設定した後、ブロック７５８におい てアドレス番号２が検出されたか否かを決定するためアドレスフラグが調べられ る。もしそれがアドレス２であれば、ビットレートはブロック７６０において新 しいアドレス信号ビットレートとして格納される。

次に７６２において検出フラグがクリアされがっルーチンは第１７Ａ図のブロッ ク７０８においてタイムアウトを待つために戻る。もしアドレスフラグがアドレ ス２にセットされていなければ、ブロック７６４においてデータメツセージが指 定されたビットレートでデコートされる。次に７６６において検出フラグがクリ アされ、ブロック７６８１：おいてビットレートがアドレス信号のためのシステ ムビットレートに戻され、かつルーチンはブロック７０８においてタイムアウト を待機するために戻る。

再び簡単に要約すると、フローチャート６００のシステムのようにフローチャー ト７００のシステムは、もしアドレス２が受信されれば所定のビットレートをリ セットし、もしアドレス１が受信されればデータメツセージが新しいビットレー トでデコードされかつ受信機は次のアドレス信号のデコードのために所定のビッ トレートに戻る。アドレスとともに送信される特別のヒツトレートワードを利用 するフローチャート６００のシステムとは異なり、フローチャドア００のシステ ムは送信されたアドレスの機能コードを使用してビットレートを示す。このシス テムは、大きなスルーブツトを提供しかつデータメツセージの大きなビットレー トの送信を許容するために、あるいはデータメツセージの小さなビットレートの 送信を提供することによってデータメツセージの大きな信頼性を与えるためにも 有用である。このシステムはまた、アドレス信号を含みシステムビットレートの リセットを許容しシステムのスルーブツトのより実質的な制御を可能にする。

４つのビットレートを使用する種々の開示された実施例が示されたが、単にプロ グラム可能デバイダの適切な除数を選択することにより任意の所望のビットレー トをシステムで利用することが理解されるであろう。システムには単一の択一的 なビットレートあるいはビットレートコード語、機能ビットあるいは他の送信情 報により選択可能な任意の所望の数のビットレートを設けることが出来る。より 大きな柔軟性のために、大きな数の除数の可能性を有するプログラム可能デバイ ダが使用でき、かつデバイダによって使用されるべき実際の除数はビットレート コードとして送信することが出来る。

個々の受信機のデコーダのビットレートを制御するためにコード信号を送信する ことにより、スルーブツトおよび全体の正確性を制御するために選択呼出し無線 システムにおいて最大の柔軟性を得ることが出来る。

私は私の発明として以下の範囲の請求を行なう：の ば】 ＦＩＧ、５Ｂ ヒト・ノに ＦＩＣニー、８Ａ ＦＩＧ、８Ｃ ＦＩＣ−、９Ｂ ＦＩＧ、ｌ０Ｂ ＦＩＧ、ｌ０Ｃ ＦＩＣ−、１２Ａ ＦＩＣ，１２Ｃ ＦＩＣ，１３Ａ ＦＩＧ、１３Ｃ ＦＩＧ、１４Ａ ＦＩＧ、−１４Ｃ ＦＩＧ、１５Ａ ＦＩＧ、−１５Ｃ ＦＩＣニー、−１６Ｂ ＦＩＧ、−１６ｃ ＦＩＧ、１７Ｂ 補正書の写しく翻訳文）提出書（特許法第１８４条の８）平成元年４月２０日 特許庁長官　吉　１）文　毅　殿 １、特許出願の表示 ＰＣＴ／ＵＳ８６１０２１９９ ２、発明の名称 受信機のビットレートを変更するための装置を備えた無線通信受信機 ３、特許出願人 住　所　アメリカ合衆国イリノイ州［１ｉ０１９Ｂ、シャンバーブ、イースト・ アルゴンフィン・ロード１３０３名　称　モトローラ・インコーホレーテッド代 表者　ラウナー・ビンセント　ジョセフ４、代理人 住　所　〒１０５東京都港区虎）門二丁目８番１号虎ノ門電気ビル　電話（５０ １）９３８ｇ６、添付書類の目録 補正後の英文明細書の第１頁（和文明細書第１頁第１行〜第２頁第１行） 「　明　細　書 受信機のビットレートを変更するための装置を備えた無線通信受信機 発明の背景 本発明は、一般的には無線通信受信機に関し、より詳細には無線リンクを介し遠 隔局に送信されたデジタル信号をデコードする受信機に関する。

そのような無線機は、通常無線ページングシステムに使用される形式の選択呼出 受信機を含む。選択呼出受信機は、それにのみ向けられかつ一般的にはある周波 数またはチャネルにおける全てのものではない呼に応答し且つ使用者に警報する 受信機である。そのような選択呼出受信機の１つはヨーロッパ特許出願ＥＰ−Ａ −１０，８９３８によって知られており、かつデジタル的にエンコードされた無 線信号を受信する手段、所定のビットレートでビットレート信号を発生するビッ トレートタイミング手段、そして該ビットレート信号に応じて前記デジタル的に エンコードされた信号をデコードするデコーダ手段を具備している。伝統的には 、そのような無線機は送信された信号の特定のアドレス情報によってそこに送ら れているメツセージを認識する。

通常使用されているアドレス情報信号は、複数のトーンを備えた順次的なトーン 信号、かつデジタル的にエンコードされた２進周波数シフトキーイング（Ｆ　Ｓ 　Ｋ）信号を含む。

デジタルコード受信機は、はぼ送信されたデジタル信号のビットレートで動作す るデコーダを含み、かつ送信機から受信された信号パターンをページャに割付け られた信号パターンと比較する役割を果す。今日使用されている全てのデジタル 的にエンコードされるページャは、特に予め定められたビットレートで動作する よう設計されている。」補正後の英文明細書の第３頁（和文明細書第３頁第３行 〜第４頁第１２行） 「この時間中にシステムに加えられる新しいメツセージは、それらが順番待ちを している間に１５分に及ぶ遅延に遭遇し、それらの送信のための順番を待つこと があり得る。もしこの時間中にシステムにおいて送信される信号の実効ビットレ ートが増加できれば、これらのピーク時間中のメツセージのスルーブツトが増加 でき、それによりそのような待ち行列の遅延を減少あるいは削減することができ る。逆に、小康状態の期間中もしシステムにおける送信信号のビットレートが減 少できれば、システムのスルーブツトに影響を与えることなくより大きな正確性 を達成できるであろう。

発明の概要 したがって、本発明は、所定のビットレートで複数の無線受信機に送信されるデ ジタル的にエンコードされた無線信号を受信するための選択呼出無線受信機にお ける装置であって、 前記デジタル的にエンコードされた無線信号を受信するだめの手段、 前記所定のレートでとットレート信号を発生するためのビットレートタイミング 手段、 前記とットレート信号に応じてデジタル的にエンコードされた信号をデコードす るためのデコーダ手段、および、本発明の特徴として デコードされた前記デジタル的にエンコードされた信号に応答して前記ビットレ ートタイミング手段を選択的に付勢しデコードされた信号により示された新しい 所定のビットレートに対応する異なるレートでとットレート信号を発生するため の制御手段、 を具備するものを提供する。　」 補正後の英文明細書の第４頁（和文明細書第４頁第１３行〜第５頁第１４行） 「図面の簡単な説明 第１図は典型的な無線通信システムを示す図式的表現である。

第２図は、本発明によるかつ受信機のビットレートを変更するための装置を有す る無線通信受信機のブロック図である。

第３図は、第２図の受信機のあるブロックの回路の詳細を示すブロック回路図で ある。

第４図は、第２図および第３図のプログラム可能デバイダのブロック図である。

第５Ａ図は、本発明を導入するシステムに使用されるマイクロコンピュータの機 能図である。

第５Ｂ図は、第５Ａ図のマイクロコンピュータと共に使用するための主要モジュ ールを示す他のＲＯＭの機能図である。

第６図は、高い負荷がかけられたベージングシステムのシステム負荷チャートで ある。

第７Ａ図および第７Ｂ図は、伝統的なデータエンコーディングシステムのための 説明図である。

第８図Ａ図、第８Ｂ図および第８Ｃ図は、本発明の好ましい実施例のための第１ のデータエンコーディングシステムのための説明図である。

第９Ａ図、第９Ｂ図および第９Ｃ図は、本発明の好ましい実施例のための第２の データエンコーディングシステムのための説明図である。　」 補正後の英文明細書の第１１頁（和文明細書第１２頁第２４行〜第１４頁第７行 ） 「　第５Ｂ図は、本発明の他の実施例のためのＲＯＭ９２に格納された主要なフ ァームウェアモジュールの別の構成を示している。

１４６８０５型マイクロプロセツサおよびそれに関連するアーキテクチャおよび 内部命令セットは以下の米国特許に詳細に記載されている。すなわち、ｒ　ＣＭ 　ＯＳマイクロプロセッサアーキテクチャ」と題する１９７９年８月９日出願の 米国特許第４．３００，１９５号、「インクリメンタ／デクリメンタ回路」と題 する１９７９年８月９日出願の米国特許第４．２８０．１９０号、そして「マイ クロコンピュータのための単一ステップシステム」と題する１９７９年９月２８ 日出願の米国特許第４，３０８．５８１号であり、上記の３件の特許は本発明の 譲受人に譲渡されており、かつＭ　Ｃ１４６８０５型マイクロコンピユータのよ り完全な記述のための参照用としてここに導入される。

次に種々の実施例に係わる受信機の動作につき説明する。

伝統的なＰＯＣＳＡＧコーディング機構が第７Ａ図および第７Ｂ図に開示されて いる。先ず第７Ａ図を参照すると、ＰＯＣＳＡＧコードフォーマットにおいて、 同期コードが送信され、それに続きアドレスコードの８つのグループ、すなわち 各々２つのアドレスセグメントを含むグループ０〜７が送信される。１個のアド レスセグメントが第７Ｂ図に示されており且つ３２ビツトのワードで構成される 。この３２ビツトのワードは、１ビツトのメツセージフラグとそれに続くビット 位置２〜１９にあるアドレスビットを含む。」補正後の英文明細書の第２８頁（ 和文明細書第３６頁第１２行〜第３７頁第１０行） 「このシステムは、大きなスルーブツトを提供しかつデータメツセージの大きな ビットレートの送信を許容するために、あるいはデータメツセージの小さなビッ トレートの送信を提供することによってデータメツセージの大きな信頼性を与え るためにも有用である。このシステムはまた、アドレス信号を含みシステムビッ トレートのリセットを許容しシステムのスルーブツトのより実質的な制御を可能 にする。

４つのビットレートを使用する種々の開示された実施例が示されたが、単にプロ グラム可能デバイダの適切な除数を選択することにより任意の所望のビットレー トをシステムで利用することが理解されるであろう。システムには単一の択一的 なビットレートあるいはビットレートコード語、機能ビットあるいは他の送信情 報により選択可能な任意の所望の数のビットレートを設けることが出来る。より 大きな柔軟性のために、大きな数の除数の可能性を有するプログラム可能デバイ ダが使用でき、かつデバイダによって使用されるべき実際の除数はビットレート コードとして送信することが出来る。

個々の受信機のデコーダのビットレートを制御するためにコード信号を送信する ことにより、スルーブツトおよび全体の正確性を制御するために選択呼出し無線 システムにおいて最大の柔軟性を得ることが出来る。　」補正後の請求の範囲（ 全文） 「　請求の範囲 １、所定のビットレートで複数の無線受信機に送信されるデジタル的にエンコー ドされた無線信号を受信するための選択呼出無線受信機における装置であって、 前記デジタル的にエンコードされた無線信号を受信するための手段（２１）、 前記所定のレートでビットレート信号を発生するためのビットレートタイミング 手段（３２，３３，４０）、前記ビットレート信号に応じてデジタル的にエンコ ードされた信号をデコードするためのデコーダ手段（２５）、および、本発明の 特徴として デコードされた前記デジタル的にエンコードされた信号に応答して前記ビットレ ートタイミング手段を選択的に付勢しデコードされた信号により示された新しい 所定のビットレートに対応する異なるレートでビットレート信号を発生するため の制御手段（３０）、 を具備することを特徴とする前記装置。

２、複数の受信機群における選択呼出無線受信機を操作する方法であって、 所定のビットレートで送信された第１のデジタル情報信号を受信する段階、 前記所定のビットレートで受信された情報をデコードする段階であって、該受信 された情報はさらに別の情報のための新しい所定のビットレートを示す情報を含 むことを特徴とするもの、 前記新しい所定のビットレートで送信されたさらに別の情報信号を受信する段階 、および 前記新しい所定のビットレートで前記さらに別の受信された情報をデコードする 段階、 を具備することを特徴とする前記方法。

３、前記さらに別の情報信号は受信機のためのアドレス情報、およびデータ情報 を含む、 請求項２に記載の方法。

４、前記さらに別の情報信号は同期コードを含む請求項２に記載の方法。

５、前記さらに別の情報は受信機のためのアドレス情報を含む請求項４に記載の 方法。　」 手続補正書（胎） 平成元年６月２８日 特許庁長官　吉　１）文　毅　殿 １、事件の表示 ＰＣＴ／ＵＳ８６１０２１９９ ２、発明の名称 受信機のビットレートを変更するための装置を備えた無線通信受信機 ３、補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国イリノイ州８０１９Ｂ、シャンバーブ、イースト・アル ゴンフィン争ロ〜ド１３０３名　称　モトローラ・インコーホレーテッド代表者 　ラウナー・ビンセント　ジョセフ４、代理人 住　所　曇１０５東京都港区虎ノ門二丁目８番１号虎ノ門電気ビル　電話０３　 （５０１）　９３Ｈ「請求の範囲」 請求の範囲 １、所定のビットレートで複数の無線受信機に送信されるデジタル的にコード化 された無線信号を受信するための選択呼出無線受信機であって、前記デジタル的 にコード化された無線信号を受信するための手段、 前記所定のレートでビットレート信号を発生するためのビットレートタイミング 手段、手段、および デコードされた前記デジタル的にコード化された信号に応答して前記ビットレー トタイミング手段を選択的に付勢し新しい所定のビットレートに対応する異なる レートでビットレート信号を発生めの制御手段、 機。

２．複数の受信機群における選択呼出無線受信機を動作させる方法であって、 所定のビットレートで送信された第１のデジタル情報信号を受信する段階、 前記所定のビットレートでさらに別の情報のための新しい所定のビットレートを 示す情報を含む受信された情報をデコードする段階、 前記新しい所定のビットレートで送信されたさらに別の情報信号を受信する段階 、および前記新しい所定のビットレートで前記さらに別を具備することを特徴と する前記方法。

３、前記さらに別の情報信号は受信機のためのアドレス情報、およびデータ情報 を含む請求項２に記載の方法。

４、前記さらに別の情報信号は同期コードを含む請求項２に記載の方法。

５、前記さらに別の情報は受信機のためのアドレス情報を含む請求項４に記載の 方法。

国際調査報告 ”二”：：ＥＸＴｏ’Ｌ’ＨＥ：二：：三Ｆ；ト：ｒ、ＴＺｏ＞：ＡＬＳＥＡＲ Ｃ二ＥＲ，ミ’？０ＲＴＯＮ１：、：三Ｆご、；、：：〇二：；、−λＦ？−二 ０９．Ｔ：ＯＮ　Ｎｏ、　’−ＣＴｆ：Ｓ　ε６／Ｃ２二９９　（Ｓ八　ユ４９ ７０）

Claims (7)

【特許請求の範囲】
1. １．遠隔局から無線リンクによって送信される信号をデコードする無線通信受信 機における該遠隔局から送信されるビットレートに整合するために受信機のビッ トレートを変更するための装置であって、 無線リンクを介して無線信号を受信して受信信号を生成するための手段、および 前記受信信号をデコードするための手段であって、第１の所定のレートでビット レート信号を発生するためのビットレートタイミング手段と、 前記ビットレート信号に応答して前記受信信号をデコードするための手段と、 を含み、前記デコード手段は前記ビットレートタイミング手段のタイミング特性 を変更するために所定のコード信号を検出し、それにより前記タイミング手段が 第２の所定のビットレートでビットレート信号を発生するもの、を具備すること を特徴とする前記装置。
2. ２．デジタル的にエンコードされた無線信号を受信するための選択呼出無線受信 機であって、 前記デジタル的にエンコードされた無線信号を受信するための手段、 第１のレートでビットレート信号を発生するためのビットレートタイミング手段 、 前記ビットレート信号に応じてデジタル的にエンコードされた信号をデコードす るためのデコーダ手段、およびデコードされた前記デジタル的にエンコードされ た信号に応答して前記ビットレートタイミング手段を選択的に付勢し第２のレー トでビットレート信号を発生するための制御手段、 を具備することを特徴とする選択呼出無線受信機。
3. ３．複数の受信機群における選択呼出無線受信機を操作する方法であって、 第１のビットレートで送信された第１のデジタル情報信号を受信する段階、 受信された情報であってさらに別の情報のためのビットレートを示す情報を含む ものを第１のビットレートでデコードする段階、 前記の示されたビットレートで送信されたさらに別の情報信号を受信する段階、 および 前記の示されたビットレートで前記さらに別の受信された情報をデコードする段 階、 を具備することを特徴とする前記方法。
4. ４．前記第１の情報信号は受信機のためのアドレス情報を含み、かつ 前記さらに別の受信された情報はデータ情報を含む、請求項３に記載の方法。
5. ５．前記第１の情報信号は同期コードを含む請求項４に記載の方法。
6. ６．前記さらに別の情報は受信機のためのアドレス情報を含む請求項５に記載の 方法。
7. ７．前記示されたビットレートで前記さらに別の情報をデコードした後、情報を デコードするために第１のビットレートに戻る段階をさらに含む請求項３に記載 の方法。