KR900007702B1 - 통신 시스템에서의 메세이지 수신 장치 - Google Patents

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Description

통신 시스템에서의 메세이지 수신 장치

제1도는 본 발명의 양호한 실시예에 대한 기능적 블럭도.

제2도는 본 발명의 양호한 실시예에 대한 기능적 상세 블럭도.

제3도는 양호한 실시예의 공통 하부 구조에 대한 기능적 블럭도.

제4도는 양호한 실시예의 공통 기능 하부 구조에 대한 상세 블럭도.

제5도는 본 발명의 마이크로 컴퓨터 실시예의 기능적 구성도.

제6a,6b 및 6c도는 본 발명의 양호한 실시예에서 사용된 하나의 제1데이타 코드화 시스템에 대한 설명도.

제7a 및 7b도는 본 발명의 양호한 실시예에서 사용된 제2데이타 코드화 시스템에 대한 설명도.

제8도는 양호한 실시예의 공통 하부 구조에 대한 상세 기능도.

제9도는 양호한 실시예의 등가 데이타 샘플링 및 연속 작동에 대한 전기 배선도.

제10a도 내지 제10j도는 제9도의 구성의 작동에 대한 다양한 타이밍도.

제11a 및 11b도는 제8도의 구성의 멀티플렉서에 대한 전기 배선도

제12a도 내지 제12m도는 제11a도는 및 제11b도의 구성에 대한 다양한 타이밍도.제13도는 제8도의 Ex-OR(Exclusive-OR) 배열부분에 대한 상세한 전기 배선도.제14도는 제8도의 가산기/누산기 부분에 대한 상세 전기 배선도.

제15도는 제8도의 오차 비교기 부분에 대한 상세 전기 배선도.

제16a 및 16b도는 제8도의 비트율 검출부에 대한 상세 구성도.

제17a 내지 17e도는 본 발명의 양호한 실시예의 마이크로 컴퓨터에서 행해지는 플로우챠트.

본 발명의 휴대용 페이지 시스템에 관한 것으로서, 특히 다중 구성 디코딩 및 에너지 절약을 제공하도록 실시간에서 작동하는 디코더에 의하여 신호처리가 행해지는 휴대용 페이지 장치(portable paging device)에 관한 것이다.

일반적으로 페이지 장치는 벨트(허리띠)에 부착하거나 사용자의 포켓내에 휴대할 수 있도록 설계된, 밧데리로 작동되는 소형의 무선 수신기이다. 통상의 사용자로는 병원의 의사나 정비원이다.페이저 시스템내에서 사용된 기술은 특정 수신기에 대한 송신이 단지 그 수신기에서만 응답되어 선택적으로 호출되도록 하는것이다. 이러한 선택적 호출 기능은 캐리어상에서 코드화되거나 변소된 하나 이상의 일정 어드레스 코드들을 각각의 페이지 장치에 지정하므로써 달성된다. 각각의 페이지 장치는 응답이 오직 어드레스 코드에서만 발생하도록 설계된 디코딩 부분을 갖는다. 만약 지정된 어드레스 코드들중의 하나가 검출된다면 페이지 장치는 이에 대응하는 경보 신호를 발생하도록 작동한다.

일반적으로 통신 시스템에서 다른 페이지 장치들은 시스템이 그룹 호출 작동을 갖지 않는 한, 그러한 송신에 의해서 작동되지는 않을 것이다. 페이지 장치 통신 시스템은 본 기술 분야에서 널리 공지되어 있으며 음색 및 음성 신호들과 디지탈적으로 코드화된 신호들과의 조합이 선택되는 다중 음색 신호들을 포함하는 수많은 형태의 코드 구성으로 작동된다. 통상적으로 특정의 복잡한 건물 또는 다른 시설내에서와 같이 대단히 작은 서비스 구역에서 송신하는 국부 페이지 서비스와 대도시 구역을 통하여 송신할 수 있는 넓은 구역 페이지 서비스가 있다. 여러가지 시스템들의 작동범위는 일반적으로, 사용된 송신기의 출력으로 결정되어진다.

페이지 장치를 가진 사람이 여러 시설의 구역내에서 신호를 수신하게끔 요구된다면, 그 이러한 각 설비들에 대한 별개의 국부 페이지 장치를 필요로 하게 된다. 이러한 문제점은 자주 발생하는 것으로, 예로서 여러 병원에 소속된 의사가, 여러 병원 구역내의 환자들을 방문하는 경우에 발생된다. 더우기, 서로 다른 범위의 구역 서비스 시스템을 갖는 근교 도시에 여행간 것과 같은 위치의 변화는, 여러개 국부 페이지 장치들의 전체와 원래의 범위의 구역 페이지 장치를 소용없게 하여 새로운 세트의 페이지 장치를 필요로 하게 된다. 그러므로 하나 이상의 페이지 장치 통신 시스템에 대한 신호를 디코딩하여 경보하는 기능을 기질 수 있는 페이지 장치를 갖는 것이 유리하다. 그러면, 페이지 장치가 하나의 메시지 서비스 구역에서 다른 구역으로 이동되는 경우, 어드레스 코드를 변화시키기 위해 회로망을 바꾸거나 또는 페이지 장치를 물리적으로 바꾸거나 또는 특정 장치상에 페이지 장치 어드레스를 바꾸는 등의 어려움을 극복할 수 있게 된다.

다양한 음색 한가지만 혹은 음색 음성 신호 디코딩 시스템들이 있으나 일반적으로 이러한 정보의 디코딩은 디지탈적으로 코드화된 신호들을 사용하는 시스템들을 디코딩하도록 하는 것보다 더 어렵지는 않다. 이러한 디지탈 시스템들은 단위 시간당 많은 량의 메시지를 송신할 수 있는 능력을 가지는데, 왜냐하면 각 페이지 장치를 어드레스하기 위하여 보다 빠른 정보 전송 비율로 송신할 수 있기 때문이다.

보통 디지탈 통신 시스템내에서 송신하는 디지탈 정보들은 제1레벨에서 제2레벨로 레벨 변동을 포함하는 2진 신호열을 포함한다. 이들 레벨들은 2진 0 및 2진 1을 구별하게 한다. 여기에는 비트 간격에 대응하는 특정 시간 간격이 있어야만 한다. 일반적으로 사용된 0으로 비복귀되는(Non-Reture-Zero:NRZ)이진코드화 시스템은 비트 간격을 나타내지 않는다. 그러므로 정보 비트가 시작되거나 종달될 때를 확인하는 것이 필요하고 그리고 이것이 동기 또는 비동기 시스템에 적용된다. NRZ일련 이진 펄스열내의 정보 특성의 변화성에 기인하여, 수개의 비트 간격들은 신호 레벨내의 전이의 발생없이 통과된다. 그러므로 언제 비트간격이 시작되고 종단되는지가 수신기에서 수신된 정보로부터 용이하게 구별되지는 않는다.

일반적으로 디지탈 시스템에는 두가지 형태가 있으며 이들은 송신기 및 수신기 사이의 시간 관계로 구별가능하다. 동기 시스템에 있어서, 송수신기는 동기화되야야만 하며 이로써 정보 워드를 나타내는 프레임들 및 비트 어드레스 순차들이 정확하게 디코딩될 수 있다. 반대로, 통상 비동기 시스템들은 어드레스의 부분을 구성하는 예비의 정보를 디코딩하며 그리고 확인된 경우 독립적인 페이지 장치의 어드레스의 잔여 부분에 관한 디지탈 정보의 연속 검출을 예측하여 시간 윈도우의 설정을 하게 된다. 동기 또는 비동기성 시스템들로써 하나 이상의 코드화 시스템들에 대한 디코딩을 행하는 것은 곤란한 일이다. 더우기 페이지 장치내의 다중 시스템 기능은 하나이상의 시스템들이 페이지 장치에서 검출될 수 있을 때에, 특정 기능을 발휘하는 어떤 우선적인 작동을 필요로 한다.

일반적으로 페이지 장치 통신 시스템용의 종래 기술 신호처리 회로는 일반적인 집적회로 또는 단일 신호디코딩 시스템에 대한 특정의 고속 디코딩 기능을 행하는 통상의 하이브리드 회로를 포함한다. 현재의 IC및 하이브리드 디코딩 기술을 사용한 다중 시스템 페이지 장치는 설계의 복잡성 및 전력 소모량 및 비용면으로 보아서 사용되지 않고 있다. 또한 단위 시장 규모 때문에, 현재 요청되는 커스텀 회로의 개발에 관계된 초기 설비 투자 및 엔지니어링 비용을 감당할 수도 없는 페이지 장치 통신 시스템은 제안되어 있지만, 이러한 것은 성립되기가 어렵다. 그러나 경제적으로도 다중 시스템 페이지 장치에 의하여, 대규모의 다중시스템 페이지 장치를 하나의 특정 디코딩 스킴(decoding scheme : 디코딩스킴)을 디코딩하도록 적용시킴으로서 비교적 작은수의 단일 시스템 페이지 장치를 생산하는 것이 가능하게 되었다.

페이지 장치 시스템용의 어떤 신호 디코더에 대한 극단적 중요한 요구 조건은, 실시간에서 신호를 처리하여 정보가 손실되지 않아야 한다는 것이다. 실시간 처리의 개념은 본 분야에서 공지된 것으로서, 이것은 물리적 사건이 일어나는 실시간에 관계된 것이다.

인코더에 의한 실시간 처리에 대하여 검출 및 디코딩 처리에 관한 디코더의 작동은 신속해야 하며 이러한 작동의 결과는 정보는 손실없이 장치를 제어할 수 있어야 한다. 그러므로 디지탈 신호처리를 하는 다중 시스템 디코더의 연산속도는 페이지 장치 통신 시스템이 작동하는 정보속도와 직접적인 관계가 있다. 이러한 디지탈 정보 전송속도는 시스템마다 변할 수 있으며, 전체 시스템에 의하여, 단위 시간당 처리되는 정보가 많을수록 좋기 때문에 전송속도가 빠를수록 좋다. 전송속도가 빠르면 빠를수록, 다중 시스템에서의 처리 속도는 더욱 빠를 것이 요구된다.

실시간에서 신호처리를 하는 다중 시스템 디코더를 위한 고속의 클럭 속도는 시스템의 소비전력과 필요한 전압을 증가시킴으로서, 페이지 장치의 운용 비용을 상승시킴은 물론 장치의 대형화 및 중량화한다. 이것은 여러가지 다른 페이지 장치들을 휴대하는데에 단점이 되는 것과 마찬가지로 페이지 장치의 작동을 위한 전력을 공급하기 위하여 크고 무거운 파우어 팩(power pack)을 휴대하여야 하는 단점이 있다. 일반적으로 전력 소비가 크면 클수록 페이저 동작을 위해 휴대하여야 하는 밧데리 크기는 더욱 커진다. 만약 전력 소모량이 매우 크다면, 수 시간의 작동을 위하여 새 건전지가 필요하게 될것이다. 이점은 페이지 장치의 연속작동을 위하여 휴대하여야 하는 불편을 야기한다. 페이지 장치가 개인적인 휴대용이기 때문에, 밧데리 에너지는 다중 시스템 디코딩을 위하여 유용한 작동 수명을 가져야만 한다.

본 발명은 휴대용 기기를 위한 다중 신호 디코딩 기능을 가지고 있는 통신 시스템 메세이지 장치로서 이 장치는 통신 채널을 통해서 전송된 코드화된 신호를 검출하기 위하여, 밧데리 작동 통신 수신기와, 밧데리에 연결되어서 수신에서 검출된 코드화 신호를 실시간에서 처리하기 위하여 상기 수신기로부터의 검출된 코드화 신호에 응답하는 디코더를 갖추고 있다. 이러한 디코더는 다수의 디코딩 스킴들중 어느 한가지에 의하여 검출신호를 처리할 기능을 갖는다. 또한 디코딩 스킴 선택 수단이 포함되는데 이것은 수신기와 디코더에 연결되고, 검출된 코드화 신호를 처리하기 위하여 이용될 디코딩 스킴을 선택하기 위한 소정의 신호 특성에 응답한다. 디코더에 연결되는 억세스라는 코드 메모리는 선택된 스킴에서 미리 정해진 코드화 신호의 순서를 가지는 디코딩 스킴의 어느 하나에 대응하는 정보를 보관하고 있으며, 이 정보의 수신에 의하여 디코더가 신호를 발하게 된다. 디코더는 마이크로 컴퓨터를 포함하는 실시예를 갖는다.

본 발명은 또 통신 채널을 통해 전송된 코드신호를 검출하기 위한 밧데라 작동 통신 수신기와 밧데리에 연결되고 실시간에서 검출 코드 신호에 응답하며, 타이밍 신호를 설정하는 내부 클럭을 가지고 있는 디코더를 포함하여 이루어지는 통신 시스템 메세이지 신호 장치를 포함한다. 또한 메세이지 신호장치의 선택 기능을 일시 비구동시킴에 의하여 밧데리상의 전력 소모를 감소시키는 디코더의 타이밍 신호에 응답하는 보존수단이 포함된다. 코드 메모리는 디코더에 접속되며 디코더에 의해 액세스되고, 선정된 정보를 저장 하고 있으며 그와 같은 정보를 수신하면 개별 디코더가 신호를 발생하도록 한다.이러한 디코더는 마이크로 컴퓨터를 포함하는 실시예를 포함하다.

제1도는 본 발명의 제1 및 제2실시예에 적용할 수 있는 블럭 구성도이다. 통신 수신기(20)는 신호 디코더(22)에 연결된다. 디코더(22)는 하나 이상의 디코딩스킴을 디코딩하기 위한 정보를 포함함을 표시하도록하는 디코딩스킴을 나타내는 영역을

함한다. 밧데리(24)는 통신 수신기(20) 및 디코더(22)에 접속된다. 또한 디코더(22)는 점선으로 둘러싸여 도시된 코드(code) 메모리(26)에 접속된다. 코드 메모리(26)는 기능선택부와 페이지 장치 ID부를 포함한다. 점선내에 코드 메모리(26)는 배제시키거나, 시스템으로부터 분리가능하다. 디코더(22)는 에너지 보선장치(28)와 접속된다. 코드화 선택장치(30)는 신호 디코더(22)의 디코딩 스킴 영역에 접속된다. 신호 디코더(22)의 출력부는 예고 변환기(32)측에 접속된다.

마이크로 컴퓨터(34)는 점선으로 표시된 바와같이 신호 디코더(22)에 접속된다. 이러한 상호 접속은 신호디코더(22)가 마이크로 컴퓨터(34)로도 대치될 수 있음을 나타낸다. 마이크로 컴퓨터(34)는 마이크로 프로세스와, 디코딩스킴부로써 표시된 부분을 갖는 디코딩 전용 메모리(ROM)로써 구성됨을 도시하고 있다. 마이크로 컴퓨터(34)는 디코더(22)와 동일한 접속을 갖는다. 마이크로 컴퓨터(34)로 신호 디코더(22)를 대체한 경우에도 완전히 같은 신호 디코딩 기능을 제공하며, 이에 따른 시스템 기능은 페이지 장치 사용자에게 구별되지 않을 것이다. 그러므로 두개의 다른 실시예들은 장치내에서 구별되지 않는다.

제1도에 도시된 시스템의 작동은 통신 수신기가 다양한 형태의 메세이지를 수신하는 것이다. 신호 디코더(22)는 데이타를 분석하여서 통신 수신기(20)에서 수신된 정보를 적당하게 디코딩하기 위하여 다양한 디코딩화 구성들중 하나를 선택하도록 수신신호에 응답한다. 모든 페이지 장치와 같이 최종 디코더된 신호는 코드 메모리(26)내에 저장된 지정 페이지 장치 주소와 비교하기 위하여 검사된다. 수신되어 디코딩된 신호와 코드 메모리(26)내의 주소와 대응 관계가 발전되면, 출력신호가 발생하여 메세이지가 수신되었음을 페이저 휴대자에게 알려준다. 특히 디코더(22)의 출력신호는 예고 변환기(32)에 공급되어서, 메세이지의 수신에 관한 신호 표시를 발생하도록 한다.

페이지 장치에 내장된 밧데리의 사용 기간을 연장시키기 위한 요청과 디코딩 고속 실시간에 대한 요청때문에, 에너지 보존 수단(28)은 밧데리(24)를 절약시키도록 신호 디코딩(22)과 상호 협력하여 작동한다. 또한 디코딩 선택장치(30)는 외부 선택기를 페이지 장치 작동자에게 제공하여, 가능한 약간의 디코딩화 구성을 지정한다. 또한 이러한 선택적 기능은 코드 메모리(28)에 의하여 제공되기도 하고 코드 메모리와는 독립적으로 생산지에 프리세트 되기도 한다. 코드 메모리(28)는 여러 주소들을 저장하고 있는데 이들 주소들은 수신기(20)에서 수신된 신호에 응답하여 디코더(22)에서 결정된 적당한 선택 디코딩스킴에 대응한다.

또한 코드 메모리(26)는 페이지 장치의 다양한 기능들을 선택하는데 사용되는 기능 선택 영역을 포함하고 있다. 회로내에 모든 기능들을 설치하여 페이시 장치의 주소를 식별하는 코드 메모리(26)내에 정보를 제공하고, 시스템의 예고 특성 및 가능한 기능의 다양한 조합들을 지정하는 것이 유리하다.

신호 디코더(22)를, 디코딩 전용 메모리(ROM) 영역내에 포함된 디코딩스킴들과 마이크로 프로세스를 갖는 마이크로 컴퓨터(34)로 대체하는 것은, 블럭(22)을 제거하고 블럭(34)으로 대체하는 것과 동일한 구성이다. 이러한 교체의 차이는 수신된 통신 신호에 대응하여 하드웨어 신호 디코더 대신에 마이크로 컴퓨터가 동일하게 선정된 검사회로에 따라 실시간에서 수신된 신호를 처리하기 위하여 마이크로 프로세스를 사용하는 마이크로 컴퓨터의 내부 기능에 있다. 동일 처리에 의한 확인 이후에, 마이크로 프로세스는 디코딩스킴을 처리하기 위해 메모리내에 저장된 정확한 명령들을 결정하도록 디코딩 전용 메모리의 디코딩스킴 영역을 액세스한다. 마이크로 프로세스는 신호 디코더가 외부 디코딩이 선택장치에 응답하거나 작동하는 것처럼 코드 메모리를 억세스 할것이다.

또한 에너지 보존장치는 시스템용 밧데리를 보존하도록 마이크로 프로세스와 ROM과 상호작동한다. 마이크로 프로세스가 코드 메모리내에 포함된 페이지 장치 식별에 대응하는 신호의 수신을 검출한 경우, 마이크로 컴퓨터(34)는 페이지 장치 휴대자가 가능한 디코딩스킴들중 하나에 메시지가 수신되었다는 것을 알 수있도록 하기 위한 신호를 제공하기 위하여 예고 변환기(32)와 접속된다. 디코더 또는 마이크로 컴퓨터에 대하여, 페이지 장치 휴대자에 제공된 경고 신호와 패턴의 형태는 검출되는 여러가지 디코딩스킴들의 기능에 따른다. 디코딩스킴은 페이지 장치 휴태자가 제한 신호를 수신하며 이에 따라 응답할 수 있도록, 비상호출 또는 보통 호출에 대한 대응 신호를 예고 변환기에 공급한다.

제2도는 본 발명 실시예의 개략적 구성을 도시하고 있다. 안테나(36)는 무선 주파수 증폭기와, 제1혼합기(40)에 접속된 선택적 장치(38)에 접속된다. 또한 제1발진기(41)는 제1혼합기(40)에 접속된다. 제1혼합기(40)의 출력은 여파기(42)를 통하여 제2혼합기(44)에 접속된다. 또한 제2발진기(46)는 제2혼합기(44)에 접속된다. 제2혼합기(44)의 출력은 중간 주파수(IF) 이득장치(48)를 통하여 검출기(50)에 접속된다. 제2도의 제1부분은 통신 수신기(20)를 상세하게 도시하고 있다.

검출기(50)의 출력은 신호 디코더(22)에 접속된다. 신호 디코더(22)는 제1발진기(41)에 접속된다. 제1도에서 도시된 바와같이 신호 디코더(22)의 출력은 예고 변환기(32)에 접속된다. 검출기(50)는 음색 및 음석 페이지 시스템용 보통 접속인 예고 변환기(32)에 접속된다. 밧데리(24)는 통신 수신기에 전력을 제공하며, 직류 대 직류 변환기(52)에 접속된다. 또한 직류 대 직류 변환기(52)는 신호 디코더(22) 및 코드 메모리(26)와 내부 접속된다. 이에 앞서 코드 메모리(26)는 디코더(22)에 내부 접속된다.

제2도는 주변장치와 대응 마이크로 컴퓨터(34)로서의 신호 디코더(22)와의 완전 대체를 가상선으로 도시하고 있다. 특히 마이크로 컴퓨터(34)는 디코딩 전용 메모리(56)와 다중 내부 접속되어 있는 마이크로 프로세스(54)를 포함하고 있다. 디코딩 전용 메모리(56)는 직류 대 직류 변환기(52)와 내부 접속된다. 마이크로프로세스(54)는 직류 대 직류 변환기(52) 및 코드 메모리(26)와 내부 접속되어 있다. 코드 메모리(26)와 직류 대 직류 변환기(52)는 내부 접속된다. 또한 마이크로 프로세스(54)는 데드만 타이머(58)와 접속된다. 직류 대 직류 변환기(52), 코드 메모리(26) 및 데드만 타이머(58)의 세개 주변 장치들은 점선으로 표시하였으며, 그리고 지지 모듈(60)로서 지정되어 있다. 비록, 마이크로 컴퓨터(34)를 디코더(22)로 대체하여 도시하진 않았지만, 제1발진기(41)는 마이크로 프로세스(54)에 접속된다. 검출기(50)는 음색 및 음석 페이지 시스템용으로 일반 예고 변환기(32)에 가상적으로 접속된다. 밧데리(24)는 전에 직류 대 직류 변환기(52)에 접속되어서 전력을 통신 수신기 부분에 공급한다.

무선 수신기에서 통상적인 바와같이 안테나는 적당하게 증폭되는 선택된 무선 주파수 신호를 수신한다. 시퍼 헤테로다인 기술을 사용하여 제1국부 발진기(41)는 여파기(42)에 공급되는 출력을 혼합기(40)에 수신되는 신호 주파수로써 동조한다. 여파기(42)의 출력을 제2혼합기(44)에 공급되며 여기서 신호가 제2발진기(46)의 출력과 혼합되며, 이 출력이 중간 주파수 이득회로(48)에 공급된다. 이득회로(48)의 출력은 변조된 IF출력에서의 코드화 신호를 재생하는 검출기(50)에 공급된다. 특정의 시퍼 헤테로다인 무선 시스템에 설명하였으나, 다양한 형태의 통신 수신기들이 활용되어지는 본 분야의 통상의 지식을 가진 사람이면 용이하게 알 수 있다. 검출기 출력은 다중 구성 디코딩을 포함하는 신호 디코더에 공급한다. 신호디코더는 여러가지 가능한 구성들이 디코딩을 위하여 적용되어야 함을 식별하도록 수신신호를 여러가지 특성을 측정하는 기능을 갖는다. 적당한 구성이 확인된 경우에 데이타는 이러한 형태에 따라 디코딩되며 그리고 코드 메모리는 페이지 장치가 어드레스 되었는가를 볼 수 있도록 검색된다. 페이지 장치가 어드레스 되었을 때마다 예고 변환기(32)는 검출신호를 페이지 장치 반송기에 공급한다.

다양한 디코딩스킴들이 동일 통신 채널상에서 모두 작용되어진다는 것을 가정해보자. 신호 디코더(22)의 다중 구성 디코딩은 검색 및 페이지 메세이지 구성들을 검출하는 것을 포함하며, 이것은 동일 주파수에서 작동하지 않는다. 디코더(22)로부터 제1발진기(41)로서의 제어라인의 기능은 공지된 주파수 동기 처리에 의하여 디코딩하기 위한 신호들을 수신하는 주파수를 디코더(22)가 제어할 수 있음을 도시한 것이다.실시예의 장치 기능을 고려하면, 동일 제어기능도 마이크로 컴퓨터(34)로 행할 수 있다. 그러므로 다중 구성 디코딩은 다른 주파수들에서 작동하는 다수의 다른 디코딩스킴들을 포함한다.

밧데리(24)는 전력을 공급하는 직류 대 직류 변환기를 통하여 신호 디코더(22)에 상호 접속된다. 또한 직류 대 직류 변환기는 신호 디코더(22)에 응답하며 에너지 보존장치를 포함한다. 신호가 디코딩스킴을 확인한 경우 페이지 장치와 어드레스되어 있음을 결정하도록 하는데에 전 전력이 필요치 않는 동안의 이들 주기를 특정화한다. 이러한 시간 주기들은 메세이지 구성 전송 형태의 설정에 의하여 달성된다. 또한 직류 대직류 변환기는 고속의 실시간 작동을 하도록 보다 높은 전압 레벨에서 신호 디코더를 작동시키는 데에 필요한 부가 전압을 제공한다.

제1도에서와 같은 제2도의 제2실시예에 대하여 신호 디코더(22)는 마이크로 컴퓨더(34)와 내부 접속된 주변장치들로써 대체되었음을 알 수 있다. 직류 대 직류 변환기(52)는 전력을 디코딩 전용 메모리(56)에 공급하며, 마이크로 프로세스(54)에 응답한다. 또한 결정된 코드화 구성에 따라서 검출된 코드화 형태의 메세이지 형태화에 대한 적당한 다양한 시간에서 직류 대 직류 변환기(52)는 시스템에 공급된 전력을 감소할 수 있으므로 밧데리 에너지를 절약한다. 데드만 타이머(58)는 폭주 효과 상태가 없음을 확인하는 기능을 갖는다. 특히 마이크로 프로세스(54)는 소정 간격으로 데드만 타이머(58)에 신호를 제공하도록 설계되어 있다. 데드만 타이머가 소정 간격들로 이들 신호들을 수신하지 못할 때마다 마이크로 프로세스(54)내의 프로그램방법의 재시작을 하도록 하여 검사의 개시가 수신된 디코딩스킴을 식별하도록 한다.

또한 검출된 신호들은 코드 메모리(26)내에 기록된 페이지 장치 주소 정보와 비교된 결과 정보 및 검출된 디코딩스킴에 따라서 처리된다. 마이크로 컴퓨터를 포함하거나 신호 디코더를 포함하는 신호 검출장치의 기능은 페이지 장치 반송기의 면에서 보아 완전히 구별되지는 않는다. 제3도는 신호 디코더(22)와 마이크로컴퓨터(34)의 공통 기능 구성을 강조한 제1도에 따른 개략적 구성도이다. 이러한 도면은 2개의 실시예들의 하드웨어 신호 디코더 시스템과 펌웨어(firmware) 마이크로 컴퓨터 시스템에 똑같이 적용할 수 있다. 제2도의 검출기(50)에서의 신호는 데이타 및 샘플링 기록회로(62)에 인가된다. 데이타 샘플링 및 기록회로(62)의 출력은 데이타 연속 윈도우 비교기(64)에 공급된다. 데이타 샘플링 회로는 다중 위상 클럭 타이밍 신호를 공급할 수 있는 클럭(66)에서의 타이밍 신호를 수신한다. 또한 클럭(66)은 타이밍 신호를 코드화 시스템 검사 및 검출회로(68)에 공급한다. 데이타 샘플링 및 기억회로(62)는 코드화 시스템 검사 및 검출회로(68)와 상호 접속된다. 코드화 시스템 검사 및 검출회로(68)의 출력은 복수개의 신호들이며, 각 신호는 다양한 기능 디코딩화 시스템들 중의 하나로 검출되었음을 나타낸다. 이들 신호들은 데이타 연속 윈도우 비교기(64)에 공급되어 적당한 디코딩 처리가 된다. 또한 데이타 연속 윈도우 비교기(64)는 클럭(66)에 접속된다. 클럭(66)은 코드화 시스템 검사 및 검출회로(68)와 접속된다. 에너지 보존장치(28)는 클럭(66)과 상호 접속되어 소정의 전력 유출의 주기를 제공한다.

데이타 연속 윈도우 비교기(64)는 보통 코드 메모리(26)내에 포함되는 페이지 장치 주소 회로(70)에 접속된다. 데이타 연속 윈도우 비교기(64)의 출력은 경고 패턴회로(72)에 접속된다. 경고 패턴회로(72)는 페이지 장치 주소회로(70)에 응답할 수 있도록 접속된다. 경고 패턴회로(72)의 출력은 전술된 예고 변환기(32)에 대응하는 예고장치(74)에 접속된다.

통신 수신기내에 포함된 디코더(50)(제2도)가 데이타 샘플링 및 기억회로에 입력을 제공할 때에 클럭(66)은 정규 패턴으로 데이타를 샘플링하기 위하여 제공한다. 데이타가 수신될 때에 코드화 시스템 검사회로는 여러가지 가능 디코딩스킴들이 데이타를 디코딩하기 위하여 활용되는 것을 결정하도록 검출된 코드의 특성에 근거하여 시작한다. 이것은 여러가지 매개변수 특성을 식별하기 위하여 데이타를 검사하고, 각 가능시스템들에 대응하는 검출 시스템에 다양한 매개변수를 인가함으로서 달성된다. 디코딩화 시스템이 식별되면 적당한 제한이 데이타 연속 원도우 비교기(64)에 인가되어, 정보를 디코딩하도록 처리된다. 데이타가 샘플링 및 기억하는 구멍 확인 처리동안에 손실되더라도, 고도의 신뢰성은 페이지 장치가 어드레스 되었는가 안되었는가를 결정하는데 유지되어야 된다는 것이다. 또한 이러한 처리는 모든 수신된 데이타 수신된 코드화 시스템을 식별하도록 사용하고, 디코딩화를 페이지 장치가 어드레스 되었는가 안되었는가를 식별하는 검출신호에 인가되도록 사용되므로 실시간에 처리된다. 데이타 연속 윈도우 비교기(64)의 출력은 데이타 샘플링 및 기억회로(62)에 공급되며, 부가적 샘플들을 취하도록 시작하도록 하거나, 검출된 코드화 시스템의 구성에 따라 샘플링 기법을 계속한다.

데이타 연속 윈도우 비교기(64)와 데이타 샘플링 및 기억회로(62)의 내부 접속 기능은 샘플링을 순차화하는 것이며, 여기서 샘플링은 선택된 구성에 따라 필요한 것이다. 이것은 둘 이상의 연속 어드레스 워드이거나 코드화 메세이지의 단위내 신호의 위치에 따라 처리되어야만 하는 코드화 신호의 부가적 단위일 수도 있다. 단일 어드레스 워드 시스템들에 대한 내부 접속은 활용되어지지 않는다.

제4도는 신호 디코더 또는 마이크로 컴퓨터를 포함하는 시스템에 대한 상세 구성도이며, 제1도에 도시된 디코딩 선택장치(30)와 유사한 외부 선택기의 내부 접속으로 구성되어 있다. 검출기(50)의 출력은 입력신호는 데이타 샘플링 및 연속회로(76)에 인가된다. 데이타 샘플링 및 연속장치(76)의 출력은 샘플 기억장치(78)에 공급된다.데이타 샘플링 및 연속장치(76)와 샘플기억(78)은 제3도에 도시된 데이타 샘플 및 기억 블럭(67)을 포함한다. 샘플 기억장치(78)는 비교기 오차 윈도우 제한장치(82)에 접속된 데이타 연속비교기(80)에 공급된다. 데이타 연속 비교기(80)와 비교기 오차 윈도우(82)는 제3도의 데이타 연속 윈도우 비교기(64)를 포함한다. 제3도에 도시된 클럭(66)에 대응하는 다중 위상 클럭(84)은 타이밍 신호를 데이타 샘플링 및 연속장치(76)와 데이타 연속 비교기(80)에 공급한다. 다중 위상 클럭(84)은 에너지 보존장치(28)와 상호 접속되어 밧데리 에너지를 보존하도록 시스템의 작동주기를 감소시키도록 한다.

다중 위상 클럭(84)은 외부 시스템 서브

트 선택기(88)에 응답하도록 접속된 코드화 시스템 검사 제어부(86)에 상호 접속된다. 코드화 시스템 검사 제어는 데이타 샘플 및 연속 장치(76)와 샘플 기억 장치(78)에 접속된다. 코드화 시스템 검사 제어(86)의 또다른 출력은 샘플 기억 장치(78)에 접속된 시스템 특징 검출기(90)에 접속된다. 시스템 특징 검출기(90)의 출력들은 여러가지 가능 디코딩화 시스템중 하나의 확인 및 검출을 표시하는 일련의 라인들이다. N라인들은 시스템 1,2,… N을 표시한다. 시스템 특징 검출기(90)의 제각기 출력들은 우선 제어 장치(92)를 통하여 코드화 시스템 검사 제어(86)에 입력신호를 제공하도록 장치(86)에 접속된다. 시스템 특징 검출기(90)의 출력들은 비교기 오차 윈도우 제한 장치(82), 데이타 연속 비교기(80) 및 페이지 장치 주소 메모리(94)에 공급된다. 비교기 오차 윈도우 제한 장치(82)의 출력은 예고기(74)에 접속된 경고 패턴 회로(72)에 접속된다. 경고 패턴 회로(72)는 응답할 수 있도록 페이지 장치 주소메모리(94)에 접속된다. 페이지 장치 주소 메모리(94)는 점선으로 도시되었으며 코드화 시스템 검사 제어(86)에 상호 접속된다. 신호 "다음 워드"로서 표시된 비교기 오차 윈도우 제한 장치(82)의 또다른 출력은 데이타 샘플링 및 연속 장치(76)에 공급된다.

페이지 장치 디코딩 시스템이 작동된 경우, 가능 코드화 시스템들중 하나에 대한 여러가지 매개변수들은 여러가지 레지스터들과 계수기에 인가되며 검출기(50)에서 데이타 샘플링 및 연속 장치(76)로의 입력 신호는 대응 선정 시간 순서로 샘플된다. 이러한 샘플들은 데이타 연속 비교기(80)에 의하여 처리되기 위하여, 코드화 시스템 검사 제어(86)에 의하여 분석되기 위하여 기억된다. 코드화 시스템 검사 제어(86)의 기능은시스템 특징 검출기(90)에 의한 처리를 위하여 임시 기억된 데이타를 구성하도록 하여 수신된 정보로부터 수신된 데이타를 디코딩하도록 사용되어야만 하는 여러가지 가능 디코딩스킴들중의 선택된 하나를 결정하는것이다. 선택이 잘못될 때마다, 다음 코드화 시스템의 새로운 매개변수들은 입력되어 또다른 디코딩 시스템이 검사된다.

시스템 특징 검출기(90)가 검출될 시스템은 지시하는 출력 라인들중 하나를 구동할 때 우선 제어(92)는 코드화 시스템 검사 제어(86)의 보통 검사 작동을 분산시키도록 구동하며, 메세이지가 수신되는 시간동안 또는 정보가 시스템내에 수신되지 않을 때까지를 검출된 디코딩 시스템내로 고정되도록 구동한다. 이러한 연속 시간에서 코드화 시스템 검사 제어(86)는 검사 작동이 가능 디코딩 시스템들중 어떤 것으로 메세이지방송의 발생에 대한 수신 신호를 검사하는 것으로 생각된다.

시스템 특성 검출기(90)의 출력은 비교기 오차 윈도우 제한 장치(82)에 공급되어 여러가지 디코딩 시스템들에 대한 허용 오차 제한들을 바꾸도록 하며, 또한 페이지 장치 주소 메모리(94)에 공급된다. 데이타 연속비교기(80)내의 데이타는 검출된 코드화 시스템에 대응하는 적당한 페이지 장치 주소로써 비교기(82)내의 윈도우 제한에 대하여 검사되어진다. 비교기 오차 윈도우 제한 장치(82)는 출력 신호를 경고 패턴(72)에 공급하며 그리고 메세이지가 수신되는 페이지 장치 반송기에 신호로써 예고기(84)를 구동시키도록 한다. 페이지 장치 주소 메모리(94)에서의 신호는 어떠한 신호 패턴이 경고 패턴 회로(72)에 의하여 예고기(74)에 공급되었는가를 결정한다.

여러가지 시스템들은 연속 워드 코드화 형태를 가지며 또한 다중 묶음 코드화 형태를 가짐으로써 비교기 오차 윈도우 제한 장치(82)에서의 출력은 데이타 샘플링 및 연속 장치(76)에 되돌아간다. 이러한 신호는 다음 워드로써 명칭되며, 주어진 시스템내에 메세이지의 다음 묶음에 대하여 또는 다음 워드 워드를 디코딩하도록 부가적 샘플링을 제공한다.

외부 시스템 서브

트 선택기(88)의 기능은 모든 가능한 코드화 시스템을 통한 검사를 배제시키는 것이며,특정 영역 또는 어떠한 주어진 시간에서 페이지 장치 작동자가 응답하도록 선택한 시스템에서 수신될 수 있는 이들 시스템들에 대한 검사를 제한한다. 이러한 제한은 코드 메모리(26)에 의하여 제공되거나 또는 제조시간에서 독립적으로 하드웨어할 수 있음이 명백해진다. 이것은 페이지 장치에 대하여 모든 유연성을 제곱하여 N가능 디코딩 시스템들의 어떠한 것도 디코딩할 수 있도록 하며, 페이지 장치 반송기에 대하여 최대의 가능한 디코딩 시스템들을 초과하도록 하며 그에 응답을 단지 선택된 시스템들에 한정시킬 수도 있다.

가상선으로 접속 관계를 도시한 바와같이, 코드 메모리(26)는 코드화 시스템 검사 제어를 방해할 수도 있으며 즉 코드 메모리는 코드 시스템들이 검사 제어(86)에 의하여 허용되는 어떤 제한을 포함할 수도 있다.

페이지 장치의 여러가지 기능을 가능하게 하는 바와같이 제공 라인들에 완전한 범용성을 줄 수 있다. 페이지 장치 주소 메모리(94)는 코드화 시스템 검사 제어(86)에 가상선으로 도시한 바와같이 상호 접속되어 있다. 이러한 라인은 제어(86)가 제각기 가능한 코드화 시스템내로 독립적 페이지 장치의 주소 워드를 억세스하도록 함을 도시한다.

페이지 장치가 제조되거나 펌웨어가 설정한 시간으로서 제조된 경우, 여러가지 시스템들내의 페이지 장치주소는 통상적으로 동일하지 않으며, 각 페이지 장치 유니트가 일정하지 않게 유지하도록 다른 주소를 갖도록 해야만 한다. 그러므로 여러가지 가능 코드 시스템들에 대응하는 여러가지 페이지 장치 주소를 지정하는 것이 유리하다. 또한 어떤 메세이지 시스템들은 다중 주소들을 사용함으로써 신호화 기능의 다른 형태들이 그들의 페이지 장치의 반송기들에 공급되어질 수 있다. 한가지에는 두개의 제한 주소들 즉 하나는 대응 경고 신호 패턴을 갖는 비상 메세이지를 지정하며 그리고 다른 하나는 다른 비상 신호 패턴을 갖는 보통 메세이지를 지정하는 주소들을 갖는 페이지 장치일 수 있다.

이러한 형태의 작동을 고려해 보자면 본 발명의 두가지 실시예들은 제각기의 여러개 가능 디코딩 시스템들내에 여러개 배정된 주소들을 갖도록 하는 기능을 갖는다. 또한 설명되어진 바와같이 코드 메모리 또는 제조시의

팅은 페이지 장치의 반송기에 유용한 다수의 디코딩 시스템들을 감소하는 시스템 검사 회로의 기능의 능력을 제한할 수 있게 한다.

제5도는 제1 내지 4도에서의 실시예에서와 같이 도시된 에너지 보존을 갖는 다중 구성 디코딩 페이지 장치의 기능 구성도의 펌웨어 수행을 포함하기에 적당한 형태의 마이크로 컴퓨터의 기능 및 구성 개요도이다. 비록 마이크로 컴퓨터 실시예를 한정하는 것은 아니지만, 마이크로 컴퓨터는 모토로라 146805형이 적당하다. 작동령 타이머 신호는 프리스케일러와 타이머 및 계수기를 포함하는 타이머 제어 유니트(100)에 공급된다. 수정(102)은 타이머 제어(100)에 접속된 발진기 회로(104)에 접속된다.

발진기(104)는 중앙 처리 유니트 제어 회로, 대수 로직 유니트 지정 ALU, 누산기, 인덱스 레지스터 상태 코드 레지스터 스택(stack) 지시 프로그램 계수기 및 프로그램 계수기 저모듈을 포함하는 중앙 처리 유니트(106)에 접속된다. 중앙 처리 유니트에는 데이타 방향 입력/출력 레지스터들(108 및 110)이 접속되며 이 장치들(108 및 110)은 다수의 입출력 라인들을 갖는다. 특히 8개의 라인들은 각각 두개의 입출력 부분들에 대하여 도시되어 있다. 중앙 처리 유니트와 내부 접속된 것들은 디코딩 전용 메모리(ROM)(112)와 랜돔억세스 메모리(RAM)(114)이다.모토로라 146805의 특성에서와 같이 하나의 칩 RAM은 외부 RAM메모리없이 마이크로 컴퓨터가 작동하도록 한다. 병렬 입출력 기능은 입력 또는 출력을 표시하는 프로그램할 수있는 핀들을 포함한다. 타이머/계수기는 보통 타이밍 유지를 위하여 사용이 될 수 있거나 또는 일정 소프트웨어 선택 사건에서 중단 신호를 발생하도록 사건 계수기로써 사용될 수 있는 프로그램 프리스케일러를 갖는 8비트 계수기이다. 모토로라 CMDS 즉 MC46805의 경우 이러한 타이머는 전력 절약 계중형태를 달성하도록 소프트웨어 구동 명령으로부터 마이크로 프로세스를 유출하도록

트되어질 수 있다.

제5도는 ROM내에 기억된 중요 펌웨어 모듈등과 모듈이 시작되는 대응 주소의 배열 구성 관계를 도시한다. 이러한 모듈의 배열과 선택은 본 발명의 실시예들중 하나의 특정 프로그램의 기능이다. 중요 프로그램모듈들과 주소 지점 위치들의 표시는 또다른 실시예에 대한 작동 소프트웨어 프로그램의 코어 덤프(core dump)로써 하나가 여러가지 보호 회로들이 시작될 것을 나타내도록 하는 것이 명백하다. RAM(114)의 사용은 근본적으로 소크리치 패드 기억이며 프로그램 동안 억세스되는 여러가지들을 포함한다. 모토로라146805의 사용은 또다른 실시예에서 필요로 하지 않으나 편리하게 사용되는 것중의 하나다. 모든 코드화는 146805코드화 형태의 겸용으로 기록되어진다.

146805마이크로 프로세서 및 연간 예고기 그리고 내부 구조

트는 다음 출원된 미국 특허출원에서 상세하게 기술되어 있다. 발명의 명칭이 "저전류 입력 버퍼(완충기)"인 1979년 7월 2일자 출원 제0540935호;"안정 마이크로 프로세스에 의한 전력 소비를 감소하기 위한 방법"인 1979년 8월 9일자 출원 제065292호;"안정 마이크로 프로세스에 의한 전력 소비를 감소하기 위한 장치"인 1979년 8월 9일자 출원 제065293호;"CMOS마이크로 프로세스 예보"인 1979년 8월 9일자 출원 제065294호 "중감기 회로"인 1979년 8월 9일자 출원 제065295호; "마이크로 컴퓨터용 단일 스탭 시스템"인1979년 9월 28일자 출원 제079766호; 상기의 6개의 특허 모두는 본 발명의 양수인에게 양도되었다. 상기 6개 출원들은 여기서 MC 146805마이크로컴퓨터의 상세한 설명용의 참조로써 인용되고 있다.

본 발명의 마이크로 컴퓨터 실시예는 하드웨어와 동일한 방법의 기능을 갖는다. 제5도는 마이크로 컴퓨터의 특정한 수행을 도시하고 있다. 비록 도시되지는 않았지만 검출기(50)에서의 신호는 코드 메모리 또는 경고 패턴 장치와 같은 입출력 부분들중 하나에 연결되는 것이 명백하다.

본 발명은 어떠한 숫자의 페이지 장치 코드화와 구성들 및 메세이지 형태들에 적용되어질 수 있지만, 실시예를 설명하기 위하여 단지 두개의 다른 시스템만을 예로 들었다. 본 분야에서 숙련된 자들은 어떻게 코드화 시스템 검사 제어를 사용하는 부가적 시스템들과 코드화 시스템 특성 검출기를 사용하는 부가적 시스템들을 조합하는가를 용이하게 알 수 있다. 하나는 고정된 길이와 전송 속도와 연속 주소 워드들의 비동기검출을 활용하는 이진 페이지 시스템이다. 다른 하나는 다른 속도로써 전송되어지고, 시스템적으로 배열된 고정된 길이의 생략 주소 워드들의 동기 송신을 사용한 이진 시스템이다. 설명을 간단히 하기 위하여 두개의 시스템들은 이진 코드화를 활용함으로써 실시예의 이해를 용이하게 하였다. 신호 음색 및 음성 또는 디지탈 신호들의 어떠한 혼합이 합성되었음을 용이하게 이해할 수 있다. 이러한 시스템들은 이러한 시스템들사이의 차이가 보다 쉽게 검사되는 다른 특성들을 갖는다.

영국 우편 사무소의 국내 페이지 시스템용 표준 메세이지 코드화 형태는 공통적으로 POCSAG로써 알려져 있으며 다음 코드화 형태를 갖는다. 각 전송량은 초당 512비트 속도이며, 하나 이상의 선택적으로 배열된 코드 워드들의 묶음들로 전기 부분이 구성되어 있다. 제6a도에서 도시된 바와같이 전기는 일련의 역논리 상대 1-

이다. 이것은 적어도 576비트분 기간을 갖는다. 코드 워드는 동기에 대하여 또는 독립적 페이지 장치를 어드레스하기 위한 정보를 포함하는 32비트 데이타열이다. 각 묶음은 선정된 이진 배열된 32비트 동기 코드 워드로써 시작한다. 하나의 묶음은 제각기 두개의 주소 코드 워드들을 포함하는 8분리 프레임들내로 분할되는 16주소 코드 워드들과 하나의 동기 코드 워드를 포함한다. 어떤 메세이지 전송내에 연속 묶음들은 제각기 묶음들내에 16주소 코드 워드들에 대하여 제각기 그 주소 코드 워드들을 포함하는 8프레임에 의한 32비트 동기 워드의 동일 형태를 갖는다.

주소 코드 워드는

-7로 변호된 8프레임으로 그룹화된다. 주소 페이지 장치 주소 형식은 유사하게 8가능 그룹들로 분할된다. 각 페이지 장치 주소는 21비트 코드 워드 확인의 최종 3비트들에 따라 대응 8프레임들중 하나에 위치된다. 그러므로

로 끝나는 주소들을 갖는 모든 페이지 장치들은 프레임 내에 위치되며, 이와 유사하게 111로 끝나는 주소 코드 워드를 갖는 모든 페이지 장치들은 프레임(7)내에 있게 된다.

주소 코드 워드들은 32비트 구조를 갖으며, 주소 코드 워드의 비트(1)는 제6b도에서 도시된 바와같이 항상

이다. 비트(2-19)는 독립적 페이지 장치에 할당된 21비트 식별 순차의 18최상위 비트에 대응하는 주소 비트들이다. 3개의 최하위 비트들은 송신되지 않으므로서, 주소 코드 워드가 전송되어야만 하는 프레임을 규정하도록 구동되어서 묶음에서 프레임 위치로부터 유출된다. 비트(20 및 21)는 페이지 장치에 분배된 네개의 가능 주소로부터 필요한 주소들을 선택되도록 사용되는 기능 비트들이다. 비트(22 내지 31)는 부분 검사 비트들이며 최종 비트인 비트(32)는 우수 부분을 주도록 선택된다. 이러한 코드화 시스템은 지정된 프레임 내에서 단지 주소 코드 워드들을 시험하므로서 제각기 페이지 장치들 주소 코드 워드들이 코드 워드형태에 위치된 프레임으로 전송되어야만 한다.

동기 코드 워드 또는 주소 코드 워드의 각 코드 워드는 최상위 비트가 우선 전송되는 동일 32비트 형태를 따른다. 동기 코드 워드는 비트 위치 32 내지 최하위 비트와 비트 위치 1내의 최상위로서 제6c도에서 도시되어 있다.

그러므로 이러한 코드 시스템내 페이지 장치 식별용 21비트 2진 연속은 페이지 장치에 대한 가능 주소들의 2천만개 이상의 조합치를 허용하게 된다. 2기능 비트들의 부가는 묶음 신호 기능들과 페이지 주소들을 포함하는 전체 8천만개의 메세이지 조합들을 제공하게 된다.

모토로라 회사에서 개발되어 ECHO로 공지된 2진 메세이지 페이지 시스템은, 1초당 300비트의 정보를 송신하며, 그리고 각 페이지 장치 주소에 대하여 두개의 연속 2진 워드들을 활용한다. 이러한 시스템에 대한 워드는 23이진 비트들의 순차이다. 이러한 시스템내에서 사용된 논리 변환은 최대 전위에 대응하는 2진 논리 1과, 최소 전위에 대응하는 2진 논리

을 필요로 한다. 제7a도에서 도시된 바와같이, ECHO시스템내의 각 페이지 주소는 1/2비트 간격만큼 분리되어서 14비트 간격으로 뒤따르는 두개의 23비트 2진 워드들로서 구성된다. 두개의 23비트 페이지 주소 워드들은 페이지 장치의 주소를 구성하도록 제각기 일련으로 뒤따르며, 그리고 특정 간격의 콤마 또는 일시 정지는 내부 주소 공극을 형성하도록 23비트 주소들 사이에 전송된다. 전체 주소 데이타 길이는 60.5비트가 된다.

이러한 2중 워드 주소 시스템의 제각기 워드는 12정보 비트들에서 발생된다. 정보와 패리티 비트들의 합은 23비트 워드 길이가 된다. 패리티 비트들은 발생된 오차를 허용하도록 정보 비트들에 가산되는 데이타 비트들이며, 또다른 워드에 대하여 하나가 잘못되어지지 않을 것이라는 것을 계속 확인한다. 이러한 시스템에서 연속 주소 워드들 사이의 1/2비트 간격의 논리 레벨은 항상 2개의 워드 주소열들내의 제2워드의 제 1비트의 논리 레벨과 반대가 되는 것이 통상적이다. 그러므로 만약 제2워드의 제1비트가 1레벨에 있으면 1/2비트 간격은

레벨에 있게 된다.

제7b도는 콤마 또는 인터페이지 간격의 반복 1-패턴 구성을 도시하며, 여기서 1-

패턴은 14개의 정규300초 비트와 같은 기간에 대하여 통상 메세이지 전송의 비트 속도의 두배에서 발생한다. 내부 주소 공급의 비트율은 1조당 600비트들이다. 콤마의 개시 논리 레벨은 다음 워드의 제1비트로서 동일 논리레벨과 같아야만 한다.

페이지 장치의 주소를 지적하도록 12이진 비트들을 사용하는 것은 40096일정 조합들을 허용하며 제2워드를 거의 1700만개의 일정 페이지 장치 주소들을 허용하도록 주소를 특정적으로 지정한다. 그러나 ECHO메세이지 시스템을 디코딩하기 위한 평상적인 방법은 각 일련의 제1워드에 대하여 비동기적으로 작동하는 것이다. 이러한 통상적 디코딩 장치는 주소 패턴들의 주기적 변화를 감지하여 페이지 장치에 주소의 부정확확인을 제공하는 제1워드내의 가능 결손 검출을 감지한다. 디코딩 하드웨어에 근본적으로 기인한 이러한 문제를 해결하기 위하여 주기적으로 연관되는 2개의 직렬 주소 워드들이 2개의 23비트 워드 주소 시스템의 제1워드로서 사용되지 않으며 이것은 결손 워드 1검출의 가능성이 제공한다. 어떠한 하나의 제각기 주기적인 변화들이 178 2진 워드들의 것과 다르거나 또는 적어도 7 2진 비트들에 의한 주기 변화와는 다른 178차동 23비트 2진 워드들만을 제공하는 것이 가능하다. 보통 ECHO디코딩 장치에 대한 프레임 동기 정확도는 12이상의 주기 변화를 갖는 제1워드들을 단지 활용함으로써 개선되어질 수 있다. 이것은 제1주소 워드내의 코드화 교환의 숫자를 18로 제한한다. 그러므로 40095가능 제 2워드들을 갖는 조합에서 제 2주소 워드는ECHO시스템에 대한 480,000주소 이상을 제공한다.

제8도는 마이크로 컴퓨터 수행의 기능적 장치 또는 다른 신호 디코더내에 포함되는 또다른 실시예에 대한 상세 구조도이다. 설명의 편의상 하나의 내부 접속된 라인이 여러가지 모듈들 사이에서 도시되어 있다. 그러나 이러한 라인이 8 2진 입력 라인들과 같이 간략하게 표시되었음을 주목하자 조정 다중 위상 클럭(120)은 AND게이트(122)에 제1입력에 접속된다. 에너지 보존 장치는 28에서의 전력 신호는 AND게이트(122) 제2입력에 인가된다. AND게이트(122)의 출력을 4분할 계수기(126)에 접속된 5분할 계수기(124)에 접속된다. AND게이트(122) 5분할 계수기(124) 및 4분할 계수기(126)의 출력들은 타이밍 신호로서 규정된다. 또한 계수기(126)의 출력은 RE1, RE2, RE3, RE4로서 표시된 4개의 출력신호들을 갖는 감멀티플렉서(128)에 접속된다. AND게이트(122), 계수기(124 및 126) 그리고 감멀티플렉서(128)는 점선내에 도시되어져서 제4도의 데이타 샘플링 및 연속 장치(76)와 비교된다. 계수기(124)에 출력은 다중 비트열 전이 레지스터(130,132,134 및 136)의 클럭 입력들 각각에 연결된다. 레지스터 구동 신호들 REl, RE2, RE3 및 RE4는 레지스터(130,132,134,136)의 구동 단자에 각각 연결된다. 통신 수신기(20)의 출력은 각각 레지스터(130,132,136)의 데이타 단자들에 접속된다.

레지스터(130,132,134,136) 각각은 멀티플렉서(138)에 다중 접속된다. 네개의 라인들은 멀티플렉서(138)와 각 멀티플렉서들에 상호 접속함을 도시한다. 각각의 이들 4개의 내부 접속 라인들은 8분리 라인들을 나타냄으로써 일련의 레지스터들이 4개의 8비트 직렬 시프트 레지스터의 직렬 배열로써 형성된다. 직렬 시프트 레지스터들과 멀티플렉서(138)는 점선으로 둘러쌓여져서 제4도의 데이타 기억 장치(78)와 비교된다.

멀티플렉서(138)의 출력은 8개의 장치를 포함하는 Ex-OR게이트(140)에 접속된다. 코드 메모리(26)는 Ex-OR게이트(40)의 제2입력에 접속된다. Ex-OR게이트(140)는 오차 디코딩 전용 메모리(ROM)(142)에 접속된다. 오차 ROM(142)은 오차 가산기와 누산기(144)에 접속된다. Ex-OR게이트(140), 오차 ROM(142) 및 오차 누산기(144)는 점선으로 둘러쌓여져 데이타 연속 비교기(80)와 비교된다.

오차 누산기(144)의 출력은 비교기(146,148)에 접속된다. 비교기(146)는 하부 오차 제한 회로(150)에 접속되며, 비교기(148)는 상부 오차 제한 회로(152)에 접속된다. 오차 제한 회로(150,152)는 이하에서 상술될 시스템 선택 신호 S₁, S₂를 각각 수신한다. 비교기(146,148)는 워드 1검출 메모리(word 1 detect memory154)에 접속된다. 워드 1 검출 메모리(154)는 코드 메모리(26)와 윈도우 타이머(156)에 접속된다. 또한 윈도우 타이머(156)는 S₁, S₂신호와 코드 메모리(26)로부터의 신호를 수신한다. 비교기(146,148)는 워드 1검출 메모리에 접속된다. 워드 1검출 메모리(154)는 코드 메모리(26)와 윈도우 타이머(156)에 접속된다. 윈도우 타이머(156)는 이하에서 설명될 S₁, S₂신호와, 코드 메모리(26)으로부터의 신호를 수신한다. 비교기(146,148)와 윈도우 타이머(156)는 경보 검출 래치(158)에 접속된다. 경보 검출 래치(158)는 예고기(74)에 접속되는 경보 패턴 회로(72)에 접속된다. 경보 패턴 회로(272)는 코드 메모리(26)에 응답하도록 접속된다. 비교기(146,148), 하부 오차 제한 회로(150) 상부 오차 제한 회로(152), 워드 1검출 메모리(154) 및 윈도우타이머(156)는, 비교기 오차 윈도우 제한 회로(82)와 대비하기 위하여 파선안에 표시하였다.

멀티플렉서(138)의 부가 출력 단자는 멀티플렉서(164)에 접속된다. 멀티플렉서(164)는 가산기/누산기(168)에 접속된 비트율 ROM(166)에 접속된다. 멀티플렉서(164), 비트율(166) 및 가산기/누산기(168)는 시스템 특성 검출기(90)와 대비하기 위하여 파선안에 표시하였다. 누산기(168)는 비교기(170)에도 접속된다. 비교기(170)는 비트율 오차 제한 장치(172)에 응답되도록 접속된다. 비트율 오차 제한 장치(172)는 S, S시스템 선택 신호에 응답한다. 통과와 결손으로서 표시된 비교기(170)의 두개의 출력은, 결손 계수기(174)의 리

트 및 계수 단자에 접속된다. 결손 계수기(174)는 구성 계수기(176)의 계수 단자에 접속된다. 결손 계수기(174)의 출력은 R으로 신호로써 표시되며, 직렬 시프트 레지스터(130,132,134,136)의 각 리

트 단자에 접속된다. 비교기(170), 비트율 오차 제한 장치(172), 결손 계수기(174) 및 구성 계수기(176)는 코드화시스템 검사 제어(86)와 대비되도록 파선안에 표시하였다. B⁺에 접속된 중앙 단자를 갖는 3위치 스위치는, 구성 계수기(176)의 S단자에 접속된 "1"표시의 제1단자, 리

트 단자에 접속된 "2"로 표시된 제2단자, 비접속 상대를 표시한 제3단자를 갖는 것으로 표시하였다. 관련 단자들을 갖는 스위치는 파선안에 표시하여서 외부 시스템 서브

선택기(88)와 구분하였다. 구성 계수기(176)의 두개의 출력들은 S₁, S₂로서 표시하였으며, 이것은 조정 가능한 다상의 클럭(120), 코드 메모리(26), 원도우 타이머(156) 및 오차 비트율(l72)에 접속된다.

신호 디코더나 마이크로 컴퓨터 사양을 포함하는 디코딩 시스템에 있어, 계수기(176)는 초기화 되었을 때에 비트율 검출 처리를 위한 타이밍 작동을 행하도록 조정 클럭(120)에 공급된 하나의 출력측을 구동시킨다. 이것은 정확한 메세이지 비트율이 수신 되었는지를 결정하기 위하여 2개의 가능한 디코딩스킴들중의 하나를 선택하도록 하는 것과 같다. 에너지 보존 장치(28)에 의하여 적당히 결정된 시간에서, 조정 클럭(120)에서의 신호는 레지스터(130,132,134,136)를 구동하도록 제공한다. 특히 계수기(124)의 출력은 입력선상에서 데이타를 각 레지스터로 이동시킨다. 계수기(124)로부터의 각 샘플 클럭 펄스 출력 동안에, 통신 수신기(20)에서의 정보의 한 샘플은 구동된 하나의 직렬 시프트 레지스터에 인가된다. 디멀티플렉서(128)는 시프트 레지스터를 직렬로 구동함으로써, 유입 비트 패턴의 제1샘플은 레지스터(130)에 저장되며, 제2샘플은 레지스터(132)에, 제3샘플은 레지스터(134)에 제4샘플은 레지스터(136)에 저장된다. 조정 클럭(120)은 예측 비율의 약 20배에서 작동되어, 계수기(124)의 출력은 소정의 샘플링 비율의 정확히 4배가 되는 것이 바람직하다.

시스템이 구동되는 시점에서, 결손 계수기(174)는 잔유하는 모든 정보를 소거하도록 직렬 시프트 레지스터를 리

트한다. 또한 구성 계수기(176)는 윈도우 타이머(156)에 대하여 코드 메모리(26)로부터 선택된 디코딩스킴에 해당하는 주소 정보를 선택함으로써, 충분한 샘플링 데이타가 Ex-OR(Exclusive OR)장치에 공급될 때에, 특정 페이지 장치의 어드레스가 검출되었는지의 확인 과정이 계속된다.

ECHO 및 POCSAG시스템들에 대한 코드 형태의 검색에 의해 재호출함으로서, 여러가지 시스템들내의 워드 길이(word lengths)는 제각기 23 및 32의 비트들이다. 제8도의 실시예에서는, ECHO시스템이 필요한 워드 길이는 23비트가 되도록 선택되어진다는 것이 보통이다. 유입 비트의 각 샘플링은 직렬 시프트 레지스터에 순차적으로 인가되어서, 직렬 시프트 레지스터(130,132,134,136)는 92개의 샘플을 얻는데 소요되는 시간 간격에서 ECHO에 필요한 데이타가 채워진다. 이러한 정보는 멀티플렉서(164)를 통하여 비트율ROM(166)에 공급된다 이러한 비트율 ROM은 대응 정도를 결정하도록 시프트 레지스터내에 각 비트 패턴들을 비교함으로써, 입력 신호의 비트율이 확인되었는지의 여부를 확인한다. 시프트 레지스터내의 데이타에 대한 대응 결정은, 대응 샘플 위치 비교에 의한 샘플 위치를 표시하고, 위치 패턴의 여러 비트값에 대응하는 오차표를 저장하고 있는 비트율 ROM을 사용하여 달성된다. 각 샘플 및 임의의 레지스터의 구동을 위하여, 누산기(168)는 인지된 데이타에 대한 전체 오차를 결정한다. 이러한 정보는 비교기(170)에 공급되어, 비트율 오차 제한 회로(172)로부터 선택된 구성에 대하여 한정된 적정치와 비교된다. 비교기(170)의 출력은 통과 및 결손을 표시하는 2개의 신호이다. 비트율이 정확하게 결정되고, 정보가 ECHO시스템에서 수신되어진 경우, 계수기(174)는 리

트 된다. 이러한 리

트 작동은 결손 계수기(174)가 다음 구성을 선택하도록 다음 구성 계수기(l76)를 비구동시킴으로서 검사 루틴을 우선화한다. 오차가 최대 제한값을 초과할 때에 비교기(170)의 출력은 결손 신호를 제공한다. 만약 시스템이 4가지 연속 샘플 시도에서 검출되지 않을때에, 결손 계수기(174)는 구성 계수기(176)의 작동을 행하며 조정 가능 다상 클럭(120)에 대한 새로운 타이밍 주기를 설정하고 모든 시프트 레지스터를 소거한다.

POCSAG의 구성에 대하여, 데이타 샘플 누산은 가정된 비트율이 누산기(168)내에 허용 오차를 제공하였는가를 비교하기 위하여 멀티플렉서(138)를 통하여 멀티플렉서(164)에 공급되는 128샘플들이다. 또한 누산기(168)의 출력은 POCSAG시스템에 대응하는 새로운 오차 제한을 갖는 비교기(170)에 공급된다. POCSAG시스템이 정확하게 다시 획인되어졌다면, 결손 계수기(174)는 리

트되고 따라서 이러한 구성에 디코딩을 고정시킨다.

멀티플렉서(138)에 접속된 분리 멀티플렉서(164)를 갖는 장점은, 비트율 결정 처리가 데이타를 정확하게 인지함으로써 달성될 수 있으며, 구성이 확인되어진 후에 직렬 레지스터(130,132,134,136)내에 포함된 동일정보가 독립적 페이지 장치가 어드레스되었는가 안되었는가를 확인하도록 사용될 수 있다는 것이다.

여러가지 타이밍 신호로써 표시된 바와같이 적당한 시간에서 Ex-OR게이트는 코드 메모리내의 정보와 비교하기 위하여 각 직렬 레지스터들의 각 부분에서 적당한 8비트들을 수신한다. POCSAG시스템에 대하여 전체 32비트들이 비교용으로 처리되어지므로 직렬 레지스터(130,132,134,136)내에 포함된 모든 정보들이 어떠한 시간에서 Ex-OR게이트(140)를 통하여 8비트 처리된다. Ex-OR게이트(140)의 출력은 오차 ROM(142)에 접속된다. 전과같이 이러한 ROM은 단순히 메모리를 어드레스하고 2개 패턴에서의 오차 갯수에 대응하는 갯수를 그 위치에 저장함으로서, 오차의 갯수를 신속하게 결정할 수 있는 장점을 갖는다. 이러한 오차 차이는 제각기 시험된 8샘플들에 대하여 오차 누산기(144)에 공급된다. 한 샘플씩 기초를 둔 오차 누산기(144)의 출력은 비교기(146,148)에 공급되며, 다수의 오차들이 하부 허용 제한 또는 상부 허용 제한보다 큰것인가를 검사하도록 한다. 비교기(146,148)의 출력들은 워드 1검출 메모리에 공급된다.

ECHO시스템은 2개의 직렬 연관된 23비트 워드들을 사용하며 POCSAG시스템이 묶음 메세이지 형태내의 선정된 위치에서 단일 32비트 워드를 사용하는 것을 주목하자. 그러나 제각기 POCSAG묶음은 동기 워드를 포함하며 그리고 POCSAG구성 디코딩에 대하여 이러한 동기 워드에 대응하는 검출 구성내의 워드 1을 빼도록 하는 장점을 갖는다. 워드 1이 검출되어지면 윈도우 타이머는 ECHO시스템 제2워드의 비동기 검출용으로 필요하나 POCSAG시스템에 대하여서는 윈도우 타이머가 설치됨으로써 적당한 POCSAG페이지 장치주소 워드가 발견되는 동안의 프레임 주기의 시작과 종단을 규정하는 이점을 갖는다. 주소 워드가 발견되지 않는다면 시스템은 비트율 합성이 오차임을 표시하도록 다수의 오차 신호들을 비트율 검출기가 갖는 시간동안 샘플하는 것을 계속한다. 이것은 시스템 또는 다른 대체물의 통신 종단을 나타낸다. 다른편으로 주소의 제1워드가 시스템들에 대하여 정확하게 확인되어졌다고 가정하면, 보통 검색 회로는 워드 1 비교기 오차확인과 동일한 제2워드에 대하여 성립되며 그러고 이러한 워드가 정확하게 검출되어졌다면 경고 검출 래치는 작동되어 경고 패턴이 예고기에 공급되어서 메세이지를 수신하는 페이지 장치 반송기에 표시되도록 한다.

제9도는 데이타 샘플 및 연속 회로(76)와 샘플 기억 회로(78)에 대한 정기적 구성도를 도시한다. 그러므로 디코더 및 마이크로 컴퓨터를 실시예에 적용할 수 있다. 제8도에 대하여 설명되어진 바와같이 조정 클럭(120)은 전력 신호에 의하여 구동되는 AND게이트(122)를 통하여 접속된다. AND게이트(122)의 출력은 게이트 클럭 신호이며 그리고 계수기(124)의 클럭 입력 단자에 공급된다. 2

에서 계수기(124)의 단자는 신호 RA로 나타내며 이에 2⁴에서는 신호 BB를 나타낸다. 계수기(124)에 2²단자는 계수기(126)의 클럭 단자에 접속되며, 인버터(125)를 통하여 자신의 R리

단자에도 접속된다. 5분할 계수기(124)의 2²단자는 AND게이트(200,203,204,206)의 제1입력측에 접속된다. 계수기(126)의 2

단자에서는 4개의 디코더/감멀티플렉서(128)중의 이진수 1의 A입력 단자에 공급되는 신호 RA로 표시된다. 계수기(126)의 단자는 감멀티플렉서(128)의 B입력 단자에 공급되는 신호 RB로 표시된다. 감멀티플렉서(128)의 4단자 출력들에서는 RE1, RE2, RE3, RE4로 표시된 신호가 나타난다. 신호 RE1은 AND게이트(200)의 제2입력에 공급되며 RE2는 AND게이트(202)의 제2입력에 공급되며 RE3은 AND게이트(204)의 제2입력에 공급되며 RE4는 AND게이트(206)의 제2입력에 공급된다. 입력으로서 표시된 통신 수신기(20)에서의 신호는 레지스터(208,210,212,214)의 데이타 입력 단자들에 공급된다. 각 레지스터(208,210,212,214)는 알파벳 표시 A, D, G, K로 표시된다.

AND 게이트(200)의 출력은 레지스터(208) 클럭 단자에 접속되며, 또한 레지스터(216,218,220)의 클럭단자들에 접속된다. 레지스터(208)의 8개 출력 단자들은 A1 내지 A8로 표시된다. 레지스터(208)의 A 단자는 레지스터(216)의 데이타 단자에 접속된다. 레지스터(216)는 부가적 알파벳 표시 B로 표시되며, 레지스터(216)의 8개 출력 단자들은 B1 내지 B8로 표시된다. 레지스터(216)의 B8 단자는 레지스터(218)의 데이타 입력 단자에 접속된다. 레지스터(218)는 부가적 알파벳 C로 표시되며 레지스터(218)의 8개 출력 단자들은 C1 내지 C8로 표시된다. 레지스터(218)의 C8 출력 단자는 레지스터(200) 데이타 입력 단자에 접속된다. 레지스터(220)는 부가적 알파벳 N으로 표시되며, 레지스터(220)의 8개 출력 단자들은 N₁내지 N₈로 표시된다. 구성 계수기(176)에서의 S₁신호는 OR 게이트(221)의 제1입력에 공급된다. OR 게이트(221)의 출력은 레지스터(220)의 리

트 단자에 공급된다. 결손 계수기(174)에서의 샘플링 리

트 신호는 OR 게이트(221)의 제2입력에 공급된다. 또한 이러한 샘플링 리

트 신호는 레지스터(208,216,218)의 리

단자에 공급된다.

AND 게이트(202)의 출력은 레지스터(210,222,224,226)의 클럭 단자들에 공급된다. 레지스터(210)의 8개출력 단자는 D1 내지 D8로 표시된다. 레지스터(210)의 D8 단자는 레지스터(222)의 데이타 입력 단자에 접속된다. 레지스터(222)는 E로 표시되며 8개 출력 단자들은 E1 내지 E8로 표시된다. 레지스터(222)의 E8 출력 단자들은 레지스터(224)의 데이타 입력 단자에 접속된다. 레지스터(224)는 부가적 알파벳 F로 표시되며, 8개 출력 단자들을 F1 내지 F8로 표시된다. 레지스터(224)의 F8 출력 단자는 레지스터(226)의 데이타 입력 단자에 접속된다. 레지스터(226)는 부가 알파벳 표시 O을 포함하며 8개 출력 단자들은 O1 내지 O8로 표시된다. OR 게이트(221)의 출력은 레지스터(226)의 리

트 단자에 접속된다. 결손 계수기(174)에서의 샘플링 리

트 신호는 각 레지스터(210,212 및 224)의 리

트 단자들에 공급된다.

AND 게이트(204)의 출력은 레지스터(212,228,230,232)의 클럭 단자에 접속된다. 또한 레지스터(212)는 알파벳 G로 표시되며, 레지스터(212)의 8개 출력 단자들은 G1 내지 G8로 표시된다. 레지스터(212)의 G 출력 단자는 레지스터(228)의 데이타 입력 단자에 접속된다. 레지스터(228)는 부가 알파벳 H로 표시되며, 8개 단자 출력들 H1 내지 H8로 표시된다. 레지스터(228)의 H8 출력 단자는 레지스터(230)의 데이타 입력단자에 접속된다. 레지스터(230)는 부가 알파벳 J로 표시되며 8개 출력 단자들은 J1 내지 J8로 표시된다. 레지스터(230)의 J8 출력 단자는 레지스터(232)의 데이타 입력 단자에 접속된다. 레지스터(232)는 부가 알파벳 P로 표시되며, 8개 출력 단자들은 P1 내지 P8로 표시된다. OR 게이트(221)의 출력은 레지스터(232)의 리

트 단자에 접속된다. 결손 계수기(174)에서와 샘플링 리

트 신호는 레지스터(212,228 및 230)의 각 리

트 단자들에 공급된다.

AND 게이트(206)의 출력은 시프트 레지스터(214,234,236,238)의 클럭 단자에 접속된다. 또한 레지스터(215)는 알파벳 K로 표시되며, 레지스터(214)의 8개의 입력 단자들은 K1 내지 K8로 표시된다. 시프트 레지스터(214)의 K8 출력 단자는 레지스터(234)의 데이타 입력 단자에 접속된다. 레지스터(234)는 부가 알파벳 L로 표시되며, 8개의 출력 단자들은 L1 내지 L8로 표시된다. 레지스터(234)의 L8 출력 단자는 레지스터(236)의 데이타 입력 단자에 접속된다. 레지스터(236)는 부가 알파벳 M으로 표시되며, 출력 단자들은 M1 내지 M8로 표시된다. 레지스터(236)의 M8로 출력 레지스터(238)는 부가 알파벳 Q로 표시되며, 8개의 출력 단자들은 Q1 내지 Q8로 표시된다. OR 게이트(221)의 출력 레지스터(238)의 리

트 단자에 접속된다. 결손 계수기(174)에서의 샘플링 리

트 신호는 레지스터(214,234 및 236)의 각 리

트 단자들에 공급된다.

작동에 있어서 조정 클럭(120)은 비트율을 20배 증가시키도록 작동하며, 이러한 비율은 본 실시예의 두개의 샘플용 시스템의 것이 선택되어진다는 것에 기인하여 조절되어진다. 이러한 출력은 AND 게이트를 통하여 계수기(124)에 에너지 보존 장치(28)에 의하여 결정된 시간에서 공급된다. 계수기(124)의 BA 및 BB신호 출력들에 대한 타이밍 다이어그램을 제10도에서 도시되어 있다. 20배의 비트율 신호는 5로 분할되어서, 정규 발생 펄스 신호를 제공하도록 샘플링 비율인 4배의 비트율을 제공한다. 이러한 샘플링 비율은 계수기(126)에 공급되며, 각 샘플링 주기에 대하여 AND 게이트(200,202,204 및 206)을 구동하도록 공급된다.

계수기(126)의 출력에서는 신호들 RA,RB가 유출되며 그리고 멀티플렉서(128)의 입력 단자들에 공급된다. 멀티플렉서(128)는 16시프트 레지스터 수평열들중 어느것이 직렬 샘플링 주기에 대하여 구동될 것인가를 선택한다. 비록 모든 4개의 게이트들이 샘플링 신호에 의하여 구동된다할지라도 멀티플렉서(128)에서의 구동 신호는 AND 게이트들을 통하여 시프트 레지스터들의 여러가지 열들을 선택적으로 구동한다.

각 열들은 32 가능 비트들에 대하여 하나의 샘플링 주기에 대응한다. 이러한 능력은 실시예들의 두가지 시스템들에 대하여 32비트인 최대 워드 길이에 대하여 선택되어졌다. 또한 OR 게이트(221)를 통하여 작동하는 구성 계수기(176)에서의 신호 S1의 기능은 모든 샘플링 간격들에 대하여 시프트 레지스터(220,226,232 및 238)이 리

트되도록 하며, 이동안 시스템이 선택되어서 데이타에 대하여 단지 최대 24비트의 기억이 허용된다. 또한 결손 계수기(174)가 구성 계수기(176)를 클럭할 때마다 동시에 시간 계수기(176)는 새로운 구성 선택 출력을 지정하며, 모든 시프트 레지스터들이 OR 게이트(221)를 통하여 레지스터(220,226,232,238)을 포함하여 리

트 된다.

각 샘플 기간동안, 데이타는 시프트 레지스터 열들중 하나내로 들어가며, 따라서 시프트 레지스터들은 이러한 데이타를 허용하고 기억하도록 클럭된다. 샘플 기간동안, ECHO의 경우와 같이 92 샘플 간격 이후에 12시프트 레지스터A,B,C,D,E,F,G,H,J,K,L 및 M은 데이타로서 충전되며, 단자 C,F,J 및 M으로 표시된 시프트 레지스터들의 최종 부분들이 제외되며, 시프트 레지스터의 부분들은 24비트 워드의 가능성에 대하여 분배되어진다. 그러나 Ex-OR 게이트 작동에 대하여 이후의 더욱 상세히 설명되어질 것과 같이, 단지 정보의 제1의 23비트들만이 활용되어진다. 데이타 샘플링 및 연속 회로(76)의 작동에 관해서 제10도를 참조한다.

제10a 내지 10j도는 타이밍 다이아그램들이다. 제10a도는 각 증가된 비트 간격에 대하여 20펄스들을 제공하도록 주파수에서 작동하는 구형파인 조정 클럭(120)에 대한 출력 파형을 도시한다. 신호 BA 및 BB는 제10b도 및 제10c도에서 도시되어 있다. 신호 BA는 계수기(124)의 2

출력에서 작동되며 그리고 BB는 계수기(124)의 2

단자에서 발생된다.

제10e도 및 제10f도는 제각기 계수기(126)의 2

및 2' 출력 단자들에서 발생된 신호들을 도시한다. 이들은 RA 및 RB로서 표시된 출력 신호들에 대응한다. 제10g,h,i 및 j도는 멀티플렉서(128)의 출력들인 레지스터 구동 신호들에 대응한다. 특히 제10g도는 RE1을 도시하며, 제10h도는 RE2를 도시하고, 제10i도는 RE3를 도시하고 또한 제10j도는 RE4를 도시한다.

데이타 샘플링 및 연속 회로(26)의 작동은 여러가지 제어 신호들의 시간 챠트로서 설명될 것이다. 제10d도에 표시된 바와같이 각 샘플 신호 간격동안, 신호들RE1,RE2,RE3 및 RE4중의 하나의 정극성 로직 상태에서 적당한 AND 게이트를 구동하여 선택된 시프트 레지스터의 데이타 단자에 인가된 입력 신호상에 포함된 정보내에서 샘플링 신호를 클럭하도록 한다. 제10g,h,i 및 j도 및 제10d도와 비교하여 도시된 바와같이, RE4를 통하여 RE1의 하나가 정극성이 되므로, 샘플 간격동안 데이타 단자에서 입력 신호를 허용하여 시프트 간격동안 데이타 단자에서 입력 신호를 허용하여 시프트 레지스터들의 다음열을 구동하도록 한다. 샘플링 신호 간격들과 레지스터 구동의 연속 조합에 따라서, 다중 비트 워드들의 제각기 비트에 대하여 4 측정치로 구성된 데이타들이 여러가지 레지스터들내로 클럭되어진다. 레지스터들 A,B,C 및 N은 4 샘플클럭 펄스들의 제1에 대하여 직렬 정보를 포함하고, 레지스터들 D,E,F 및 O은 모든 제2클럭 위상 샘플들을 포함하고, 레지스터들 G,H,J 및 P는 모든 제3클럭 위상 샘플들을 포함하며, 그리고 레지스터들은 K,L,M 및 Q는 모든 제4클럭 위상 샘플들을 포함한다.

결손 계수기(174)에서의 샘플링 리

트 신호와 구성 계수기(176)에서의 구성 선택 라인 S1은 OR게이트(221)를 통하여 작동되므로 시프트 레지스터들 N,O,P 및 Q를 선택적으로 리

트한다. 이러한 작동의 목적은 ECHO 시스템에 대한 데이타의 측정동안, 32비트 워드 길이는 필요치 않다. 왜냐하면 ECHO 시스템이 검색되거나 또는 디코딩될 때의 시간동안, 직렬 시프트 레지스터들 N,O,P 및 Q는 일정하게

으로 리

트 되어 이러한 상태로 유지된다.

모든 직렬 시프트 레지스터들의 출력 단자에서의 정보는 확인되어 멀티플렉서(138)에 공급된다.

제9도에 도시된 제1실시예를 행하기 위한 여러 장치에 있어서, Motorola사의 14000계열의 CMOS 디바이스가 유용하다는 사실을 알았다. 계수기(124)는 MC14163B형이 적당하며, 이것은 동기 프로그램 4비트 계수기이다. 이러한 장치의 선택은 핀 2을 갖는 클럭 단자, 리

트 R, 핀 1을 갖는 단자, 핀 14,13,12에 대응하는 2

, 2¹, 2²단자에 대응된 결과이다. 본 기술분야의 전문가에게는 이러한 계수기들의 사용이 장치에 대한 데이타에 따라 부기적 내부 접속을 추가할 수 있음을 이해할 수 있을 것이다. 또한 4분할 계수기(126)는 대응핀과 단자 표시를 갖는 계수기(124)와 동일한 일반 형태이다. 감멀티플렉서(128)는 MC 14558형이 적당하며 이것은 4디코더 감멀티플렉서들 중의 하나에 대한 2중 2진수가 된다. 패케이지내의 2중 장치들중 하나가 디코딩용으로 사용된다. 특히 A 단자는 핀(2)으로서 확인되며, B 단자는 핀(3)으로 확인되고 RE1내지 RE4에 대한 대응 출력은 핀(4,5,6 및 7)으로서 확인되어진다.

알파벳 문자들 A,B,C,D,E,F,G,H,J,K,L,M,N,O,P,Q으로서 표시된 16 직렬 시프트 레지스터들은 모두 MC 14015 B의 형태가 좋다. 이들은 8비트 시프트 레지스터들을 형성하도록 상호 접속된 2중 4비트 고정 레지스터이다. 이러한 선택이 이루어진 경우에는, 데이타 단자가 핀(7)에 대응하며, 클럭 단자들은 핀(9및 1)에 대응하며 그리고 상호 접속 되어야만 하고, 리

트 단자들은 핀(6 및 14)에 대응하며, 상호 접속되어야만 하고, 제1의 4개 출력 단자들은 핀(5,4,3 및 10)에 대응하며 그리고 핀(10)은 제2의 4비트 장치에 대한 데이타 입력 단자인 핀(15)과 상호 접속되어야만 한다. 8출력 단자들중 나머지 4개는 핀(13,12,11 및2)에 대응한다. 장치의 이러한 선택으로서, 제9도에서 도면코드 1 내지 8로서 표시된 대응 출력들은 5,4,3,10,13,12,11 및 2의 연속핀들로서 확인되어진다. 모든 이런 장치들의 선택으로서 데이타 시트의 검사는 본 분야의 전문가에게 알려진 바와같이 다른 핀 접속들이 전력 및 접지용으로 만들어져야만 한다.

제11a도 및 제12b도는 제8도에서 멀티플렉서(138)의 상세 구조를 도시한다. 본 도면의 설명에서 직렬 범위 레지스터의 단자들은 제9도에서 제각기 단자들에 주어진 두 문자 알파벳 표시에 의하여 설명될 것이다. 단자들 A1,B1,C1 및 N1은 멀티플렉서(250)의

-3 입력 단자들에 제각기 접속된다. 단자들 D1,E1,F1 및 O1은 멀티플렉서(252)의

-3 입력 단자들에 제각기 접속된다. 단자들 G1,H1,J1 및 P1은 멀티플렉서(254)의

-3 입력 단자들에 제각기 접속되며 단자들 K1,L1,M1 및 Q1은 멀티플렉서(256)의

-3 입력 단자들에 제각기 접촉된다. 제각기의 멀디플렉서들(250,252,254 및 256)은 제9도에서 도시된 바와같은 5분할 계수기(124)의 표시된 출력 단자들에서의 BA 및 BB 선택 입력 신호들을 수신한다. 제각기의 신호들 BA 및 BB는 대응 입력 단자들에 멀티플렉서(250,252,254 및 256)에 공급된다. 멀티플렉서(250,252,254 및 256)의 출력 단자들은 멀티플렉서(258)의

-3 입력 단자들에 제각기 접속된다. 멀티플렉서(250,252,254 및 256)의 출력 단자에서 신호를 MT1,MT2,MT3 및 MT4가 제각기 유출된다. 멀티플렉서(258)는 AB로 표시된 입력 단자들에서 계수기(126)의 표시된 단자들에서와 출력 신호들인 신호들 RA 및 RB를 수신한다. 멀티플렉서(258)의 출력에서 SM1로 표시된 신호가 유출된다.

단자들 A2,B2,C2 및 N2는 멀티플렉서(260)의

-3 입력 단자들에 제각기 접속된다. 단자들 D2,E2,F2및 O2는 멀티플렉서(262)의

-3 입력 단자들에 접속된다. 단자들 G2,H2,J2 및 P2는 멀티플렉서(264)의

-3 입력 단자들에 제각기 접속되며 그리고 단자들 K2,L2,M2 및 Q2는 멀티플레서(266)의

-3 입력 단자들에 제각기 접속된다. 제각기의 멀티플렉서(260,262,264 및 266)은 대응 입력 단자들에서 신호들 BA및 BB를 수신한다. 멀티플렉서(260,262,264 및 266)의 출력은 멀티플렉서(268)의

-3 입력 단자들에 제각기 접속된다. 멀티플렉서(260,262,264 및 266)의 출력 단자들에서 신호들 MT5,MT6,MT7 및 MT8이 제각기 유출된다. 또한 멀티플렉서(268)는 A 및 B 입력 단자들에서 제각기 신호들 RA 및 RB를 수신한다. 멀티플렉서(268)의 출력은 SM2로서 표시된 신호이다.

단자들 A3,B3,C3 및 P3는 멀티플렉서(270)의

-3 입력 단자들에 제각기 접속된다. 신호들 D3,E3,F3및 O3는 멀티플렉서(272)의

-3 입력 단자들에 제각기 공급된다. 단자들 G3,H3,J3 및 P3는 멀티플렉서(274)의 Q-3 입력 단자들에 제각기 접속된다. 단자들 K3,L3,M3 및 Q3는 멀티플렉서(276)의

-3 입력단자들에 제각기 접속된다. 제각기의 멀티플렉서(270,272,274 및 276)는 대응 입력 단자들에서 신호들 BA및 BB를 수신한다. 멀티플렉서(270,272,274 및 276)의 출력 단자들을 멀티플렉 서(278)

-3 입력 단자들에 제각기 접속된다. 멀티플렉서(270,272,274 및 276)의 출력 단자에서 신호들 MT9,MT10,MT11,MT12가 제각기 유출된다. 신호들 RA 및 RB는 멀티플렉서(278)의 AB 입력 단자들에 인가된다. 멀티플렉서(278)의 출력은 SM3로 표시된 신호이다.

단자들 A4,B4,C4 및 N4는 멀티플렉서(280)의

-3 입력 단자들에 제각기 접속된다. 단자들 D4,E4,F4 및 O4는 멀티플렉서(282)의

-3 입력 단자들에 제각기 접속된다. 단자들 G4, H4,J4 및 P4들은 멀티플렉서(284)의

-3 입력 단자들에 제각기 접속된다. 단자들 K4,L4,M4,Q4는 멀티플렉서(286)의

-3 입력단자들에 제각기 접속된다. 제각기의 멀티플렉서(280,282,284 및 286)는 멀티플렉서(288)의 입력 단자들에 제각기 접속된다. 멀티플렉서(280,282,284 및 286)의 출력 단자들에서 신호들 MT13,MT14,MT15 및MT16이 제각기 유출된다. 신호들 BA 및 BB는 멀티플렉서 A,B 입력 단자들에 제각기 인가된다. 멀티플렉서(288)의 출력은 SM4로서 표시된 신호이다.

단자들 A5,B5,C5 및 N5는 멀티플렉서(290)의

-3 입력 단자들에 제각기 접속된다. 단자들 D4,E5,F5 및 O5는 멀티플렉서(292)의

-3 입력 단자들에 제각기 접속된다. 단자들 G5,H5,I5,P5는 멀터플렉서(294)의

-3 입력 단자들에 제각기 접속된다. 단자들 K5,L5,M5 및 Q5는 멀티플렉서(296)의

-3 입력단자들에 제각기 접속된다. 제각기의 멀티플렉서(290,292,294 및 296)은 대응 입력 단자들에서 BA 및 BB신호를 수신한다. 멀티플렉서(290,292,294 및 296)의 출력들은 멀티플렉서(298)의

-3 입력 단자들에 제각기 접속된다. 멀티플렉서(290.292,294 및 296)의 출력 단자들에서 신호들 MT17,MT18,MT19 및 MT20이 제각기 유출된다. 멀티플렉서(298)은 A 및 B로서 표시된 입력 단자들에서 신호들 RA 및 RB를 수신한다.

단자들 A6,B6,C6 및 N6는 멀티플렉서(300)의

-3 입력 단자들에 제각기 접속된다. 단자들 D6,E6,F6및 O6는 멀티플렉서(302)의

-3 입력 단자들에 제각기 접속된다. 단자들 G6,H6,J6 및 P6는 멀티플렉서(304)의

-3 입력 단자들에 제각기 접속된다. 단자들 K6,L6,M6 및 Q6는 멀티플렉서(206)의

-3 입력단자들에 제각기 접속된다. 제각기의 멀티플렉서(300,302,304 및 306)은 대응 입력 단자들에서 신호들 BA및 BB를 수신한다. 멀티플렉서(300,302,304 및 306)의 출력들은 멀티플렉서(308)의

-3 입력 단자들에 제각기 접속된다. 멀티플렉서(300,302,304 및 306)의 출력 단자들에서 신호들 MT21,MT22,MT23 및MT24가 제각기 유출된다. 멀티플렉서(308)은 A 및 B로 표시된 입력 단자들에서 제각기 신호들 RA 및 RB를 수신한다. 멀티플렉서(308)의 출력은 SM6로서 표시된 신호이다.

단자들 A7,B7,C7 및 N7은 멀티플렉서(310)의

-3 입력 단자들에 제각기 접속된다. 단자들 G7,H7,J7 및 P7은 멀티플렉서(312)의

-3 입력 단자들에 제각기 접속된다. 단자들 K7,L7,M7 및 Q7은 멀티플렉서(314)의

-3 입력 단자들에 제각기 접속된다. 단자들 K7,L7,M7 및 Q7은 멀티플렉서(316)의

-3 입력단자에 제각기 접속된다. 제각기의 멀티플렉서(310,312,314 및 316)은 멀티플렉서(318)의

-3 입력 단자들에 제각기 접속된다. 멀티플렉서(310,312,314 및 316)의 출력 단자들에서 신호들 MT25,MT26,MT27 및MT28이 제각기 유출된다. 멀티플렉서(318)은 입력 단자들 A 및 B에서 신호들 RA 및 RB를 제각기 수신한다. 멀티플렉서(318)의 출력은 SM7로 표시된 신호이다.

단자들 A8,B8,C8 및 N8은 멀티플렉서(320)의

-3 입력 단자들에 제각기 접속된다. 단자들 D8,E8,F8 및 C8은 멀티플렉서(322)의

-3 입력 단자들에 제각기 접속된다. 단자들 G8,H8,J8 및 P8은 멀티플렉서(324)의

-3 입력 단자들에 제각기 접속된다. 단자들 K8,L8,M8 및 Q8은 멀티플렉서(326)의

-3 입력단자들에 제각기 접속된다. 제각기의 멀티플렉서(320,322,324 및 326)은 대응 입력 단자에서 신호들 BA및 BB를 수신한다. 멀티플렉서(320,322,324 및 326)의 출력들은 멀티플렉서(328)의

-3 입력 단자들에서 제각기 접속된다. 멀티플렉서(320,322,324,326)의 출력 단자들에서 신호들 MT29,MT30,MT31 및 MT32가 제각기 유출된다. 멀티플렉서(328)은 입력 단자들 A 및 B에서 신호들 RA 및 RB를 제각기 수신한다. 멀티플렉서(328)의 출력은 SM8로서 표시된 신호이다.

멀티플렉서(138)의 구성 작동을 더욱 상세히 이해하도록, 실시예에 대한 13 타이밍 신호를 도시한 제12a내지 12m도를 참조한다. 제12a도는 조정 클럭(120)의 출력을 도시한다. 제12b도는 증가된 비트 간격당 4샘플 간격의 비율에서 발생된 샘플링 신호를 도시한다. 12c,d,e 및 f도는 멀티플렉서(138)의 구성에서 멀티플렉서들의 제1타이머(tier)의 대응

-3 입력 단자들은 구동하는 바이트 내지 바이트 3 신호들에 대응한다. 특히 제12c 내지 f도에서 도시된 바이트 내지 바이트(3)은 멀티플렉서(250)의

-3 입력 단자들을 구동한다. 제12g 내지 j도는 멀티플렉서(128)에 인가된 RA,RB 신호들에서 유출된 RE1-RE4 신호들인 보다 긴 간격을 도시한다. 제11a도에서 멀티플렉서(258)은 멀티플렉서(128)에 대응한다고 할 수 있으며 그리고 멀티플렉서(258)의

-3 입력 단자들은 RE1-RE4 시간 간격들동안 제각기 구동된다.

예를들어 SM 신호의 발생을 고려해보다 샘플링 클럭 신호동안, 모든 직렬 시프트 레지스터들의 출력단자들은 효과적으로 비접속되어져 있으며 그리고 샘플링 클럭 신호의 종단에서만 접속되기 시작한다. 멀티플렉서(250,252,254 및 256)은 적당한 시간들에서

-3 입력 단자들을 구동하도록 제12c,d,e 및 f도에서도시된 파형에 대응한다. 4샘플링 시간동안, 신호 SM1상의 정보는 다음과 같은 순서이다. 즉,

A1,B1,C1,N1,D1,E1,L1,O1

G1,H1,J1,D1,K1,L1,M1,Q1

효과면에서 모든 16 레지스터들의 모든 제1비트들은 연속 출력의 형태로 직렬적으로 배열된다. 그러나 멀티플렉서(138)의 출력을 더욱 완전히 포함하도록, 동시에 모든 8 출력들 SM1-SM8을 지켜보는 것이 필요하다. 다음 설명은 RE1 신호의 1 레벨동안, 즉, 직렬 변위 보조기억 장치들의 제1열을 억세스하는 동안 정보 시프트에 적용된다. 어떤 주어진 시간 간격동안, 출력 신호들 SM1-SM8은 직렬 변위 레지스터들의 제1열의 제1바이트(바이트

로서 참조되는 모든 8비트들을 구성한다. 즉 직렬 시프트 레지스터(208)의 모든 출력들은 멀티플렉서(138)을 통하여 시프트되며 그리고 Ex-OR 게이트(140)에 공급된다. 제2바이트 타이밍 간격(바이트1)동안 SM1-SM8 신호들은 제2바이트 또는 제2레지스터(216)내에 기억된 모든 8개의 2진 데이타 비트들을 구성한다. 제12e도에서 도시된 제3(바이트 2)간격동안, 레지스터(218)내에 포함된 모든 정보는 대응 SM1-SM8 신호들에 의하여 시프트된다. 시스템 1이 선택되지 않아서 직렬 시프트레지스터(220)은 리

에서 유지되지 않으므로, 제12f도에 도시된 제4(바이트3) 간격동안 레지스터(220)내의 포함된 모든 정보는 SM1-SM8 신호들에 의하여 Ex-OR 게이트(140)에 시프트된다.

그러므로 멀티플렉서(138)의 기능은 16 변위 보조기억 장치들을 취하는 것이며, 이들의 횡과 열의 단위로서 순서를 정하며 그리고 최초로 열을 선택하므로써 정보 시프트하고, 좌우 작동에서 레지스터들 또는 모든 4횡을 연속시킴에 의하여 정보를 시프트하며 그리고 제각기의 4횡 위치들에 포함된 정보의 모든 8비트들을 시프트하는 것이다. 최대 워드 길이를 구성하는 4바이트들을 완성하므로서, 다음 열이 선택되고 이것은 D,E,F 및 O으로 표시된 레지스터로서 되며 다시 제각기 레지스터들 D,E,F 및 O내의 모든 8 데이타 비트들이 Ex-OR 게이트(140)에 시프트되는 것이다. 이후에 레지스터들 G,H,J 및 P의 제3열이 선택되며 그러고 제각기 바이트

-3 간격들 동안, 레지스터들 G,H,J 및 P내에 포함된 정보의 모든 8비트들이 전용 장치(140)에 시프트된다. 제4열의 선택동안, 레지스터들 K,L,M 및 Q내에 포함된 데이타 정보의 모든 8비트들은 Ex-OR 게이트에 시프트된다. 그러므로 이러한 데이타는 샘플되고 그리고 인지되며 또한 기준 패턴과의 적당한 비교를 위하여 Ex-OR 게이트에 공급된다.

어떤 여러가지 가능한 데이타 개조 구성들은 비교의 동일 형태의 달성하도록 선택되어지는 것이 요망된다. 그러나 본 구성에 대하여 이중 4채널 데이타 선택기/멀티플렉서인 MC1 14539B형의 멀티플렉서 장치로서 선택할 수 있는 장점이 있다. 여기에는 패케이지내에 두가지 이러한 장치들이 있으므로 대응 핀들은 단지 하나의 장치용으로 만들어져야 한다. 이중 패케이지내의 제1장치를 선택하는 것은 A 및 B 입력 단자들은 핀들(14 및 2)에 제각기 대응시키는 것이며,

-3 입력 단자들은 핀들(6,5,4 및 3)에 대응시키는 것이고 출력 단자들은 핀(7)에 대응시키는 것이다. MC1 14539B 장치형의 사용은 제11a 및 11b내도에서 도시된 모든 40 체배장치에 대하여 적당하다. 열 멀티플렉서들(258,268,278,288,298,308,318 및 328)은 신호들RA 및 RB를 대응 A 및 B 입력 단자들에서 수신하며 그리고 횡선택 멀티플렉서의 작동 주파수의 1/4인 주파수에서 작동하는 것을 제외하고는 모든 것이 동일하게 접속된다. 또한 제12도는 세개의 부가적 타이밍그램들을 도시하며, 제12k,121 및 12m도는 이후에 더욱 상세히 설명될 것이다.

제13도는 Ex-OR 게이트(140), 오차 RAM(142) 및 코드 메모리(26)의 상세한 구조를 도시한다. 멀티플렉서들(258,268,278,288,298,308,318 및 328)의 출력 신호들(여기서 SM1,SM2,SM3,SM4,SM5,SM6 및SM7로 표시됨)은 Ex-OR 게이트들(350,352,354,356,358,360,362 및 364)의 제1입력 단자에 제각기 인가된다. 코드 메모리(26)는 구성 선택 신호들 S1 및 S2와 제2워드 선택 신호를 수신하도록 접속된 입력 단자들을 갖는 것으로 도시된다. 또한 바이트 선택 입력에 대응하는 신호들 BB 및 BA는 코드 메모리(26)의 입력 단자에 공급된다. 코드 메모리(26)의 출력 단자는 CP1-CP8 및 CO1-CO8로서 표시된다. 직렬 시프트 레지스터들내의 정보등의 바이트 선택에 대응하는 BA,BB 신호들에 의하여 결정된 바와같은 표시된 바이트에 대하여 코드 메모리내에 축적된 페이지 장치 주소 코드 워드의 8비트 바이트에 대응하는 정보의 9비트들은 CP1-CP8 단자들에 공급된다. CP1-CP8 단자들은 EX-OR 게이트(350,352,354,356,360,362 및364)에 제각기 접속된다. CO1-C08 단자들은 여러가지 장치들에 접속된다. CO1-CO3 단자들은 POCSAG프레임 확인 비트들로서 사용되며 CO4-CO8은 적당한 구동 신호들이다.

Ex-OR 게이트의 작동을 환기시키면, 신호들이 동일하면 출력은

이고, 다르면 1이 된다. 그러므로 Ex-OR 게이트는 코드 플러그(plug) 메모리(26)내에 기억된 코드 워드 주소는 시프트 레지스터의 제각기 바이트내의 8비트들에 허용되는가 아닌가를 결정하도록 유리한 로직 게이트가 된다는 것을 알 수 있다. 제11도에서 설명되었던 바와같이, 샘플된 2진 코드 워드의 제각기 바이트에 대응하는 8비트 2진 구조는 신호SM1-SM8의 장치에 의하여 Ex-OR 게이트(350 내지 364)에 시프트된다. 최대가 4인 실시예의 경우에서 8비트 바이트의 각각에 따라서, 코드 메모리(26)내에 기억된 메모리 주소의 대응 바이트는 Ex-OR 게이트(350 내지 364)에서 비교되기 위하여 억세스된다. 신호를 BA 및 BB의 제각기 조합에 대하여 이들 Ex-OR 게이트 출력은 코드 메모리에서의 기억된 코드 주소 워드의 대응 바이트와 검출된 코드 워드의 제각기 8비트 바이트를 비교함에 대응한다. Ex-OR 게이트(350,352,354,356,358,360,362 및 364)의 출력은 AND게이트들(366,368,370,374,376,378 및 380)의 제1입력들에 접속된다.

바이트 선택 신호 BA는 NAND 게이트(382)의 제1입력에 공급되며 또한 NAND 게이트(384)의 제 1입력에 인버터(383)을 통하여 공급된다. 바이트 선택 신호 BA는 NAND 게이트(382)의 제2입력과 NAND게이트(382)의 제2입력에 공급된다. 구성 선택 계수기(176)의 S1 출력은 NAND 게이트(382)의 제3입력과 NAND 게이트(384)의 제2입력에 공급된다. NAND 게이트(382)의 출력은 AND 게이트(366,368,370,374,376,378 및 380)의 제2입력에 접속된다. NAND 게이트(384)의 출력은 AND 게이트(380)의 제3입력에 접속된다. AND 게이트(366,368,370,372,374,376,378 및 380)의 출력은 오차 RAM(142)의 A

-A7 주소 입력 단자에 제각기 접속된다. 오차 ROM(142)의 출력 단자들은 B

,B1,B2 및 B3로 표시된다.

작동에 있어서, Ex-OR 게이트(140) 및 오차 ROM(142)은 제9도에서 도시된 직렬 변위 보조 기억 장치들의 여러가지 열들내에 포함된 정보의 8비트 바이트들과 코드 플러그 메모리(26)내에 포함된 주소 워드들의 대응 바이트들 사이의 비교를 제공하는 기능이 있다. 설명되어진 바와같이, Ex-OR 게이트는 입력이 다를때 1로직 레벨 출력을 갖으며 입력 레벨이 같을때 0로직 레벨 출력을 갖는다. AND 게이트(366 내지380)의 구동은 NAND 게이트(382 및 384)에 의하여 제어된다.

S1 구성 선택 신호에 따른 바이트 선택 신호들 BA 및 BB는 NAND 게이트(382)의 입력들에 공급된다. NAND 게이트(382)는 BA,BB 및 S1이 1로직 레벨일때 출력을 갖으므로 모든 AND 게이트들(366 내지380)을 비구동시킨다. 제10도를 참조하면,1레벨에서 BA 및 BB에 의하여 규정된 바와같은 제4바이트 주기(바이트 3)동안, NAND 게이트(382)의 출력은

가 되므로 Ex-OR 게이트(140)와 오차 ROM(142)의 사이의 내부 접속을 무능화시킨다. 이러한 작동은 수신되어 디코딩된 정보의 제4바이트 부분에서 이 정보가 오차 ROM으로 시프트되지 않도록 한다. 제9도의 설명을 다시 살펴보면, 시스템 1선택 모드인 동안(여기서 신호 S1은 1레벨에 있음) 보조 기억장치들 N,O,P 및 Q는 리셀 상태에서 유지되고 있으므로, 데이타를 허용하지 않는다. 설계에서의 목적과 같이, 제4바이트 구동 주기동안 모든 AND 게이트들(366 내지380)은 비구동되어 오차 ROM(142)을 Ex-OR 게이트에 접속하지 않는다. ECHO 코드화 시스템에서 정보의 단지 32비트들이 23비트 워드들과 대응하여 사용된다. 신호 BA,BB의 역과 구성 선택 신호 S1은 NAND 게이트(384)의 입력에 공급된다. NAND 게이트(384)는 모든 입력들이 1레벨일때

출력을 갖으며 이것은 제3바이트 주기동안에만 발생한다. 그러므로 이러한 3바이트 주기(바이트 2)동안, 8가능 비트들의 단지 7개만이 오차 ROM(142)에 시프트된다. 그러므로 23 워드 ECHO 코드 형태는 오차 결정에서 유지된다.

코드 플러그 메모리(26)의 작동은 선정된 독립 페이지 주소 워드들을 기억하는 것과 이들을 Ex-OR 게이트에 공급하여 정확한 주소가 검출되었는가를 결정하는 것이다. 그러므로 코드 메모리(26)은 2개의 영역들 즉 8주소 메모리에 의한 N과 8비트 선택 워드 메모리로서 구성된다. 신택 워드는 경고 패턴 회로(72)에 제공될 4비트들을 포함한다. 그러므로 표시된 코드 주소에 대하여 다른 경고 패턴이 활용되어질 수 있으므로 예를들자면 비상호출 그리고 일반 호출을 분리할 수 있다.

코드 메모리(26)는 구성 선택 신호들 S1 및 S2에 의하여 그리고 제2워드 신호에 의하여 억세스된다. ECHO는 제2주소 워드를 포함하며 그리고 POCSAG 시스템의 비동기 디코딩의 경우에 제2워드는 32비트 독립 페이지 장치 주소 워드이다. 체배회로와 구성된 바와같이 신호들 BA 및 BB는 코드 플러그 메모리(26)에 공급되어 적당한 시간에서 Ex-OR 게이트(140)에 시프트될 8비트 바이트들의 선택을 하도록 한다.

전술된 바와같이 오자 ROM(142)는 Ex-OR 게이트(140)에 의하여 발생된 입력 주소 패턴내로 다수의 오차들에 대항하는 숫자를 발견하는 특정 위치를 어드레스하도록 입력에서 로직 레벨들을 사용한다. 이러한 숫자의 오차들은 2진 형태로 코드화되어서 오차 ROM(142)의 출력 단자에 공급된다. 도표에서 오차를 결정하는 처리는 작동의 속도를 증가시킨다. 오차 ROM(142)내에 포함된 데이타의 이해를 위하여, 도표는 어떠한 작은 시스템에 대하여 형성되었다. 오차 ROM(142)에 대하여 8주소 입력표가 있기 때문에 4비트 워드ROM 도표에 의한 256이 되고 설명의 편의상 도표 1은 오차 ROM(142)내에 기록된 정보의 형태를 나타내는 4오차표 배열에 의한 16을 도시한다. 도표 1에 의하면 제1의 4횡은 4비트 오차 ROM에 의한 16에로의 4 2진 입력의 대응 로직 레벨을 도시하며, 제5횡은 비교된 신호들 사이의 다수의 오차들인 출력의 십진수를 나타낸다. 이러한 오차표의 작동의 이해를 위하여 주소 입력들을 억세스하는 라인들 나머지 4개의 횡은 Ex-OR 게이트 장치에서의 다수의 오차들에 대응하는 십진값의 이진수를 나타낸다. 그러므로 본 분야의 전문가는 오차 ROM(142)내에 포함된 정보 형태를 쉽게 알 수 있다.

도표 I

제13도는 본 발명의 신호 디코더 실시예에 대응하여 마이크로 컴퓨터의 대수 로직 유니트가 대응 집적장치와는 약간 다른 방법으로 Ex-OR 게이트 기능을 제공하는 마이크로 컴퓨터 실시예이다.

코드 플러그 메모리(26)은 구성 선택 신호들 바이트 선택 신호들 BA 및 BB 그리고 제2워드들의 선택신호들에 의하여 활용되기 위한 다수의 주소 선택 라인들을 갖는 상업적으로 유용한 니켈 합금 PROM으로서 구성될 수 있다. 전체 이진 워드 길이는 임의적이지만 개별적 독립적 페이지 장치 주소 워드에 대하여 8의 N배로서 선택되어진다.

다수의 로직 장치들의 어떠한 것이 활용되어질 수 있으며 3개의 입력 NAND 게이트(382 및 384)용으로 MC 14023형의 장치를 손쉽게 사용할 수 있다는 것이 발견되었다. MC 14081 B는 2개의 입력 AN 게이트(366,368,370,372,374,376 및 378)용으로 적당하며 그리고 MC 14082는 AND 게이트(380)에 대한 4개의입력 AND 게이트로서 적당하다. 또한 퀴드(QUAD) 팩케이지 Ex-OR 게이트를 제공하는 MC 14070 B는 Ex-OR 게이트(140)용으로 적당하다. 장치들이 퀴드 팩케이지내에 있고 그리고 8개의 이러한 Ex-OR 게이트들이 필요하므로 2개의 이러한 RC 장치를 사용하는 것이 필요하다. 모든 조직 게이트들이 최고 2개의 입력들을 가지며 그리고 만일 출력을 가지고도 핀 표시 확인은 필요없으며 본 분야에서 숙련된 자가 데이타 시트를 설치함으로서 이들 장치들은 용이하게 상호 접속할 수 있다.

오차 ROM(142)에 대하여 MCM 14524형의 장치를 활용하는 것은 유리하다. 이러한 1024 비트 디코딩전용 메모리는 실시예에서 요구될 4개의 홈에 의한 256용으로 충분한 공간을 제공한다. 또한 본 분야에서 숙련된 자는 데이타 시트를 살펴봄으로서 부가적 핀 접속이 공급 전력 접지등을 IC에 만들어주어야 함을 알 수 있을 것이다. 통상 접속에 대하여 A

∼A7 주소 입력 단자들은 핀(15,14,7,9,10,11,12 및 13)으로 표기되어진다. 대응 출력단자들 B

∼B3은 핀(3,4,5 및 6)에 대응한다.

제14도는 제8도에서 도시된 가산기/누산기(144)에 대한 구조를 도시한다. B

∼B3으로 표시된 오차 ROM(142)의 출력 단자들은 이진 4비트 가산기(400)의 제14입력 단자들에 제각기 접속된다. 가산기(400)의 단자내에 캐리(CARRY : CIN)는 접지되며, 그리고 이출(CO) 단자는 이진 4비트 가산기(402)의 캐리 입력단자에 접속된다. 가산기(400)의 4출력 단자들은 4비트 D형 레지스터(404)의 4입력 단자들에 접속된다. 레지스터(404)의 4출력 단자들은 가산기(400)의 제24입력 단자들에 제각기 접속된다. 이진 가산기(402)의 제14입력 단자들은 접지된다. 가산기(402)의 출력 단자들은 4비트 D형 레지스터(406)의 4입력 단자들에 접속된다. 출력 레지스터(406)의 제12출력 단자들은 가산기(402)의 제5 및 제6입력 단자들에 접속된다. 제7 및제8입력 단자들은 접지된다. 레지스터(404)의 4입력 단자들은 버퍼 메모리(408)의 데이타 입력 단자들에 제각기 접속된다. 레지스터(406)의 제12개의 출력 단자들은 제24대 4다증 로트 버퍼 레지스터(410)의 제12개의 데이타 입력단자들에 접속된다.

AND 게이트(122)의 출력에서의 게이트된 클럭 신호는 AND 게이트(412)의 제1단자와 버퍼 메모리(498)의 클럭 입력에 인가되어 인버터(414)를 통하여 AND 게이트(416)에 제1입력에 인가되고 그리고 AND 게이트(418)의 제1입력에 인가된다. 파형이 제10d도에 도시된 계수기(124)의 2²단자의 출력인 샘플신호는 NOR 게이트(412)의 제2입력에 공급되며, AND 게이트(416)의 제2입력에 공급되고 그리고 AND게이트(418)의 제2입력에 공급된다. NOR 게이트(412)의 출력은 4비트 D형 레지스터(404 및 406)의 클럭단자들에 접속된다. NOR 게이트(412)의 출력은 클럭 A로 표시된 신호이다. AND 게이트(416)의 출력은 레지스터들(404 및 406)의 리

단자들에 접속된다. 또한 게이트된 클럭 신호는 버퍼 메모리들(428 및 410)의 클럭 입력 단자들에 접속된다.

버퍼 메모리(408 및 410)은 어떠한 두개의 워드들의 독립적 해석을 할 수 있는 반면에 4개의 워드들중 어떠한 하나내로 기록할 수 있는 4개씩 다중 포트레지스터들이다. 파형이 제10b도 및 10c도에 도시된 신호들BA 및 BB는 레지스터(408 및 410)의 ROA 및 RIA 입력 단자들에 공급된다.

파형들이 제l2도 및 10f도에 도시된 신호들 RA 및 RB는 레지스터들(408 및 410)의 WO 및 Wh 입력단자들에 공급된다. AND 게이트(418)의 출력은 레지스터들(428 및 410)의 W의 입력 단자들에 접속된다.

레지스터(408)의 4개의 출력 단자들은 4B 가산기(420)의 제5도와 제8입력 단자들에 접속된다. 레지스터(410)의 제1두개 출력 단자들은 4비트 가산기(422)의 제1의 2개 입력 단자들에 접속된다. 가산기(420)의 단자 DIN내의 캐리는 접지되어지며 가산기(420)의 CO 단자는 가산기(422)의 CIN 단자에 접속된다. 가산기(420)의 4개의 출력 단자들은 4비트 D형 레지스터(424)의 4개의 입력 단자들에 제각기 접속된다. 가산기(422)의 4개의 출력 단자들은 4비트 D형 레지스터(426)의 4개의 입력 단자들에 제각기 접속된다. AND게이트(416)의 출력은 D형 레지스터들(424 및 426)의 R 단자에 접속되며 그리고 AND 게이트(412)의 출력은 레지스터들(424 및 426)의 단자들에 접속된다. 레지스터(424)의 4개의 출력단자들은 가산기(420)의 제14개의 입력들에 제각기 접속된다. 레지스터(426)의 4개의 출력 단자들은 가산기(422)의 제5 및 제8입력 단자들에 제각기 접속된다.

4비트 D형 레지스터(424)의 4개의 출력 단자들에서 신호들AC1,AC2,AC3,AC4가 유출되며 그리고 4비트 D형 레지스터(426)의 제각기 4개의 출력 단자들에서는 AC5,AC6,AC7 및 AC8이 유출된다. 이들 신호들은 오차 비교기에 공급되는 누산기 출력 신호들이다. AND 게이트(416)의 출력에서 밧데리 리

으로 표시된 신호가 유출되며 그리고 AND 게이트(418)의 출력에서는 누산기 디코딩으로 표시된 신호가 유출된다. 제14도가 도시된 바와같은 누산기(144)의 구조적 작동을 이해하는 목적을 위하여 12k,12l 및 12m도를 참조하라. 제12k도는 D형 레지스터(404 및 406)를 클럭 단자들에 공급된 클럭 A파형을 도시한다. AND게이트(418)의 출력에서 나타나는 누산기의 디코딩 신호는 제12도에서 도시되며 그리고 AND 게이트(416)의 출력에서 나타나는 누산기 리

트 신호는 제12M도에서 도시된다. 작동에 있어서 누산기(144)는 오차ROM(142)의 출력 단자들 B

∼B3에서의 신호 정보를 수신한다. 4비트 이진 가산기들(400 및 402)는 4비트 D형 레지스터들(404 및 406)과 상호 접속되어 누산기 작동을 제공한다. 가산기의 자체로는 클럭 장치가 아니므로 누산기의 기능을 갖지 못한다. D형 레지스터들의 부가는 누산된 합계가 얻어질 수 있도록 대칭작동을 제공한다.

Ex-OR 게이트(140)의 제각기 8비트 비교 작동에 대하여 4비트 가산기(400)에 공급되는 오차 ROM(142)에서의 대응 출력이 있다. 4비트 가산기들(400 및 402)는 제각기 레지스터의 비교 시초에서 모두 0으로 소거되며 그리고 각 바이트 선택 펄스의 중간동안 오차 ROM(142)내의 오차 정보는 독출되어 가산기에 공급되며 가산기의 출력은 D형 레지스터내로 래치된다. D형 레지스터내의 계수는 가산기의 입력에 귀환되어 오차 ROM(142)에서 오는 다음 오차값에 가산된다. 이러한 작동은 오차 바이트

의 합과 오차 바이트들

및 1의 합과 바이트를

, 1 및 2의 합과 마지막으로 바이트들

,1,2 및 3의 합을 제공한다.

레지스터들(408 및 410)에 의하여 형성된 4-8 메모리들에 공급된 출력을 오차 ROM(140)에서의 4 오차계수를 가산함으로써 얻을 수 있는 최종 오차 합산이다. 4-4 다중 포트 레지스터들(408 및 410)은 선택적으로 구동되어 이들이 4바이트 오차값들의 합을 수신한다.

가산기 및 래칭 장치의 작동을 이해하도록 제12k,12l 및 12M도를 참조하라. 제12k도는 4비트 D형 레지스터(404 및 406)의 클럭 입력 단자에 공급되는 클럭 A 신호에 대한 타이밍 펄스를 도시한다. 이러한 신호는 바이트 선택 간격들 제각기의 중심에서 오차 계수정보의 클럭을 허용한다. 그러므로 충분한 시간이 직경시프트 레지스터로부터 Ex-OR 게이트에 정보를 시프트하도록 허용되며 오차 ROM(142)에서 출력을 얻어 가산기(400 및 402)의 가산 작동을 통해 이것을 합계한다. 오차 ROM(142) 출력은 4레지스터 바이트들의 제각기에 대하여 래치들(404 및 406)내에 누산된 값에 가산된 후에 AND 게이트(418)에서 유출된 누산기 디코딩 신호는 최종오차 계수들(408 및 410)에 의하여 형성된 버퍼 메모리로 시프트한다. 이후에 AND게이트(416)에서 공급된 누산기 리

신호는 D형 레지스터들(404 및 406)을 리

한다. 이러한 리

트는 샘플용 시간의 종단에서 누산기 디코딩 펄스의 종단에서 발생한다. 그러므로 다음 바이트 작동에서의 새로운 데이타 이전에 래칭 레지스터들은 소거되며 다음 오차 바이트 정보내에서 취하도록 준비된 가산기는 누산기를 통하여 그것을 처리한다.

4-4 레지스터들(408 및 410)에 의한 작동은 버퍼 메모리의 작동이다. 정보의 4 바이트들에 대한 누산된 전체 오차의 출력은 다중 포트 레지스터(408 및 410)의 데이타 입력 단자들에 공급된다. 이들 레지스터들은 선택적으로 정보를 기억하므로 이러한 정보가 가산기들(400 및 402)의 보통 작동을 중단시킴이 없이 4비트 가산기들(420 및 422)에 공급될 수 있다. 레지스터들(408 및 410)에 의하여 제공된 버퍼 메모리의 기능은 샘플레지스터의 제각기 열에 대한 전체 오차의 8비트를 누산하는 것이다. 4비트 가산기들(420 및 422)는 버퍼 메모리와 상호 접속되어 버퍼 메모리내의 4 오차 합계수들의 내용을 가산하도록 하므로서 4샘플 레지스터들과 코드 메모리(26)내의 주소 워드를 비교하기 위하여 전체 오차 계수를 제공한다. 4비트 가산기들(420및 422)의 작동은 (400 및 402)의 작동과 동일하며 그리고 D형 레지스터들(424 및 426)의 래칭 작동은 래치들(404 및 406)의 작동과 유사하나, 도한 신호 A는 클럭 단자에 제공되며 그리고 AND 게이트(416)의 출력에서의 누산기 리

신호는 래치들로서 사용된 D형 레지스터들의 리

단자들에 인가된다.

버퍼 메모리는 두개의 다중 포트 레지스터들(408과 410)으로 구성된다. 이것은 어떤 두개의 워드를 독립적으로 디코딩하는 것과 4 워드들중 어떤 하나내로 기록하는 것을 허용한다. 그러므로 적당한 시간에서 AND 게이트(418)의 출력에서 유출된 누산기 디코딩 신호는 레지스터 레치들(404 및 406)의 출력에서 버퍼 메모리내로의 최종 4바이트 비교를 위한 합계를 부하하므로서, 이들은 4비트 가산기들(420 및 422)에 의하여 합산된다. 버퍼 메모리들내에 포함된 정보를 이해하도록, 어떤 주어진 시간에서 래치 레지스터들(404 및406)의 출력에서 발생된 바이트 부가의 합에 대한 최종 4합계들을 어드레스 위치에 기억한다는 것이 요망된다.

그러므로, 4비트 가산기들(400 및 402)의 제1조합들은 직렬 시프트 레지스터들의 어떤 열에 대한 오차의 합을 가산하여, 제2셀 가산기들 즉 가산기(420 및 422)는 최종 4레지스터 비교를 위한 워드들내의 전체 오차들의 수를 가산한다. 전체 가산기들(420 및 422)이 수신하는 정보는 버퍼 메모리내에 포함되므로, 동일시간 펄스들동안, 클럭 A신호에 의하여 표시된 바와같이, 수신 16보조 기억 장치들에 대한 전체 오차는 합산되며, 그 결과는 래치 레지스터들(424 및 426)의 출력에서 나타난다.

제각기 부가 샘플 펄스로서, 전체 오차는 래치 레지스터(404 및 406)의 출력에 의하여 제공된 새로운 유출 바이트 오차의 순전한 효과에 대응하도록 변화된다. 그러므로 래치 래지스터(424 및 426)의 출력에서 신호들은 제9도에 도시된 모든 16레지스터들에 대한 전체 오차에 대하여 주어진 시간에서의 전체합이다. 최종 출력 단자들은 검출된 이진 신호 패턴의 비교에서 유래된 순전한 전체 오차에 대응하는 신호들 AC1-AC8을 발생한다.

다수의 IC들중 어떤 것이 누산기(144)에 대하여 사용되어질 동안, 신호 디코더 실시예에 대하여, 가산기들(400,402,420 및 422)에 대한 MC 14008형의 장치들은 활용하는 것이 장점이 된다. 이러한 선택으로서, 다음 핀 대응이 만들어질 수 있다. 즉 이송 단자내의 캐리는 핀들(9,14)에 대응하며 ; 네개의 입력 단자들의 제1셀은 핀들(7,5,3,1)에 대응하며 : 그리고 입력단자들의 제2셀은 핀들(6,4,2,15)에 대응하고 : 출력단자들은 핀들(10,11,12,13)에 대응한다. MC l476B형의 장치들은 래치들(404,406,424 및 426)에 대하여 적당하다. 여기에 대하여 클럭 및 리

단자들은 핀들(7 및 15)에 대응하며 4입력 및 4출력 단자들은 핀들(14,13,12,11,3,4,5 및 6)에 제각기 대응한다. 버퍼 메모리는 MC 14580B형의 두개 4-4다중 포트 레지스터들로 구성된다. 여기에서는 W

,W1,R,A,RlA는 핀들(8,9,13 및 14)에 제각기 대응하며 : WE단자는 핀(15)에 대응하고 : 클럭 단자는 핀(16)에 대응하며 : 네개의 입력 네개의 출력 단자들은 핀들(20,19,18,17,4,5,6 및 7)에 제각기 대응한다. 누산기(144)에서의 여덟개 출력 신호들은 AC1-AC8로서 표시된다. 이들은 어떤 주어진 샘플링 주기에서 16개 직렬 시프트 레지스터들내의 전체 오차에 대응한다. 제15도에서, AC1-AC8로서 표시된 신호들은 4비트 진폭 비교기(450)의 네개 입력 단자들에 공급되며 : 신호들 AC5-AC8은 4비트 진폭 비교기들(452)의 4입력 단자들에 공급되고 : 신호들 AC1-AC8는 4비트 진폭 비교기(454)의 네개입력 단자들에 공급되며 : 신호들 AC5-AC8은 4비트 진폭 비교기(456)의 네개 입력 단자들에 공급된다. 비교기(450)는 입력 단자들에 동등하거나 또는 보다 많은 단자들에 공급되는 B⁺를 갖으며 입력 단자 보다 작은 것을 접지된다. 출력 단자와 동등한 것과 출력 단자들보다 적은 것은 비교기(452)의 입력 단자들 보다같거나 작은 것에 제각기 접속된다.

LL1 내지 LL4 신호들은 비교기(450)의 입력 단자들의 제2셀에 공급된다. 신호 LL5는 비교기(452)의 제2셀의 입력 단자들의 첫번째에 공급된다. 제2셀의 잔여 세개 입력 단자들은 접지된다. 신호를 LL1 내지 LL5는 ROM에 시스템 선택 신호를 S1 및 S2를 결합시킴에 의하여 하드웨어식으로 접속된다. 마이크로컴퓨터 수행에서, 분리 레지스터들은 이러한 정보를 안정시키도록 활용된다. 이러한 기술은 본 분야에서 공지되어 있다. 비교기(45)의 출력 단자들은 OR 게이트(458)의 입력들에 전부 또는 일부가 접속된다.

B⁺는 접지된 입력 단자를 갖는 비교기(454)의 입력 단자들에 인가된다. 비교기(454)의 출력 단자들은 비교기(456)의 입력 단자들에 제각기 접속된다.

신호들 UL1 내지 UL4는 4비트 비교기(474)의 제2셀의 입력 단자들에 제각기 공급된다. 신호들 UL5 및 UL8은 비교기(456)의 제2셀 입력 단자들에 공급된다. 비교기(456)의 출력 단자들은 OR 게이트(460)의 입력들에 일부 또는 전부가 접속된다.

OR 게이트(458)의 출력은 플립플롭(462)의 D입력 단자와, OR 게이트(464)의 제1입력 그리고 멀티플렉서(466)의 B입력 단자에 접속된다. OR 게이트(460)의 출력은 D형 플립플롭(468)의 D 입력 단자와 OR 게이트(464)의 제2입력에 접속된다. 누산기 디코딩 신호는 AND게이트(469)의 제1입력에 공급된다. AND(469)의 출력은 데이타 플립플롭(462 및 468)의 클럭 입력 단자들에 접속된다. 플립플롭(468)의 Q출력 단자는 OR 게이트(470)의 제1입력에 접속된다. 데이타 플립플롭(462)의 Q출력 단자는 OR 게이트(470)의 제2입력과 멀티플렉서(466)의 A 입력 단자에 접속된다. OR 게이트(470)의 출력은 인버터(471)를 통하여 윈도우 타이머(472)의 리셀 입력 단자와 접속되며 그리고 OR 게이트(470)의 출력은 제2워드 선택으로 표시된 신호이다. 인버터(471)의 출력은 AND 게이트(469)의 제2입력에 접속된다. 윈도우 타이머(172)는12개 대응 출력 단자들을 갖는 12단 2진 계수이다.

디코딩하는 것은 타이밍 윈도우의 제1단 및 연속 제2단의 설정을 위하여 게이트하여 타이밍 윈도우는 일반적으로 도시된다. 실제 시간은 이하에서 상세히 설명될 것이며 그리고 본 분야에서 숙련된 자는, 타이머 접속이 이러한 작동은 활성하도록 게이트들에 접속되어야 함을 용이하게 할 수 있을 것이다. 시스템 1선택 라인은 AND 게이트들(474 및 476)의 제1입력들에 공급된다. AND 게이트(474)의 잔여 입력들은 윈도우 타이머(472)의 여러가지 글력 단자들에 접속된다. 실제 접속들의 선택은 윈도우 타이머의 시작에 대하여 필요한 값에 따른다. 이것은 이후에 상세히 설명될 것이다. 동일하게 AND 게이트(476)의 잔여 입력들은 윈도우가 폐쇄되는 시간에 대하여 윈도우 타이머(472)의 적당한 출력 단자들에 접속될 것이다. 또한 출력 단자들에로의 실제 접속은 타이밍 작동의 상한 제한에 대하여 선택된 숫자에 따른다.

동일하게 시스템 2에 대하여 구성 2신호 S2는 AND 게이트(478와 480)의 제1입력 단자들에 공급된다. AND 게이트(474)의 출력은 OR 게이트(482)의 제1입력에 접속된다. AND 게이트(478)의 출력은 OR 게이트(482)의 제2입력에 접속된다. OR 게이트(482)의 출력은 플립플롭(490)의 셀 단자에 접속된다. AND게이트(480)의 출력은 OR 게이트(492)의 제1입력에 접속되며 AND 게이트(476)의 출력은 OR 게이트(492)의 제2입력에 접속된다. OR 게이트(492)의 출력은 플립플롭(490)의 리

단자에 접속되며 또한 데이타 플립플롭(462 및 468)의 리셀 단자들에 접속된다. 플립플롭(490)의 Q 출력단자는 NAND 게이트(494)의 제1입력에 접속된다. NAND 게이트(494)의 제2입력은 신호이다. 파형이 제2l도에 누산기 디코딩 파형이 도시되었다. OR게이트(464)의 출력은 NAND 게이트(494)의 제3입력에 접속된다. NAND 게이트(494)의 출력은 멀티플렉서(466)의 구동 입력과 D형 래치 레지스터(496)의 클럭 입력에 접속된다.

멀티플렉서(466)의 4개 출력 단자들은 AND 게이트들(500,502,504 및 506)의 제1입력 단자들에 제각기 접속된다. AND 게이트들(500,502,504 및 506) 제각기로의 제2입력들은 제13도에 도시된 바와같이 코드 플러그 임의 데이타에서 유출된다.

게이트들(500,502,504 및 506)의 출력은 레지스터(496)의 네개 데이타 입력 단자들에 제각기 공급된다. 예고기(74)에서의 경고 리

신호는 레지스터(496)의 리

단자에 공급된다. 레지스타(496)의 Q

-Q3의 출력들은 경고 패턴 회로(72)에 제공된 신호들이다.

샘플 클럭 신호는 프로그램성 지연 계수기(510)의 클럭 입력 단자에 공급된다. 제13도에 도시된 바와같이 코드 주소 메모리(26)의 임의 메모리 부분에 의하여 제공된 신호들 CO1,CO2 및 CO3는 프로그램성 지연 계수기(510)의 대응 입력 단자들에 공급된다. 또한 샘플 클럭 신호는 AND 게이트(512 및 514)의 제1입력에 공급된다. 시스템 선택 신호들 S1 및 S2는 AND 게이트(512 및 514)의 제2입력 단자들에 제각기 공급된다. 프로그램성 지연 계수기(510)의 출력 단자는 AND 게이트(514)의 제3입력에 접속된다. AND 게이트(512 및 514)의 출력들은 OR 게이트(516)의 입력들에 접속된다. 516의 출력은 윈도우 타이머(472)의 클럭 입력 단자에 접속된다. 인버터(471)의 출력은 프로그램성 지연 계수기(510)의 리

단자에 접속되며 그리고 윈도우 타이머(472)는 인버터(471)를 통하여 제2워드 선택 신호가 발생되는 OR 게이트(470)의 출력에 접속된다.

작동에 있어서, 비교기에서의 출력은 동시에 하한 비교기 및 상하 비교기에 공급되어 통신 수신기내에 유출되고, 디코딩된 2진 데이타와 코드 플러그 메모리내에 기억된 정보 사이의 비교에 의하여 발생된 오차들에 대한 최선 및 최악 비교를 결정한다. 비교기(452)의 단자수보다 적거나 같은 출력이 있다면, OR 게이트(458)의 출력은 신호를 플립플롭(462)의 데이타 단자와 멀티플렉서(466)의 B 단자에 공급하여 오차의 수가 하한 계수와 동등하거나 작용을 표시한다. 또한 OR 게이트(458)의 출력은 제2워드인 경우 멀티플렉서(466) 및 레지스터(496)의 클럭단자에 경고 구동 신호가 공급되도록 NAND 게이트(494)에 공급되는 검출신호를 발생하도록 OR 게이트(464)를 통하여 작동한다. 만약 비교기(456)의 출력 단자들의 수보다 많거나 같은 신호가 있다면, 이것은 신호를 데이타 플립플롭(468)의 D 입력 단자에 공급되는 OR 게이트(460)의출력이 최대 제한보다 오차의 수가 크다는 것을 표시한다. 또한 OR 게이트(460)의 출력은 OR 게이트(464)을 통하여 작동하여 NAND 게이트(494)의 입력에 검출 신호를 제공한다. 또한 검출이 제2워드였다면 NAND 게이트(494)는 경고 구동 신호가 멀티플렉서(466)와 레지스터(496)의 클럭 단자에 공급되도록 한다. 적당한 시간에서 누산기 디코딩 신호시간은 경고 구동 펄스를 멀티플렉서(466)의 구동 입력과 D형태 치레지스터(496)의 클럭 단자에 제공한다. 비교기(452)의 단자나 워드에 검출에서의 출력에서 유출된 워드 검출에 대하여, 데이타 플립플롭(462 및 468)은 다음 누산기 디코딩 신호, 검출에 대응하는 정보가 제각기 Q출력 단자들을 통하여 클럭된다. Q 출력 단자들은 OR 게이트(470)을 통하여 구동 윈도우 타이머에 결합되며 그리고 제2워드 선택 신호를 설립한다.

OR 게이트(470)의 출력은 인버터(471)에 의하여 타이머에 인가되는 리

신호를 제거하므로서 윈도우 타이머(472)를 구동한다. 또한(471)의 출력에 대응하는 AND 게이트(496)의 입력은 AND 게이트(469)를 비구동시켜 플립플롭(462 및 468)에 인가됨으로부터 더 이상의 누산기 디코딩 클럭 신호를 방지한다. 이러한 후자 작동은 워드 1 또는 이와의 역을 수신되었는가의 확인을 선행한다.

ECHO 시스템이 디코딩화되었다면 AND 게이트(512)로의 S1 입력이 구동되며, AND 게이트(512)의 제2입력에서 샘플 클럭 신호가 윈도우 타이머(472)의 클럭 입력에 OR 게이트(516)을 통하여 공급된다. 결과로서 윈도우 타이머는 샘플 클럭 신호에 따라서 계수하기 시작하며 그리고 368의 계수에서, 플립플롭(490)을

트하여 제2워드 검출 시간 윈도우가 개방되도록 하는 AND 게이트(474)를 구동한다. 만약 윈도우 타이머(472)가 제2워드가 검출되기 전에 380의 계수에 도달하면, AND 게이트(476)에로의 입력은 OR 게이트(492)를 통하여 플립플롭(490)을 리

하는 출력 신호를 발생하도록 구동한다. 이러한 신호는 워드 2검출윈도우를 폐쇄하며 그리고 검출 플립플롭들(462 및 468)을 리

한다.

POCSAG 시스템이 검출되면, 윈도우 타이머(472)에로의 클럭을 프로그램성 지연 계수기(510)에 의하여 지연된다. 특히, 리

신호가 윈도우 타이머(472)에 제거된다면 유사한 리

신호는 프로그램성 계수기(510)에서 제거된다. 그러나 윈도우 타이머(472)로의 샘플 클럭 신호 통로가 프로그램 지연 계수기(510)가 256배의 프로그램성 계수에 도달할때까지 AND 게이트(514 및 5l2)상의 비구동 상태에 의하여 막힌다. 여기서 N은 제13도의 코드 메모리링에서의 입력들 CO1,CO2 및 CO3에 의하여 발생된 프로그램성 숫자이며 그리고 이것은 POCSAG 코드화 형태에 대한 독립적 페이지 장치 주소에 분배된 주소 프레임 숫자에 대응한다. 지연 계수기(510)가 제한 계수에 도달하면, 계수기는 출력 신호를 발생하여, S2 신호로서 AND 게이트(514)를 구동하여 OR 게이트(516)를 통하여 이송되는 샘플 클럭을 윈도우 타이머(472)의 클럭 입력에도달하도록 한다.

윈도우 타이머(472)가 124의 계수에 도달한 경우 AND 게이트(478)의 입력은 구동되며, OR 게이트(482)를 통하여 플립플롭(490)의 셀 입력에 공급되는 출력 신호를 발생한다. 그러므로 AND 게이트(470)에서의 출력 신호는 적당한 프레임에서 POCSAG 주소 워드의 검출을 위하여 검출 윈도우를 개방하도록 작용한다. 유사하게 윈도우 타이머(472)가 260의 계수에 도달한 경우 AND 게이트(480)으로의 입력들은 구동되어, OR 게이트(492)를 통하여 리

플립플롭들(490,462 및 468)에 언급되는 출력 신호를 발생하여 검출 윈도우를 종단시키며 그리고 검출 플립플롭들을 리

한다.

그러므로 POCSAG 시스템에 대하여, 프로그램성 지연 계수기(510)의 순전한 효과는 분배된 주소 프레임에 대한 적당한 시간동안 주소 워드 검출 윈도우의 개방을 지연하는 신호를 발생시키는 것이다. POCSAG 코드가 역워드 주소 분배에 대하여 제공되지 않으므로, 역 워드 검출 통로는 상한 오차 제한 입력들 UL1내지 UL8에 모든 1 레벨 신호들을 인가함에 의하여 시스템 2에 대하여 비구동되므로 상한 오차 비교 시험을 통과한 입력 오차 계수를 발견히지 못하도록 한다.

하부 계수 제한 또는 상부 계수 제한을 통하여 워드 1 검출이 성립되었고, 구성 1이 선택되어 플립플롭(490)이

트되어서 플립플롭(490)의 Q 출력이 제2워드의 검출에서 고정 경고 구동 신호를 제공하도록 NAND 게이트(494)를 구동한다고 가정하자.

상하 제한을 검출하는 제한 장점은, 특히 시스템에서, 정확한 비교가 되있을 때, 오차들이 선정된 값보다 작다는 사실에 근거를 둔다. 동일한 방법으로, 오차들이 클때, 즉 이것은 예측된 코드 주소를 검출함을 의미한다. 시스템은 이러한 주소의 2진 역을 검출한다.

그러므로 데이타의 한가지 분석으로서, 이러한 코드 구성은 코드 워드나 또는 그의 2진 역전의 검출에 대하여 허용된다.

시스템은 대응 경보 신호들에 대한 지정된 다른 조합들의 목적을 위한 이러한 검출 방법을 사용한다.

그러므로, 만약 하나가 ECHO 시스템내의 주소 워드로서 선택된다면, 네가지 다른 주소들이 주소 워드와 제1 및 제2워드들에 대한 2진 역의 조합으로서 이루어진다.

제15도에 도시된 디코딩 장치는 작동의 이러한 형태를 정확하게 허용한다. 상하 계수 제한의 병렬 작동은 코드 메모리 주소(26) 또는 2진 역내의 워드들을 검출하기 위하여 허용된다.

어떤 제1워드가 검출된 경우, 즉 ECHO 시스팀내의 제1워드가 검출된 경우, 윈도우 타이머(472)는 다음 워드가 검출되어져야만 하는가를 결정하기 위한 계수 주기를 시작하도록 구동된다. 적당한 시간에서, 윈도우가 개방되어 시스템은 제2워드의 발생을 지켜볼 수 있다. 개방된 윈도우로서 NAND 게이트(494)의 구동되어, OR 게이트(464)를 통한 검출 신호와 연관된 누산기 디코딩 신호의 작동하에 경보 신호가 제공되어서 경고 패턴 회로(72)는 경보기가 경보를 제공하도록 작동한다. 이러한 형태의 디코딩을 고려하면, 시스템에 재호출하기 위하여 제1워드가 검출하는 것 뿐만 아니라 제1워드 또는 2진 역이 검출되는 것이 필요하다. 멀티플렉서(466)의 기능은 A 및 B 입력 단자들에서의 검출 정보로부터 디코딩된 신호 연속을 정확하게 디코딩하는 것이며 그리고 적당한 AND 게이트를 코드 플러그 선택 데이타에 응답하여 구동하는 것이고 또한 패턴 검출기(72)에 경고 신호를 제공하도록 레지스터(496)에 정보를 공급하여 예보기(74)가 사용자에게 경고하도록 신호파에 응답하도록 하는 것이다.

또한 대부분 시스템과 공통으로, 경보는 수동적으로 리

될 때 까지 고정된 시간 주기동안 연속된다. 두가지 경우에서 경보 리

라인은 레지스터(496)를 소거한 것이며 또한 시스템을 다음 디코딩 작동을 위하여 구동되도록 리

한다.

제15도에서 도시된 장치에 대하여, 비교기들(450,452,454, 및 456)에 대하여 MC 14585 B형의 장치를 활용하는 장점을 갖는다. 이러한 선택은 다음과 같은 대응 접속을 갖는다. 입력 단자들은 핀들(4,6 및 5)에 대응하며, 출력 단자는 핀들(13,3 및 12)에 대응하고, 4비트 입력 단자들의 제1 및 제2

트는 핀들(10,7,2,15,11,9,1 및 14)에 대응한다.

윈도우 타이머(472)는 MC 14040 B형 장치일 수 있다. 여기에서는 클럭 및 리

단자들이 핀들(10 및11)에 대응하며, 낮은 단에서 높은 단의 연속 출력 단자들은 핀들(9,7,6,5,3,2,3,13,12,14,15 및 1)에 대응한다.

MC 14555 B형의 장치는 복조기(466)에 대하여 적당하며, 그리고 MC 14076형의 장치는 D형 레지스터(496)에 대하여 적당하다. 이상 장치의 두가지 형태에 대하여서는 진술하였다.

지연 계수기들은 본 분야에서 공지되었으며 그리고 지연 계수기(510)의 구성의 정확한 상세함은 필요치 않다.

256 분할 계수기를 사용함으로서 수행될 수 있으며 그리고 프로그램성, N분할 계수기를 사용하므로서 알수도 있다.

실시예에서는 MC 14040 B형의 계수기는 256 분할 계수기로서 사용되며 그리고 MC 14526 B 프로그램성분할 계수기는 분할 소자로서 사용된다.

제16도에서 제11a도에 도시된 멀티플렉서들의 제1타이어(tier)의 출력에서의 신호를 MT1, MT2, MT3 및 MT4는 비트율 ROM(520)은 네개 입력 단자들에 공급된다.

신호들 MT5 내지 MT8은 비트율 ROM(522)의 네개 입력 단자들에 공급된다. 신호를 MT9 내지 MT12는 비트율 ROM(524)의 네개 입력 단자들에 공급된다. 신호들 MT13 내지 MT16은 비트율 ROM(526)의 네개 입력 단자들에 공급된다.

제11B도에서의 신호들 MT17 내지 MT20은 비트율 ROM(530)의 네개 입력 단자들에 공급된다. 신호들MT23 내지 MT24는 비트율 ROM(532)의 입력 단자들에 공급된다.

신호를 MT25 내지 MT28은 비트율 ROM(534)의 네개 입력단자들에 공급되며 그리고 신호들 MT24 내지 MT32는 비트율 ROM(536)의 네개 입력 단자들에 공급된다.

비트율 ROM(520 및 522)의 두개 출력 단자들은 4비트 가산기(540)의 대응 입력 단자들에 접속된다. 비트율 ROM(524 및 526)의 두개 출력 단자들은 4비트율 ROM(524 및 526)의 두개 출력 단자들은 4비트 가산기(542)의 대응 입력 단자들에 접속된다. ROM(530 및 532)의 두개 출력 단자들은 4비트 가산기(544)의 대응 입력 단자들에 접속된다. 비트율 ROM(534)의 두개 출력 단자들은 4비트 가산기(546)의 제1두개 입력 단자에 접속된다. 비트율 ROM(536)의 두개 출력 단자들은 AND 게이트(548 및 550)의 제1입력들에 제각기 접속된다. AND 게이트(548 및 550)의 출력들은 4비트 가산기(546)의 제3 및 제4입력 단자들에 제각기 접속된다.

바이트 선택 신호 BA는 인버터(552)를 통하여 NAND 게이트(554)의 제1입력 단자에 공급된다. 바이트선택 신호 BB는 NAND 게이트(554)의 제 2 입력에 공급된다.

NAND 게이트(554)의 출력은 AND 게이트(548 및 550)의 제2입력들에 제각기 접속된다. 시스템 선택신호 S1은 NAND 게이트(554)의 제3입력에 인가된다. NAND 게이트(554)의 출력은 제3도의 NAND게이트(384)의 출력과 동일하다. 여기에서는 제16a도의 설명을 간략화하기 위한 목적으로 설명되었다.

4비트 가산기(540)의 세개 출력 단자들은 4비트 가산기(560)의 입력 단자를의 제1셀의 제1의 세개에 제각기 접속된다. 4비트 가산기(542)의 세개 출력 단자들은 4비트 가산기(560)의 입력 단자들의 제2셀의 첫번째 세개에 제각기 접속된다. 4비트 가산기(544)의 제1세개 출력 단자들은 4비트 가산기(562)의 입력 단자들의 제1셀의 첫번째 세개에 제각기 접속된다.

가산기들(540,542,544 및 546)에 대하여, 사용되지 않은 입력들은 접지된다. 4비트 2진 가산기(540,542,544 및 546)의 제4출력 단자들은 연결되지 않는다. 4비트 2진 가산기들(56 및 562)로의 입력들의 제1 및 제2셀의 제4입력 단자들은 접지된다.

제16b도를 참조하면, D형 레지스터(570)의 네개 출력 단자들과 D형 레지스터(572)의 네개 출력 단자들은 4비트 진폭 비교기들(574 및 576)의 네개 입력 단자들에 제각기 접속된다. 진폭 비교기(574)의 출력 단자들은 진폭 비교기(576)의 입력 단자들에 제각기 접속된다. 4비트 진폭 비교기(574)의 입력 단자들의 제2셀은 신호를 L0-L3를 수신하며 4비트 2진 진폭 비교기(576)의 입력 단자들의 대응 제2셀은 신호들 L4-L17을 수신한다.

이들 신호들은 정확한 제한값으로 발생하도록 하는 방법으로 발생되며 그리고 이들 값은 S1 또는 S2 신호들에 의하여 제한되고 대응 시스템에 대한 비트율의 결정에 대하여 정확한 비교 제한을 제공한다.

샘플 보조 기억 장치들내의 대응 상태 정도를 결정하도록, 제각기 레지스터들내의 대응 4비트 위치들은 비트율 ROM의 직렬에 접속된다. 제각기 ROM의 입력에서 4개 입력 신호들은 16개의 다른 조합들 중 어떤것을 갖으며 그리고 이들은 ROM내의 여러가지 위치를 어드레스하도록 사용되어서 비트 데이타를 따른 대응에 관한 값을 갖는 숫자를 제공한다. 대응의 이러한 측정은 일련의 4비트 가산기들에 공급되며 그리고 2진 출력으로 반환된다. 4비트 가산기들의 제1타이어는 비트율 ROM의 쌍들에서의 출력들을 조합하며 그리고 가산기들의 제2타이어는 대응쌍들의 4가산기의 제1타이어에서의 출력들을 조합한다.

가산기들의 제3타이어는 제2타이어내의 제2쌍의 가산기들의 출력들을 조합한다. 그러므로 가산기(564)내의 정보는 비트율 ROM(520,522,524,530,532,534 및 536)내에서 발생된 모든 대응 작동에 대한 누산 합계를 행한다.

비트들을 따른 대응을 결정하는 것을 포함한 작동형태를 더욱 상세히 이해할 수 있도록 도표 II, 비트율ROM 제각기내에 포함된 정보 형태를 도시한다. 이러한 도표는 입력들의 모든 16가능 2진 조합들을 도시한다. 제5행은 대응값에 대한10진수를 도시한다. 대응은 비트들내의 비유사성 또는 유사성의 것이며 그리고 패턴내의 제각기 비트 위치의 기능이 아니다. 제6 및 제17행은 입력 정보에 따른 대응에 대한 10진수의 2진코드화를 도시한다.

도표 II에 도시된 정보로서 본 분야에서 숙련된 어떤자라도 적당한 비트율 ROM들은 구성할 수 있으며 가산기들의 제3타이어들에 공급된 대응 정보를 제공하도록 할 수 있다.

도표 II

제14도의 설명에서 설명된 바와 같이 비록 4비트 가산기들이 비트들의 여러가지조합을 형성하도록 사용된다 할지라도 이들은 축적되지 않는다. 그러므로 가산기들(566 및 568)을 D형 레지스터들(570 및 572)을 따라서 조합하므로서 누산기를 형성하는 것이 필요하다. 이를 네개 장치들의 기능을 정확하며 그리고 이들은 제14도의 두개 누산기들의 기능 설명과 대단히 유사한 방법으로 상호 접속된다.

래치들로서 작동하는 D형 레지스터들(570 및 572)의 8개 출력 단자들은 진폭 비교기들(574 및 576)에 접속된다. 진폭 비교기들(574 및 576)은 MT 신호들에서의 여러가지 비트 패턴들의 대응의 누산 합계의 4개 비트들의 제1 및 제2부분을 비교하며 그리고 시스템 선택 신호들 S1 또는 S2에 의하여 선택된 8비트 번호와 이것을 비교한다. 비트 검출 작동을 타임하므로서, 비트율이 정확하게 예보하는 것이 필요하다. 타이머(592)는 게이트 클럭에 접속되며 타이밍 제한을 결정하기 위한 다수의 출력들을 제공한다. 시스템 1 및 시스템 2 신호들은 진폭 비교기들(574 및 576)에 의하여 수행된 비교 작동에서 허용성 결과가 있는가 없는가를 예보하기 위하여 적당한 시간에 대응하는 윈도우를 개방 또는 폐쇄하도록 이들 제한의 적당한 조합들을 선택한다. 특히, 시스템 1에 대한 하한 제한은 타이머(592) 및 AND 게이트(594)의 내부 접속에 의하여 결정되며 그리고 상한 제한은 타이머(592)와 AND 게이트(596)의 상호 접속들에 의하여 결정된다.

유사하게 시스템 2의 선택을 위하여 하부 제한은 AND 게이트(598)과 타이머(592)의 상호 접속에 의하여 결정되며 그리고 상부 제한은 AND 게이트(600)과 타이머(592)의 상호 접속에 의하여 결정된다. OR 게이트(602)의 출력은 선택된 시스템에 대하여 윈도우가 개방되어 있고 적당한 비교가 되었음을 표시한다. OR게이트(606)의 출력은 윈도우가 페쇄되어 있고 그리고 정확한 비교가 검출되었다면 시간이 연속의 비교에 대하여 적당치 않음을 나타내는 신호이다.

ECHO 시스템에 대하여, 96의 계수에서 구동되는 AND 게이트(596)과 92의 계수에서 구동되는 AND 게이트(594)를 갖는 것이 적당하다. POCSAG 시스템에 대하여서는 128의 계수에서 구동된 AND 게이트(598)과 132의 계수에서 구동된 AND 게이트(600)을 갖도록 하는 것이 적당하다.

플립플롭(604)의 Q출력은 시간 윈도우가 개방되었고 이것이 구동 AND 게이트(582)에 제공됨을 표시하는 신호이다. 제14도와 연관하여 상세하게 설명된 누산기 디코딩 신호는 구동 AND 게이트(582)에 공급되어 OR 게이트(580)에 통하여 작동하는 출력과 연관된 비트율 검출된 신호를 제공하도록 한다. AND 게이트(582)의 출력은 비트율이 검출되었음을 표시하는 신호이다. 이것은 래치 검출 및 우선 상태를 포함하는 플립플롭(586)으로 구성된 비트 검출 래치에 인가된다. 비교가 윈도우 타이밍 작동동안 일어나지 않으면, OR 게이트(606)의 출력을 플립플롭(604)의 리

팅과 : AND 게이트(58)의 비구동 : 타이머(592)의 리

팅과, AND 게이트(610)의 비구동을 통하여 윈도우를 폐쇄한다. 클럭 펄스는 계수기(584)에 공급되어 한 계수만큼 상태를 진전시키도록 한다.

제16b도는 신호 디코더에 대한 에너지 보존 장치를 도시한다. 상세히 전술된 바와 같이, 마이크로 프로세서 수행은 에너지 절약 기능을 제공하며, 디코더는 계수 시스템을 새로운 디코딩 스킴을 선택하는 시간동안 지연 및 전력 하강에 의하여 에너지 보존을 제공하는데에 필요로 한다.

계수기(584)의 2출력은 3단 2진 계수기(620)의 클럭 입력에 접속된다. 계수기(620)의 2²출력 단자는 플립플롭(622)의 셀 단자에 접속된다. 플립플롭(622)의 Q출력 단자는 OR 게이트(623)의 제l입력에 접속된다. 0R 게이트(623)의 출력은 계수기(620)의 리

단자에 접속된다. 플립플롭(622)의

출력 단자는 다단 2진 계수기(624)의 리

단자와 OR 게이트(625)의 입력 단자에 접속한다. OR 게이트(626)의 제2입력은 주어진 시간에서 가정 페이지 장치 작동과 계수기의 에너지 보존 작동을 페이지 장치 작동자가 우선할 수 있도록 하는 외부 우선 신호가 공급된다. OR 게이트(625)의 출력은 제8도 및 제9도에서의 장치에 공급되는 전력인가 신호이다.

클럭(120)은 계수기(624)의 클럭 단자에 접속된다. 계수기(624)는 여러단을 갖는 것으로 규정되며 그리고 활용된 12단 계수기들 중 어떤 것이 이러한 작동에 응용되도록 한다. 시스템 선택 신호들 S1 및 S2는 AND 게이트(626 및 628)의 제1입력에 공급된다. AND 게이트(626 및 628)의 제2 및 제3입력들은 도시되지 않았으나 필요한 시간 지연 작동에 따라서 계수기(624)의 여러단 출력 단자들 중 어떤 것에 접속될 것이다. AND 게이트(626 및 628)의 출력은 OR 게이트(630)의 입력에 접속된다. OR 게이트(630)의 출력은플럽플롭(622)의 리

단자에 접속된다.

작동에 있어서, 에너지 보존 장치는 게이트 클럭 신호를 무효화시키도록 작동하므로서 비트율 조사가 여러가지 시도후에도 적당한 디지탈 신호를 못찾는다면, 대부분의 디코더를 비구동시키도록 한다. 디코더는 CMOS 로직 소자로서 되어 그 임무를 수행하므로, 클럭 신호의 무효화는 디코더에 의한 전력 감소를 유발하도록 작동하여 밧데리내의 에너지를 보호한다.

특히, 제각기 신간 결손 계수기(584)는 현재 시스템 선택에 대한 적당한 비트율을 발견하는 데에 실패했음을 표시하는 2출력 단자에서의 출력 신호를 발생하며, 계수기(620)를 하나의 계수만큼 증진한다. 만약 네개의 연속 결손들이 있다면 계수기(620)는 플립플롭(622)을

트하는 2²출력 단자에서 출력 신호를 발생한다.

플립플롭(622)의

팅은

출력이 비구동되도록 하므로서 만약 외부 우선 신호가 비구동되면 OR 게이트(625)의 출력에서의 전력 상승 출력 신호는 낮은 레벨로 스위치된다.

낮은 레벨에서의 전력 상승 신호는 게이트(122)의 출력에서 게이트 클럭 신호를 비구동한다. 동시에, 플립플롭(622)의

신호는 계수기(624)에서 리

상태를 제거하며 그리고 계수기(624)를 계수하기 시작하도록 한다. 적당한 시간에서, AND 게이트들(626 및 628)중의 하나는 플립플롭(622)을 리

하는 OR 게이트(630)의 출력에서 신호를 발생하도록 구동한다. 이러한 리

작동은 플립플롭(622)의

출력에서 구동 신호 레벨을 발생하여 OR 게이트(625)의 출력에서 전력 상승 신호를 발생한다. 시스템은 고정 비트율을 찾도록 4개의 연속 실패가 다시 있을 때 까지 구동된 채로 유지된다.

OR 게이트(623)는 AND 게이트(582)에서의 어떤 비트율 검출 신호가 계수기(620)를 리

하므로서 전력 절약 형태로 디코더가 바뀌도록 하는 단지 네개의 연속 실패들을 확인하도록 작동한다.

제17a,17b,17c,17d 및 17e도들은 제1 내지 4도 및 제6 내지 16도에서 설명된 신호 디코더의 것과 기능적으로 동등한 마이크로 컴퓨터 장치의 작동에 제공되는 프로그램의 유통도를 도시한다. 제17a도는 시스템 타이밍 블럭(652)에 연결된 시초 블럭(650)을 도시한다. 블럭(652)의 출력은 타임아우트 블럭(654)에 대한 대기 단자에 접속된다. 블럭(654)는 밧데리에서의 유출 전력을 감소하도록 에너지 보존 장치의 부분으로서 기능을 갖는다. 대기 블럭(656)의 출력은 데이타의 숫자가 고정된 제한 대응하는가를 결정하는 결정 블럭(658)에 접속된다. 결정 블럭(658)의 "아니오" 단자는 대기 블럭에 재접속되며 그리고 "예" 단자는 계산 블럭(660)에 접속된다. 샘플 레지스터들은 데이타로 채워지며, 계산 블럭(660)은 비트율 비교 작동에서의 샘플 데이타 사이의 관련 차이 또는 대응의 계산을 시작한다. 계산 블럭(660)의 출력은 결정 블럭(662)에 접속된다. 그렇지 않을 경우 결정 블럭(662)은 시초 블럭(664)에 접속되며 그리고 그런 경우에는 결정 블럭(670)에 접속된다.

제17b도는 시스템 시초 블럭(670)을 도시한다. 블럭(670)의 출력은 디코딩 코드 플러그 메모리 블럭(672)에 접속된다. 블럭(672)의 출력은

업 타이머 블럭(674)에 접속되며 타이머 블럭(674)의 출력은 타임아우트 블럭(676)의 대기 단자에 접속된다. 블럭(676)은 수신점 BA를 갖는다. 타임 아웃 블럭(676)용의 대기는 장치에 대한 에너지 보존 장치의 부분을 구성한다. 대기 블럭(676)의 출력은 재시작 타이머 블럭(678)에 접속된다.

재시작 타이머 블럭(678)의 출력은 결정 블럭(680)에 접속된다. 결정 블럭(680)은 연속 워드가 제2워드인가 아닌가를 시험한다. 결정 블럭(680)에서의 "예"브랜치는 결정 블럭(682)에 접속된다. 블럭(682)은 검출 윈도우가 종단되었는가 아닌가를 결정한다. 결정 블럭(682)에서의 "예" 브랜치는 워드 하나의 재부하를 진행하는 블럭(684)에 접속된다. 블럭(686)은 개별적 페이지 장치에 대한 주소 워드를 검출하도록 사용된 샘플링 및 기록 작동을 나타낸다.

샘플 및 기억 블럭(686)의 출력은 기준 레지스터(1)를 갖는 비교 샘플 레지스터인 블럭(688)에 접속된다. 이러한 점에서 레지스터(1)는 페이지 장치 주소 워드를 포함한다.

비교 블럭(688)의 제17c도 상에서 표시된 A로 표시된 접속점에 접속된다.

제17c도는 결정 블럭에 접속된 점 A를 도시한다. 결정 블럭(680)에서의 워드 검출 브랜치는 워드 2인가 또는 아닌가를 결정하는 제2결정 블럭(692)에 접속된다. 결정 블럭(692)에서의 부극성 브랜치는 워드 2의 부하를 명령하며 그리고 타이머의 재시작을 지시하는 블럭(694)에 접속된다. 결정 블럭(692)에서의 "예" 브랜치는 셀 경보 표시 블럭(686)에 접속된다. 시험 오차 결정 블럭(690)에서의 초과적인 상, 하부 제한 브랜치와, 부하 워드 2 및 시작 타이머 블럭(694) 그리고 셀 표시 블럭(696)의 출력은 결정 블럭(696)에 접속된다.

접속점 B에서 종단되는 시험 및 명령 블럭들의 다음열들은 ECHO 시스템에만 적용된다. 이것은 ECHO시스템이 두가지 독립적 주소들을 갖는다는 사실에 기인된다. 결정 블럭(698)은 제2주소인가 아닌가를 검사한다. 레지스터(2)는 제2독립 주소 워드를 포함한다. 결정 블럭(702)은 블럭(700)에 의하여 명령된 비교작동에 대한 오차 제한을 검사한다 결정 블럭(702)에서의 워드 검출 브랜치는 결정 블럭(704)에 접속된다. 결정 블럭(704)는 제2워드인가 아닌가를 시험한다. 시험 오차 결정 블럭(702)에 대한 효과적인 상, 하부제한 브랜치와, 부하 워드 2블럭(706)의 출력과, 셀 경고 표시 블럭(708)의 출력은 모두 출구점 B에 접속된다.

제17d도는 결정 블럭(710)에 접속된 점 B를 도시한다. 결정 블럭(710)은 경고 표시가

트되었는가 아닌가를 결정한다. 블럭(7l2)의 출력은 시작 분배 경고 출력 블럭(714)에 접속된다. 블럭(714)의 출력은 결정 블럭(716)에 접속된다. 만약 외부 리

신호가 수신되거나 또는 자동 타임 아웃 리

이 발생될 때 블럭(716)은 경고 출력을 리

한다. 결정 블럭(716)의 부극성 브랜치는 입력에 재접속된다. 경고 표시셀 결정블럭(710)의 부극성 브랜치를 따라 경고 재생 블럭(718)의 출력은 결정 블럭(720)에 접속된다. 결정 블럭(720)은 정확한 시간에서 비트율이 재시험 되었는가를 시험한다. 블럭(722)의 출력은 결정 블럭(724)에 접속된다. 결정 블럭(724)는 결정 블럭(622)과 동등하다. 출구점 RA는 제17b도에서 표시된 수신점 RA에 대응함을 주지하라.

제17e도는 제4샘플이 시험되었는가 아닌가를 결정하는 결정 블럭(726)에 접속된 점 C를 도시한다. 정보 블럭(730)은 블럭(732)을 통하여 출구점 RB를 접속된다.

출구점 RB는 제17a도에서의 수신점 RB와 대응한다. 여기서 수신점 RB는 선택된 다음 시스템 블럭(666)에 접속된다. 클럭(732)은 적당한 전력 하강 타이머이며 이것은 대기 블럭(654 및 676)과 상호 작동하여 시스템내에서 에너지 보존을 제공한다. 블럭(732)의 출력은 출구점 RB에 접속된다. 출구점 RB는 제17a도에서 수신점 RB에 대응한다.

외부 입력의 제어하에서 최전 타이머 전력 하강 블럭(732)은 선정된 시간 주기에서 디코더의 작동을 분리시킨다. 그 방법은 신호 디코더에 대한 작동의 정확한 분석에 의한다. 이러한 후자의 상태는 밧데리내의 에너지 보존을 제공한다. 또한 또다른 에너지 보존 장치는 신호 디코더내의 대응부가 없는 마이크로 컴퓨터 수행에 대한 펌웨어 프로그램으로서 작동될 수 있다. 즉, 펌웨어 회로의 설립 및 장치의 결과로서 통상적인 마이크로 컴퓨터는 프로그램 루우프를 설립한다. 작동의 이러한 작동은 펌웨어 프로그램과 146805 CMOS마이크로 컴퓨터의 일정 대기 및 정지 명령의 조합에 의하여 가능하다.

본 발명의 마이크로 컴퓨터 실시예의 상세한 설명을 위하여 프로그램표는 메모리내에 기억된 상세 정보로서 포함된다. 도표 III은 마이크로 프로세서내에 기억되 펌웨어 프로그램의 메모리 코어 덤프(dump)이다.

이러한 프로그램의 주기능 작동은 제17a 내지 17e도의 유통로에 의하여 설명된다. 유통로에서 표시된 근본 프로그램 형태는 ROM(12)내에 포함되는 것으로서 제5도에 도시되었다.

도표 III

지금까지 본 발명의 특정 실시예를 통하여 설명하였지만 본 발명의 기술 사상에 의거한 각종의 변형 및 개량이 본 분야의 통상의 기술을 가진 사람에 의하여 실시될 수 있다. 본 발명의 근본 원리에 의거한 모든변경 및 개량은 본 발명의 기술 범위내에 있음을 선포한다.

Claims (1)

1. 휴대용 통신 시스템 메세이지 수신 장치에 있어서, 통신 채널을 통해 전송되어 온 코드화된 신호를 검출하기 위한 통신 수신기(20)와, 밧데리(24)와, 타이밍 신호 설정용 내부 클럭(66)을 포함하고, 상기 밧데리(24)에 접속되고 상기 통신 수신기에서 검출된 코드화 신호를 실시간에서 처리하기 위하여 상기 수신기(20)으로부터의 상기 검출된 신호에 응답하는 디코더(22)와, 상기 메세이지 수신기 장치의 선별적인 기능을일시적으로 정지시킴으로서 밧데리(24)의 전력 소모량을 감소시키기 위해 디코더(22)의 타아밍 신호에 응답하는 보존 수단(28)과, 소정의 순차 정보를 갖고 있는 디코더(22)에 접속되어서, 이 디코더(22)에 의해서 억세스되는 코드 메모리(26)와, 상기 디코더(22)는 상기 검출된 신호가 상기 소정의 순차 정보와 상관 관계가 있는지의 여부를 정하기 위하여, 코드 메모리(26)에 접속된 비교 수단(64)을 가지며, 상기 비교 수단(64)은 상기 검출된 신호가 상기 순차 정보와 상관 관계가 있을 경우에 제어 신호를 발생시키며, 메세이지를 수신할 사용자에게 알려주기 위하여, 비교 수단(64)에 접속되어서 제어 신호에 응답하는 예고 장치(72,74)를 구비한 통신 시스템에서의 메세이지 수신 장치.

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