KR20010037861A - 휴대용 수신 장치 및 디코딩 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야

본 발명은 휴대용 수신 장치 및 디코딩 방법에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 신호 처리 과정이 실시간 디코더 작동에 의하여 실행되어 다양한 체계 디코딩과 에너지 절약 루틴을 제공할 수 있는 휴대용 수신 장치 및 디코딩 방법에 관한 것임.

3. 발명의 해결 방법의 요지

본 발명은, 다수의 다른 멀티 신호의 인코딩 포맷들 중 하나에 따라 전송되는 신호들을 디코딩하기 위한 수신기에 있어서, 통신 채널을 통해 전송된 인코드된 신호를 디코딩하기 위해, 다수의 정보 디코딩 포맷들 중 하나에 따라 검파된 인코드 신호를 처리하기 위한 데이터 샘플링수단; 상기 데이터 샘플링수단에 접속되어, 인코딩 하는데 사용된 포맷을 확인하기 위한 확인수단; 상기 확인수단에 대응하여 상기 복수의 정보 디코딩 포맷 중에 어느 것이 상기 검파된 인코드된 신호를 처리하는데 사용되는지를 자동적으로 선택하는 코딩 포맷 선택수단; 상기 코드포맷 선택수단에 접속된 메모리수단; 및 상기 데이터 샘플링수단과 상기 메모리수단에 접속되고 상기 디코드된 신호가 상기 선택된 정보 디코딩 포맷에 대하여 소정 특성의 디코드 신호와 관련이 있는지를 판별하고 상기 신호가 관련이 있다면, 메시지가 수신되었음을 알려주기 위해 제어신호를 발생시키는 비교수단을 포함함.

4. 발명의 중요한 용도

본 발명은 휴대용 통신 시스템에 이용됨.

Description

휴대용 수신 장치 및 디코딩 방법{Portable Receiving Apparatus And Decoding Method}

본 발명은 휴대용(다수의 신호가 동시에 수신되어지는 장치) 장치에 관한 것으로서, 특히 신호 처리 과정이 실시간 디코더 작동에 의하여 실행되어 다양한 체계 디코딩과 에너지 절약 루틴을 제공할 수 있는, 휴대용 수신 장치 및 디코딩 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 관한 것이다.

일반적으로 단말기는 사용자의 주머니나 벨트에 끼워 다닐 수 있게 작고 휴대하기 편하고 배터리로 작동하는 무선 송, 수신기를 갖도록 제작된다. 각각의 단말기에는 설정된 어드레스 코드에만 응답하도록 지정된 디코딩부분이 포함되어 있다. 설정된 어드레스 코드 중 하나가 감지되면, 단말기는 수신 경보 신호를 만들어낸다. 통신 장치들 중에서 다른 단말기들은 집단 호출 작동장치를 갖지 않으면 그러한 전송에 의해 작동하지 않는 것이 정상적인 것이다.

단말기 통신 장치는 톤, 음성 신호 및 디지털 입력 신호를 조화하여 만들어진 단독, 또는 복합 신호를 포함하는 다양한 종류의 코딩 체계를 가지고 작동하는 것으로 알려져 있다. 일반적으로, 특정 건물 또는 다른 시설물 내처럼 좁은 구역에서 전송되는 지역 송, 수신 전송 호출 서비스와 넓은 지역을 통해 송, 수신이 전송될 수 있는 광역 서비스가 있다. 다양한 장치들이 작동하는 범위는 일반적으로 사용되는 송신기의 힘에 의해 결정된다.

만약, 단말기 사용자가 여러 시설물들 사이의 경계선에서 신호를 받아야 한다면, 각각의 시설물에서 따로 사용할 수 있는 별도의 단말기를 가져야만 한다. 이런 문제들은 여러 병원에서 근무하고 여러 장소에서 다양한 서비스를 받기 위해서는 사용자들은 경우에 따라서 휴대용 단말기를 바꿔야하는 빈번함이 발생한다. 더구나, 다른 광역 서비스 장치를 갖는 인접 지역을 여행하는 경우, 지역을 바꾸면 원래의 광역 단말기(음성, 영상, 데이터를 송/수신 할 수 있는 단말기) 및 모든 지역 단말기들이 소용없게 되고 완전히 새로운 단말기가 필요하게 된다. 그러므로, 한 개 이상의 단말기 통신 장치용 디코딩 및 경보 신호 기능을 갖는 휴대용 단말기를 장치를 갖는 것은 매우 유용한 일이다. 그러면, 특정 장치에 맞게 단말기 어드레스를 변경하거나 단말기를 바꾸거나, 한 서비스 구역에서 다른 서비스 구역으로 옮길 때 어드레스 코드를 바꾸기 위한 경보 전기소자를 변경해야 하는 어려움은 사라질 것이다.

단지 영상 및 영상과 음성 디코딩 장치가 있고, 그러한 정보 디코딩 장치는 디지털 입력 신호를 사용하는 장치를 디코딩 하는 만큼 어려운 기술을 요하지 않는 것이 일반적이다. 상기 디지털 장치는 정보 전달율이 빠르기 때문에 단위 시간당 전송되는 메시지의 양이 많아서 개인 단말기에 전달할 수 있다.

디지털 통신 장치로 보내진 디지털 정보는 제 1 레벨에서 제 2 레벨까지의 레벨 변환을 포함하는 이진수 신호열을 포함한다. 이 레벨들은 이진수 0 과 이진수 1 사이의 차이점을 나타낸다. 거기에는 또 비트 간격과 일치하는 특정 지속 시간이 있게 된다. 일반적으로 사용되는 논-리턴-투-지로(non- return- to-zero, NRZ) 이진수 입력 장치는 비트 간격을 선으로 나타내지 않는다. 그러므로, 정보 비트가 시작 또는 끝날 때, 이것이 동시 시스템에 적용되는지 비동기 시스템에 적용되는지 확인하는 것이 필요하다. NRZ 일련의 이진수 펄스열에서 정보 성질의 다양성 때문에, 여러 비트 간격은 신호 레벨에서의 변환이 발생하지 않은 상태에서 통과가 가능하다. 그러므로, 일반적으로 비트 간격이 시작, 또는 끝날 때 수신기에 수신된 정보가 명확하지 않다. 디지털 장치에는 일반적으로 두 가지 형태가 있고 이들은 송신기와 수신기 사이의 시간 관계로 구분 될 수 있다. 동시 시스템에서는 송신기와 수신기가 비트 어드레스 시퀀스와 단어 정보들의 윤곽을 나타내는 프레임이 정확하게 해독될 수 있도록 동시에 이루어져야 한다. 반대로, 비동기 시스템에서는 어드레스의 일부분을 이루는 초기 단어 정보들을 해독하고 그것이 판독이 되면, 개인 단말기의 어드레스의 남은 부분에 관련된 디지털 정보들을 이후에 감지할 것을 예상하는 타임 윈도우를 발생시킨다. 동시 시스템 또는 비동기 시스템 모두에게서 한 개 이상의 입력 장치에 대한 디코딩을 제공하는 것은 어렵고 복잡하다. 더군다나, 본 단말기의 멀티 시스템 능력은 한 개 이상의 시스템이 단말기에 의해 감지되었을 때, 적절한 기능을 보장하도록 우선 순위를 매기도록 하고 있다.

선행 기술에서의 일반 휴대폰등의 페이징 통신 장치용 신호 처리과정 전기 소자는 일반적으로 단독 신호 디코딩 시스템을 위한 특별 고속 디코딩 기능을 수행하는 커스텀 집적 회로 또는 커스텀 하이브리드 회로로 구성되어 있다. 본 집적 회로를 사용하는 하이브리드 디코딩 기술을 사용하는 멀티 시스템 단말기는 가격이나, 디자인의 복잡성, 그리고 에너지 소비 측면에서 기피되어 왔다. 또, 총 단위 시장 량 때문에, 현재 요구되고 있는 커스텀 회로를 발전시키기 위한 기술, 및 최초 제작 비용을 감당할 수 없어서 생산이 막히고 있는 현재의 발전된 페이징 WLL , IMT-2000, 통신 시스템이 있다. 그러나, 멀티 시스템 단말기에 의해 산출된 경제 효과는 높은 단위 체적을 적용함으로써 상대적으로 적은 수의 특정 디코딩 체계를 잘 해독할 수 있는 멀티 시스템과 단일 시스템 단말기를 제작할 수 있게 한다.

페이징 WLL, IMT-2000 시스템에 사용되는 신호 디코더에 가장 필요한 것은 정보가 없어지기 전에 해독을 할 수 있는 실시간 신호 처리를 해야 한다는 것이다. 실시간 처리 개념은 선행 기술에 잘 알려져 있고 물리적 사건이 발생하는 동안의 실제 시간과 관련이 있다. 디코더에 의한 실시간 신호처리에 관하여 감지 및 해독 과정과 관련이 있는 디코더의 작동은 정보를 잃지 않고 장치를 작동시켜 쓸모 있는 결과를 얻을 수 있을 정도로 충분히 빨라야 한다. 그러므로 디지털 신호를 처리하기 위한 멀티 시스템 디코더의 작동 시간은 송, 수신 통신 시스템이 작동하는 정보율과 직접적으로 관련된다. 디지털 정보 전송율은 다양할 수 있으며 전송율이 빠를수록 주어진 시간 안에 다루어지는 정보량이 많아진다. 정보 전송율이 빠를수록 처리 속도가 빨라지는 것이 멀티 시스템 디코더에서 요구되는 사항이다.

실시간 신호처리를 수행하는 멀티시스템 디코더에 대한 높은 클럭율은 시스템이 요구하는 전압과 시스템이 소비하는 전력을 모두 증가시키고 그에 따라 단말기가 작동하는데 경제적인 면에 반대로 영향을 끼치게 되고 장치의 크기 및 무게도 영향을 미치게 된다. 여러 가지 다른 단말기를 가지고 다니는 것이 손해이듯이 휴대용 장치를 작동시키는 전력을 공급하느라고 무겁고 부피가 큰 팩을 들고 다니는 것도 손해이다. 일반적으로, 전력 소비가 클수록 작동에 필요한 전력을 공급하기 위해 가지고 다녀야 하는 배터리의 부피도 커진다. 만약 정말 파워 드레인이 너무 크다면, 1차 전지를 매 시간마다 갈아주어야 할 것이다. 심지어는 단말기를 가지고 다니는 사람이 단말기를 계속 사용하기 위해서는 몇 개의 배터리와 전지를 가지고 다녀야 하는 상황이 발생할 수도 있다. 왜냐하면, 단말기는 개인이 가지고 다니면서 작동시키는 것이기 때문에, 멀티 시스템 신호 해독을 하기 위해 계속 단말기를 작동시키려면 배터리 에너지를 항상 공급해야하기 때문이다.

본 발명은, 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 휴대용 수신 장치 및 디코딩 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하는데 그 목적이 있다.

즉, 본 발명의 첫번째 목적은 프레임 단위로 데이터를 전송할 때, 전송할 프레임을 매트릭스 형태로 전송하고, 이를 수신한 다음에, 사선으로 데이터를 복원하여 데이터의 복원율을 향상시킬 수 있는 부호 및 복호방법을 제공하는데 있다.

또한, 본 발명의 두번째 목적은 일시적으로 메시지 신호 장치의 선택 기능이 작동하지 못하게 함으로써 배터리의 전력 소모를 줄일 수 있는 수신장치를 제공하는데 있다.

도 1 및 도 2 는 일반적인 휴대용 통신장치의 블록 구성도.

도 3 은 본 발명에 따른 적응 디코더의 블록 구성도.

도 4 는 본 발명에 따른 적응 디코더의 상세 블록 구성도.

도 5 는 본 발명에 따른 마이크로 컴퓨터를 이용한 디코더의 블록 구성도.

도 6a 내지 도 6c 는 전송 프레임 구조도.

도 7a 및 도7b 는 수신 타이밍도.

도 8 은 본 발명에 따른 적응 디코더의 상세 블록 구성도.

도 9 는 데이터 표본화 및 시퀀싱회로와 표본저장회로의 상세 블록 구성도.

도 10 은 도 9 의 타이밍도.

도 11a 내지 도 11h 는 도 8 의 다중 송신부의 상세 블록 구성도.

도 12 는 다중 송신부의 타이밍도.

도 13a 및 도 13b 는 도 8 의 배타적 OR 어레이에 대한 상세 구성도.

도 14 는 도 8 의 애더/어큐뮬레이터에 대한 상세 구성도.

도 15 는 도 8 의 에러 콤퍼레이터에 대한 상세 구성도.

도 16a 및 도 16b 는 도 8 의 비트율 감지부에 대한 상세 구성도.

도 17a 내지 도 17e 는 본 발명에 따른 마이크로 컴퓨터의 동작 흐름도.

*도면의 주요부분에 대한 부호의 설명*

20 : 통신 수신기 22 : 어댑티브 신호 디코더

24 : 배터리 26 : 코드 메모리

28 : 에너지 보존 장치 30 : 디코딩 선택 장치

32 : 어넌시에이션 변환기 34 : 마이크로컴퓨터

40 : 제 1 믹서 41 : 제 1 발진기

42 : 필터 44 : 제 2 믹서

46 : 제2 발진기 48 : 집적기

50 : 검파기 52 : DC-DC 컨버터

54 : 마이크로프로세서 56 : ROM

58 : 데드맨 타이머 60 : 서포트 모듈

62 : 자료 표본화 및 저장기 64 : 자료시퀀스 윈도우 비교기

66 : 클럭 68 : 코딩 타입 조사 및 검파

70 : 단말기 어드레스 72 : 경보 패턴

74 : 어넌시에이터 76 : 데이터 표본화 및 시퀀싱

78 : 표본 저장 80 : 데이터 시퀀스 콤퍼레이터

82 : 콤퍼레이터 에러 윈도우 제한기 84 : 다상 클럭

86 : 코딩 시스템 검색 콘트롤러 88 : 외부 시스템 서브셋 선택기

90 : 시스템 특성 검파기 92 : 우선 콘트롤러

94 : 단말기 어드레스 메모리 100 : 프레스케일러

104 : 발진기 108 : 데이터 DIR 등록기

114 : 램 가변 및 스크래치 패드 120 : 조정 가능 클럭

128 : 디멀티플렉서 138 : 멀티플렉서

130, 132, 134, 136 : 연속 시프트 등록기

상기의 목적을 달성하기 위한 본 발명은, 다수의 다른 멀티 신호의 인코딩 포맷들 중 하나에 따라 전송되는 신호들을 디코딩하기 위한 수신기에 있어서, 통신 채널을 통해 전송된 인코드된 신호를 디코딩하기 위해, 다수의 정보 디코딩 포맷들 중 하나에 따라 검파된 인코드 신호를 처리하기 위한 데이터 샘플링수단; 상기 데이터 샘플링수단에 접속되어, 인코딩 하는데 사용된 포맷을 확인하기 위한 확인수단; 상기 확인수단에 대응하여 상기 복수의 정보 디코딩 포맷 중에 어느 것이 상기 검파된 인코드된 신호를 처리하는데 사용되는지를 자동적으로 선택하는 코딩 포맷 선택수단; 상기 코드포맷 선택수단에 접속된 메모리수단; 및 상기 데이터 샘플링수단과 상기 메모리수단에 접속되고 상기 디코드된 신호가 상기 선택된 정보 디코딩 포맷에 대하여 소정 특성의 디코드 신호와 관련이 있는지를 판별하고 상기 신호가 관련이 있다면, 메시지가 수신되었음을 알려주기 위해 제어신호를 발생시키는 비교수단을 포함한다.

그리고, 본 발명은, 다채널 수신장치에 적용되는 디코딩 방법에 있어서, 다수의 통신 채널을 통해 전송된 인코드된 신호를 검파하는 제 1 단계; 다수의 인코딩 포맷들 중 하나에 따라 상기 검파된 입력 신호를 표본화하는 제 2 단계; 상기 검파된 인코드된 신호의 인코딩 포맷의 특성을 확인하고, 상기 검파된 인코드된 신호를 처리하기 위해 특정 디코딩 포맷을 자동선택하는 제 3 단계; 및 상기 선택된 디코딩 포맷에 따라 디코딩을 수행하는 제 4 단계를 포함한다.

또한, 프로세서를 구비한 다채널 수신 시스템에, 다수의 통신 채널을 통해 전송된 인코드된 신호를 검파하는 제 1 기능; 다수의 인코딩 포맷들 중 하나에 따라 상기 검파된 입력 신호를 표본화하는 제 2 기능; 상기 검파된 인코드된 신호의 인코딩 포맷의 특성을 확인하고, 상기 검파된 인코드된 신호를 처리하기 위해 특정 디코딩 포맷을 자동선택하는 제 3 기능; 및 상기 선택된 디코딩 포맷에 따라 디코딩을 수행하는 제 4 기능을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공한다.

본 발명은 멀티체계 신호 해독 능력을 갖는 통신 메시지 신호 장치를 포함하는 것으로서, 통신 채널을 통해 전송 입력된 신호들을 감지하여 필요한 데이터를 분석하여 필요 데이터만 검출하여 작동시키는 장치며, 배터리로 작동하는 통신 수신기와 배터리에 연결되고 수신기에서 전달되고 입력된 신호에 반응하여 실시간으로 처리하는 디코더로 구성되어 있다. 디코더는 다수의 디코딩 체계에 따라 감지된 신호를 처리하는 능력을 가지고 있다. 또한, 수신기와 디코더에 연결된 코딩 체계 선택 부재가 포함되고, 다수의 디코딩 개요가 감지된 입력 신호를 처리하도록 선택된 소정의 감지된 입력 신호의 특성에 응답하도록 되어 있다. 디코더로 연결되고 근접하게 된 코드 메모리는 소정의 일련 신호들을 포함한 다수의 디코딩 체계 각각에 상응하는 정보를 포함하고 있고 선택 체계의 수신부는 개인 디코더가 신호를 울림으로써 송, 수신의 응답하도록 되어 있다. 디코더는 마이크로 컴퓨터를 포함하는 대응 체를 가지므로, 방법은 다수의 멀티 수신된 신호들 중에서 하나의 다수의 신호를 선택하여 특정 선택된 신호를 분류하는 방법이다.

현재는 일련번호로 수신된 데이터의 검출 상태를 확인하는데 비해 본 발명은 다수의 멀티 수신된 신호는 메트릭스 방법으로 저장을 한 다음 에러율이 없는 100%의 데이터를 디코딩한 다음 선택된 신호를 복원 할 수 있는 방법이다.

복원은 선택된 수신신호에서 각 프레임에 의해 전달된 신호를 순서에 따라.

제1수신된 신호 1프레임, 2프레임..............................10프레임

제11프레임...................................................20프레임

제21수신된 신호 1프레임, 2프레임.............................30프레임

제31프레임...................................................40프레임

제41수신된 신호 1프레임, 2프레임.............................50프레임

제51프레임...................................................60프레임

1 2 3 4 5 6 7 8 9 10

11 12 13 14 15 16 17 18 19 20

21 22 23 24 25 26 27 28 29 30

31 32 33 34 35 36 37 38 39 40

41 42 43 44 45 46 47 48 49 50

수신된 신호의 데이터를 메트릭스 구조로 나열하여 검출한다.

이러한 멀티 수신된 신호를 상기와 같이 순서되로 처리를 하는데 처리순서는1를 처음으로 하고 다음은 2,11 그 다음은 3, 12, 21를 다음은 4, 13, 22, 31를 다음은 5, 14, 23, 32, 41를 이러한 대각선의 순서에 의하여 데이터를 분석하여 처리하고 2차 적으로는 41 그 다음 31, 42 다음 21, 32, 43 다음은 11, 22, 33, 44 순으로 수신시 데이터를 분석하여 에러된 데이터를 쉽게 복원이 가능하도록 하는 것이다 이러한 방법은 IMT-2000 ,WLL, HOME RF등에서 사용이 가능하도록 한다.

이하 본 발명의 바람직한 실시예를 첨부된 도면에 의해 상세히 설명하기로 한다.

도 1 은 본 발명의 제 1, 제 2 실시예에 모두 적용될 수 있는 기능적 블록다이어그램이다. 통신 수신기(20)는 적응 신호 디코더(22)와 연결되어 있다. 디코더(22)는 디코딩 체계로 지정된 구역이 있는데 여기서 한 개의 디코딩 체계 이상을 해독한 정보를 가지고 있음을 나타내는 역할을 한다. 배터리(24)는 통신 수신기(20)와 디코더(22)와 연결되어 있다. 디코더(22)는 점선으로 둘러싸여진 코드 메모리(26)와 연결되어 있다. 코드 메모리(26)는 기능 선택부와 단말기 ID부로 지정된 구역을 포함하고 있다. 점선으로 둘러싸인 코드 메모리(26)는 삭제하거나 나머지 장치에서 분리될 수 있음을 보여준다. 또한 에너지 보존 부재(28)와 디코더(22)가 서로 연결되어 있다. 디코딩 선택 장치(30)는 신호 디코더(22)의 디코딩 체계 구역과 연결되어 있다. 신호 디코더(22)에서 산출된 것은 에너지 어넌시에이션 변환기(32)와 연결되어 있다.

마이크로 컴퓨터(34)는 점선에 의해 어댑티브신호디코더(22)와 연결되어 있다. 이러한 상호 연결은 어댑티브신호디코더(22)가 마이크로컴퓨터(34)에 의해 완전히 교체될 수 있음을 보여준다. 마이크로컴퓨터(34)는 마이크로프로세서 및 롬으로 구성되고 롬 부분은 디코딩 체계로 지정된 섹션을 포함하도록 되어있다. 마이크로컴퓨터(34)는 디코더(22)와 같은 상호관계를 갖고 있다. 마이크로컴퓨터(34)에 의해 어댑티브신호 디코더가 교체되어도 역시 똑같은 신호 디코딩 기능을 하게 되며 결과 산출 시스템 기능은 단말기 사용자에게 있어 별 변화가 없을 것이다. 그러므로, 상기 두가지 대안 제품의 기능은 장치내에서는 별로 차이가 없다.

도 1에서 보이는 것과 같이 시스템을 작동시키면, 통신 수신기는 여러 가지 메시지 형태를 수신할 수 있게 된다. 어댑티브신호디코더(22)는 수신된 신호에 응답하여 자료를 분석하고 통신 수신장치(20)가 수신한 정보들을 적절히 해독하는 여러 디코딩 체계 중 하나를 선택하게 된다. 모든 페이징 장치에 있어서, 해독되어 산출된 신호는 코드 메모리(26) 내에 들어있는 지정된 단말기 어드레스와 비교된다. 코드 메모리(26)에 있는 수신, 해독된 신호와 어드레스 사이에 같은 점이 발견되면, 메시지가 수신되었다는 것을 단말기 사용자에게 알려주는 출력 신호가 나타난다. 특히, 디코더(22)에서 나온 출력 신호는 메시지 수신을 나타내는 신호를 만들어내기 위해 에너지 어넌시에이션 변환기(32)에 전달된다.

신속한 실시간 어댑티브신호디코딩과 페이징 장치에 있는 배터리의 사용 수명의 연장 및 보존의 필요성 때문에, 에너지 보존 부재(28)는 어댑티브 신호 디코더(22)와 연합하여 배터리(24)를 보전하는 기능을 한다. 또한 디코딩 선택 장치(30)는 일부 가능한 디코딩 체계만을 지정하기 위해 단말기 작동기에 외부 선택기를 제공하는 역할을 한다. 이런 선별 기능은 또한 코드 메모리에 의해 제공되고, 코드 메모리와는 별도로 공장에서 미리 정해진 것이다. 또한 코드 메모리(26)는 수신기(20)가 수신한 신호에 응답하여 디코더(22)가 결정하는 적절하게 선택된 디코딩 체계에 일치하는 각각의 여러 가지 어드레스를 포함한다.

또다시, 에너지 보존 부재는 마이크로프로세서와 롬과 상호작용하여 시스템에 필요한 배터리를 보전한다. 마이크로프로세서가 코드 메모리 내의 단말기 식별과 일치하는 신호의 수신을 감지하였을 때, 마이크로컴퓨터(34)는 에너지 어넌시에이션 변환기(32)와 연결되어 신호를 만들어냄으로써 단말기를 가지고 다니는 사람이 메시지가 해독 가능한 체계 중 하나에 수신되었다는 것을 알 수 있게 한다. 디코더 또는 마이크로컴퓨터 모두에게 있어서 단말기 소유자에게 수신된 신호의 데이터,영상,음성등의 신호가 수신된 형태는 다양한 디코딩 체계가 감지되는 기능이다. 디코딩 체계는 비상시이거나 비상시가 아닌 페이징에 에너지 어넌시에이션 변환기에 공급된 신호를 발생시켜 단말기 소유자가 특정 신호를 받고 그에 따라 응답을 하게 된다.

도 2 는 본 발명의 실시예에 대한 좀 더 상세한 모형도를 나타낸 것이다. 안테나(36)는 라디오 주파수 확성기에 연결되어 있고 선택 장치(38)는 제 1 믹서 (40)에 연결되어 있다. 제 1 발진기(41)는 또한 제 1 믹서(40)에 연결되어 있다. 제 1 믹서(40)의 출력 부분은 필터(42)를 통하여 제 2 믹서(44)에 연결되어 있다. 제 2 믹서(44)는 중간 주파수 집적 장치(48)를 통과하여 검파기(50)에 연결된다. 도 2 의 첫째 부분은 통신 수신기(20)을 더욱 상세히 기술해 놓은 것이다.

검파기(50)의 출력은 어댑티브신호디코더(22)에 연결되어 있다. 신호 디코더(22)는 제 1 발진기(41)에 연결되어 있다. 도 1 에서와 같이, 어댑티브신호디코더(22)는 에너지 어넌시에이션 변환기(32)에 연결되어 있다. 검파기(50)는 톤과 음성 페이징 시스템을 정상적으로 연결시키는 에너지 어넌시에시션 변환기(32)에 연결된다. 배터리(24)는 통신 수신기에 전력을 공급하고 또 DC-DC 컨버터(52)까지 연결된다. DC-DC 컨버터(52)는 적응 신호 디코더(22)와 상호 연결되고 코드 메모리 (26)와도 연결된다. 코드 메모리(26)은 앞에서 말한 대로 디코더(22)에 연결된다.

도 2 는 가상 선으로 적응 신호 디코더(22)를 미아크로컴퓨터(34)와 주변 장치로 완전히 교체하는 것을 보여준다. 특히 마이크로컴퓨터(34)가 마이크로프로세서(54)와 롬(56)이 복합적으로 상호연결된 것을 보여준다. 롬(56)은 DC-DC 컨버터 (52)에 상호 연결되어 있다. 마이크로프로세서(54)는 DC-DC 컨버터(52)와 코드메모리(26)과 연결되어 있다. 코드 메모리(26)와 DC-DC 컨버터(52) 역시 상호 연결되어 있다. 마이크로프로세서(54)는 또한 데드맨 타이머(58)와 연결되어 있다. 3가지 주변 장치 DC-DC 컨버터(52), 코드 메모리(26) 및 데드맨 타이머(58)는 점선으로 둘러싸여 있고, 서포트 모듈(60)로 지정되어 있다. 마이크로컴퓨터(34)가 디코더(22)와 교체될 때 비록 나타나지는 않았지만, 제 1 발진기(41)는 마이크로프로세서(54)에 연결되어 있다. 검파기(50)는 데이터 및 음성 페이징 시스템에서 일반적인 가상 선으로 에너지 어넌시에이션 변환기(32)에 연결된다. 배터리(24)는 앞에서 말한 대로 DC-DC 컨버터(52)에 연결되어서 통신 수신 부분에 전력을 공급한다.

무선 수신기에서 일반적인 방법으로, 안테나는 적절히 합성되고 선택된 무선 주파수 신호를 수신한다. 슈퍼헤테로다인(syperheterodyne) 기술을 사용하여, 제 1 발진기(41)가 제 1 믹서(40)에서 나오는 신호 주파수를 거치면 거기서 출력된 것이 필터(42)에 공급된다. 필터(42)에서 산출된 것은 제 2 믹서(44)로 전달되고 그 신호가 제 2 발진기(46)에서 산출된 것과 혼합되어 결과물이 중간 주파수 집적기 (48)에 전달된다. 집적기(48)에서 출력된 것은 검파기(50)에 공급되고 검파기는 변조된 중간 주파수 출력 신호에서 입력된 신호를 재생시키는 역할을 한다. 슈퍼헤테로다인 무선 시스템이 설명되면서 선행기술에서 언급된 다른 통신 수신기들이 사용된 것은 명확한 사실이다.

신호가 감지되면 디코딩 체계에 따라 처리되며 결과가 나오면 코드 메모리(26)에 저장된 단말기 어드레스 정보와 비교될 것이다. 신호 감지 장치에 마이크로컴퓨터가 있는지, 어댑티브 신호 디코더가 있는지 단말기 소유자가 완전히 구분할 수 있게 될 것이다.

도 3 은 도 1 에 맞추어 어댑티브 신호 디코더(22)와 마이크로컴퓨터(34) 일반 기능적 하부구조를 강조하는 모형도를 보여준다. 이 다이어그램은 두 가지 실시예에서 하드웨어인 어댑티브 신호 디코딩 장치와 펌웨어인 마이크로컴퓨터 장치에 모두 적용해 볼 수 있다. '입력'이라고 씌여진 도 2의 검파기(50)에서 나온 신호는 자료 표본화 및 저장기(62)에 사용된다. 자료 표본화 및 저장기(62)에서 산출된 것은 데이터 시퀀스 윈도우 콤퍼레이터(64)에 공급된다. 자료 표본 회로는 그때 그때의 신호에 맞는 다상 클럭를 공급하는 클럭(66)에서 나온 타이밍 신호를 수신한다. 클럭(66)은 또한 타이밍 신호를 코딩 시스템 조사 및 검파(68)에 공급한다. 자료 표본화 및 저장기(62)는 코딩 시스템 조사 및 검파(68)에 연결되어 있다. 코딩 시스템 조사 및 검파(68)에서 산출된 것은 다수의 신호들이며, 여러 가능한 디코딩 시스템 중 하나를 지정한 각각의 신호들이 감지된다. 이러한 신호들은 자료 시퀀스 윈도우 콤퍼레이터(64)에 연결되어 적절한 해독이 이루어진다. 자료 시퀀스 윈도우 콤퍼레이터(64)는 또한 클럭(66)에 연결된다. 클럭(66)은 코딩 시스템 조사 및 검파(68)에 연결된다. 에너지 보존 장치(28)는 클럭(66)과 연결되어 파워 인을 감소시키는 시간을 제공하게 된다.

자료 시퀀스 윈도우 콤퍼레이터(64)와 자료 표본화 및 저장(62) 사이의 상호 관계는 선택된 체계에 따라 필요한 곳에 표본화 작업을 계속할 수 있게 하는 기능을 한다. 이것은 두 가지 또는 그 이상의 일련 어드레스 워드이거나 또는 코드 메시지 묶음 내에 신호의 위치에 따라 처리되는 추가 입력 신호 배치이다. 단독 어드레스 워드 시스템에 있어서는 상호 연결관계가 사용되지 않는다.

도 4 는 어댑티브 신호 디코더 또는 마이크로컴퓨터를 포함하는 두 가지 시스템에 대한 더욱 상세한 다이어그램으로서, 도 1의 디코딩 선택 부재와 비슷한 외부 선택기의 상호 연관관계를 보여준다. 검파기(50)에서 산출된 입력 신호는 데이터 표본화 및 시퀀싱 회로(76)에 적용된다. 데이터 표본화 및 시퀀싱 회로(76)에서 나온 자료는 표본 저장 장치(78)에 제공된다. 데이터 표본화 및 시퀀싱 장치(76)와 표본 저장 장치(78)은 도 3의 자료 표본화 및 저장기(62)를 포함한다. 표본 저장 장치(78)는 콤퍼레이터 에러 윈도우 제한 장치(82)에 연결된 데이터 시퀀스 콤퍼레이터(80)와 이어져 있다. 데이카 시퀀스 콤퍼레이터(80)과 콤퍼레이터 에러 윈도우 장치(82)는 도 3의 데이터 시퀀스 윈도우 콤퍼레이터(64)를 포함한다. 도 3의 클럭(66)과 같은 다상 클럭(84)는 타이밍 신호를 자료 표본화 및 일련화 장치(76)와 데이터 시퀀스 콤퍼레이터(80)에 제공한다. 다상 클럭(84)는 또한 에너지 보존 부재(28)과 상하 연결되어 있어서 시스템의 작동 시간을 줄여 배터리 에너지를 보전한다.

다수의 클럭(84)은 또한 외부 시스템 서브셋 선택기(88)에 응답하는 코딩 시스템 검색 콘트롤(86)과 연결되어 있다. 코딩 시스템 검색 콘트롤은 데이터 표본화 및 시퀀싱 장치(76)과 표본 저장 장치(78)에 연결되어 있다. 코딩 시스템 검색 콘트롤(86)에서 나온 추가 산출물은 표본 저장 장치(78)에 연결된 시스템 특성 검파기(90)에 연결된다. 시스템 특성 검파기(90)에서 나온 산출물은 여러 가능한 디코딩 시스템 중 하나를 감지하고 판별하였음을 알려주는 일련의 선이다. N 라인은 시스템 1, 시스템 2에서 시스템 N을 통과하는 모습을 나타낸다. 시스템 특성 검파기(90)에서 나온 산출물 중 각각은 입력 신호를 코딩 시스템 검색 콘트롤(86)에 제공하기 위해 우선 콘트롤(92)을 통하여 연결된다. 시스템 특성 검파기(90)에서 나온 산출물은 콤퍼레이터 에러 윈도우 제한 장치(82)의 입력물과 데이터 시퀀스 콤퍼레이터(80)과 단말기 어드레스 메모리(94)에 제공된다. 콤퍼레이터 에러 윈도우 제한 장치(82)에서 출력된 것은 예보기(74)에 연결된 경보 패턴 회로(72)에 연결되어 있다. 단말기 어드레스 메모리(94)는 코딩 시스템 검색 콘트롤러(86)에 점선으로 연결되어 있다. 콤퍼레이터 에러 윈도우 제한(82)에서 추가로 출력된 '다음 단어'라고 씌여진 신호는 자료 표본화 및 일련화 장치(76)에 제공된다.

가상 라인으로 연결된 코드 메모리(26)는 코딩 시스템이 검색 콘트롤러(86)에 의해 어느 정도 접근 가능한지에 대해 코드 메모리 자체가 어떠한 제한을 가지고 있을 때 코딩 시스템 검색 콘트롤러에 영향을 미치는 것으로 간주할 수 있다. 그러므로, 단말기의 다양한 기능을 가능하게 하는 것과 더불어 라인을 생산하기 위해 여러가지 이용가능하게 하는 것이다. 단말기 어드레스 메모리(94)는 또한 가상 라인에 의해 코딩 시스템 검색 콘트롤러(86)에 연결되어 있다. 이 라인은 콘트롤러(86)이 각각의 가능 입력 시스템의 범위 내에서 개인 단말기의 어드레스 단어에 근접할 수 있음을 보여준다.

이렇게 작동시킬 때 본 발명의 두 가지 실시예는 여러 가능 디코딩 시스템 내에서 여러 가지 지정된 어드레스를 충분히 가질 수 있는 능력이 있다. 더구나, 여기까지 설명한 대로, 코드 메모리 또는 팩토리 세팅은 페이징 장치의 소유자가 유용한 여러 가지 해독 가능 시스템의 수를 줄이는 시스템 검색 루틴의 기능을 제한할 수도 있다.

도 5 는 도 1 에서 도 4 까지에서 설명된 실시예에서 알 수 있듯이 에너지 보존 부재를 가지고 있는 멀티 체계 디코딩 단말기의 기능적 모형도의 펌웨어 기능을 수행하기에 적합한 형태의 마이크로 컴퓨터의 모형도이다. 마이크로컴퓨터를 사용하는데 어떤 제한이 있는 것은 아니지만, 여기서는 타이머 신호가 프리스케일러와 타이머 및 카운터를 포함한 타이머 프레스케일러(100)에 전달된다.

크리스탈(102)은 프레스케일러(100)에 연결된 발진기 회로(104)와 연결되어 있다.

발진기(104) 또한 중앙처리장치(106)에 연결되어 있는데 중앙처리장치에는 중앙처리장치제어회로, ALU 라고 지정된 산술 논리 장치, 어큐뮬레이터, 인덱스 등록기, 상태 코드 등록기, 스택 포인터, 상부프로그램 카운터, 하부프로그램 카운터모듈이 포함되어 있다. 또 다수의 입/출력 라인(110)을 가진 데이터 방향 입/출력 등록기(108), (110)도 중앙처리장치에 연결되어 있고. 특히, 두 곳의 입/출력 부분 각각에 8개씩의 라인이 있다. 또, 롬(112)과 램(114)은 중앙처리장치와 인터페이스로 연결되어 있다. 본 발명의 특징이다, 칩이 내장된 램은 외부에 램 메모리를 연결하지 않아도 마이크로컴퓨터가 작동할 수 있게 한다. 병렬 입/출력 능력은 입력인지 출력인지를 나타내는 프로그램화 핀들을 포함한다. 타이머/계수장치는 어떤 선택된 소프트웨어 이벤트 발생시 방해 신호를 생산해 내거나 타이밍 유지용으로 사용할 수 있는 이벤트 계수장치로 사용되는 프로그램화 프리스케일러를 단 8 비트 카운터가 일반적이다. 모토로라 CMOS 버전 본 발명의 타이머는 활동 소프트웨어로부터 에너지 보존 대기 모드를 형성하라는 명령을 받고 마이크로프로세서를 작동시키도록 설치되어 있다.

도 5 는 또한 롬 안에 저장된 주요 펌 웨어 모듈의 배열과 그 모듈이 시작하는 곳의 어드레스의 배열을 보여주고 있다. 이러한 모듈을 선택하고 배열하는 것은 본 발명의 실시예의 하나인 특정 프로그램의 기능이다. 주요 프로그램 모듈과 그들의 어드레스 조직 포인트를 기술함으로써 다른 실시예에 대한 실행 소프트웨어 프로그램의 코어 덤프와 더불어 다양한 서브 루틴이 어디서 시작하는지 확인하게 할 수 있다. 램(114)을 사용하면 프로그램 중에 액세스 된 변수들을 스크래치-패드 저장고로서 포함하는 것이다. 본 발명의 사용은 다른 실시예에 필수 사항은 아니지만 사용하면 편리하다. 그 후에 나타난 모든 코딩들은 본 발명의 코딩 포맷들과 양립할 수 있도록 쓰여진다.

본 발명의 마이크로컴퓨터 실시예는 하드웨어 실시예와 일치하는 방식으로 작동한다. 도 5 는 마이크로컴퓨터의 실시예에 대한 특정 방법을 설명하고 있다. 비록 나타나지는 않았지만, 검파기(50)에서 나온 신호들은 코드 메모리와 경보 패턴 장치처럼 입/출력 포트 중 하나와 연결된다.

본 발명이 수에 상관없는 단말기 코딩 체계와 메시지 포맷에 적용되어 본 실시예를 설명할 목적을 가지고 있지만, 두 가지 미묘한 시스템의 차이점이 선택되고 있다. 앞으로 자세히 설명할 코딩 시스템 검색 콘트롤러와 코딩 시스템 특정 검파기를 사용하여 추가시스템을 어떻게 연결시키느냐 하는 것은 상기 선행기술에 명백히 나와 있다. 하나는 2진수 수신기의 시스템으로서 정해진 길이의 일련 어드레스 단어와 전송을 동시에 감지하지 않는 검파기를 사용한다. 다른 것은 2진수 시스템으로서 고정된 지속 배치로 배열되고 다른 전송으로 전송된 정해진 길이의 끝자리수를 버린 어드레스 단어를 동시 전송하는 방식을 사용한다. 간단히 하기 위하여, 양 시스템은 두 시스템의 차이점을 드러내기 힘들게 하는 2진수 코딩을 사용하여 실시예를 좀더 이해하면 어드레스 코드 단어는 32 비트 구조를 가지고 어드레스 코드 단어의 비트 1은 도 6B에서 보여지는 바와 같이 항상 0이다. 비트 2에서 19까지는 개인 단말기에 할당된 21 비트 식별 시퀀스 중 가장 중요한 18개 비트에 따르는 어드레스 비트이다. 최고 3개의 중요한 비트는 어드레스 코드 단어가 반드시 전송되고 배치의 프레임 위치로부터 파생되어 나올 수 있는 프레임을 구획하는데 도움을 줄 수 있기 때문에 전송되지 않는다. 비트 20과 21은 단말기에 할당된 4개의 가능 주소중에서 필요한 어드레스를 선택하는데 사용되는 두 기능을 한다. 비트 22에서 31까지는 패러티 체크 비트이고 마지막 비트 32는 패러티를 주기 위해 선택되기도 한다. 디코딩 시스템은 지정된 프레임에서의 어드레스 코드 단어를 검사만 하고 따라서 각각의 단말기 어드레스 코드 단어는 상기 코드 단어 포맷에 할당된 프레임으로 전송되기만 한다.

각각의 코드 단어는 그것이 동기화 코드 단어이거나 어드레스 코드 단어이거나 간에, 동일한 32 비트 포맷을 따라가게 되고 그 안에서 가장 중요한 비트가 가장 먼저 전송된다. 동기화 코드 단어는 비트 위치 32에서는 덜 중요하고 비트 위치 1에서 가장 중요한 비트와 함께 도 6C에서 볼 수 있다.

도 7a 에서 보여지는 바대로, ECHO 시스템에서의 각각의 페이징 어드레스는 2분의 1 비트 간격으로 분리되고 14 비트 지속 콤마 뒤에 오게 되는 두 개의 23 비트 이진수 단어로 이루어 진다. 두 개의 23 비트 페이징 어드레스 단어는 단말기의 어드레스를 구성하도록 서로 연달아 있고, 특정 지속 기간의 콤마 또는 휴지 간격이 23 비트 어드레스의 각 쌍 사이에 인터어드레스 갭을 형성할 수 있도록 전송된다. 따라서, 총 어드레스 데이터 길이는 60.6비트가 된다.

이러한 이중-단어 어드레스 장치에서의 각 단어는 12 정보 비트에서 생성된다. 정보에 패러티 비트를 더한 총합은 23 비트 단어 길이로 이루어진다. 패러티 비트는 에러가 발생해도 한 단어를 다른 단어로 혼동하지 않도록 하는 정보 비트에 추가된 자료 비트이다. 이 장치에 있어서 시퀀스 어드레스단어 사이의 2분의 1 비트 공간은 항상 연속 2단어 어드레스에서 제 2 단어의 제 1 비트의 논리 레벨과 반대편에 온다. 그러므로, 만약 제 2 단어의 제 1 비트는 1 레벨에 있게 되고 2분의 1 비트 공간은 0 레벨에 있게 된다.

도 7b 는 콤마 또는 인터페이지 간격이 14 정규 300초 비트인 지속기간 동안 표준 메시지 전송의 두 배의 비트율로 발생하는 반복적인 1-0 패턴으로 이루어져 있음을 보여주고 있다. 인터어드레스 갭의 비트율은 초당 600비트이다. 콤마의 시작 논리 레벨은 반드시 다음에 오는 단어의 제 1 비트와 같은 논리 레벨이어야 한다.

178 개의 다른 23 비트 이진수 단어만 제공하는 것은 가능하며 여기서는 다른 178 이진수 단어 또는 최소 7 이진수 비트에 의해 순환적으로 변환한 것들과 구별되는 각각의 순환적 변환이 있다. 표준 ECHO 디코딩 장치용 프레임 동기화의 정확성은 12 또는 그 이상의 순환적 전이를 가지고 있는 제 1 단어들을 사용함으로써 향상될 수 있다는 것이 밝혀지고 있다. 이는 더 나아가 제 1 어드레스 단어에서 118 까지 유용한 코딩 변환의 수를 제한한다. 그러므로, 4,095 가능 초당 단어와 조합된 제 1 어드레스가 ECHO 시스템에 480,000 어드레스를 초과하여 제공한다.

도 8 은 또 다른 어댑티브 신호 디코더 또는 마이크로컴퓨터 수행에 상당하는 기능을 가진 실시예에 대한 좀 더 상세한 구조다이어그램이다. 보기에 편리하게 하기 위해 다양한 모듈 사이에 연결선은 하나만 보이게 했다. 그러나 한 개의 선이 8 개의 이진수 입력 선을 나타내고 있음을 알고 있어야 한다. 조정 가능한 멀티 클럭(120)는 AND 게이트(122)의 제 1 입력과 연결되어 있다. 에너지 보존 부재(28)에서 나온 파워-업 신호는 제 2 입력인 AND(122)에 연결된다. AND(122)에서의 출력은 나누기 4 카운터(126)에 연결된 나누기 5 카운터(124)에 연결된다. AND(122)에서 출력된 것과 나누기 5카운터 (124), 그리고 나누기 4 카운터(126)은 이후에 자세히 설명되는 타이밍 신호로 다양하게 정의될 것이다. 덧붙여, 카운터(126)에서 출력된 것은 RE1, RE2, RE3, RE4 라고 지정된 4개의 출력 신호를 갖는 멀티 프레임의 순차적인 수신신호의 데이터는 디멀티플렉서(128)에 연결된다. AND(122), 카운터(124), (126)과 디멀티플렉서(128)은 점선으로 묶여져 도 4에서 보여진 자료 표본화 및 시퀀싱 장치와 확연히 구별되게 하였다. 카운터(124)에서 출력된 것은 바로 복합 비트 연속 시프트 등록기 (130), (132), (134), (136)의 각각의 클럭 입력에 연결된다. 등록기 가능 신호 RE1, RE2, RE3, RE4는 각각 등록 단말기 (130), (132), (134), (136)에 연결된다. 입력이라고 씌여진 통신 수신기(20)에서 출력된 것은 각각의 등록기(130), (132), (134), (136)의 자료 단말기에 연결된다.

각각의 등록기(130), (132), (134), (136)는 멀티플렉서(138)에 다중으로 연결된다. 4개의 선이 각각의 등록기를 멀티플렉서(138)에 연결시키는 것이 나타난다. 이 4개의 연결선 각각은 8개의 분리된 선을 나타낸다. 왜냐하면 일련의 시프트 등록기가 이후에 자세히 설명할 4, 8비트 연속 시프트 등록기를 연속으로 배열한 것으로 이루어졌기 때문이다. 연속 시프트 등록기와 멀티플렉서(138)은 도 4에서 보여진 표본 저장 장치(78)와의 구별을 확연히 하기 위해 묶여있다.

멀티플렉서(138)에서 출력된 것은 8개 장치를 포함한 배타적 OR 어레이(140)에 연결된다. 코드 메모리(26)는 배타적 OR 어레이(140)에 제 2 입력으로 연결된다. 배타적 OR 어레이(140)은 에러 롬(142)에 연결된다. 에러 롬(142)은 에러 애더 및 어큐뮬레이터(144)에 연결된다. 배타적 OR 어레이(140), 에어 롬(142) 그리고 에러 어큐뮬레이터(144)는 데이터 시퀀스 콤퍼레이터(80)와 확연히 구별하기 위해 점선으로 묶여있다.

에러 어큐뮬레이터(144)에서 출력된 멀티 수신신호는 메트릭스에 의한 데이터 검출방법으로서 대각선의 검출된 신호와 역 대각선의 신호를 서로 믹싱하여 원래의 신호를 검출하기 위하여 한 것으로 그것은 콤퍼레이터(146)과 콤퍼레이터 (148)에 연결된다. 콤퍼레이터(148)는 하부에러 제한(150)에 연결되어 있고 콤퍼레이터(48)는 상부에러 제한(152)에 연결되어 있다. 에러 제한 회로(150)와 (152)는 각각 이후에 자세히 설명할 S1, S2 시스템 선택 신호를 수신한다. 콤퍼레이터 (146),(148)는 단어 감지 메모리(154)에 연결된다. 단어 1 감지 메모리(154)는 코드 메모리(26)로 연결되고 윈도우 타이머(156)로 연결된다. 윈도우 타이머 (156)는 또한 이후 설명할 S1, S2 신호를 수신한다. 윈도우 타이머(156)는 또한 코드 메모리(26)에서 나오는 신호를 수신한다. 콤퍼레이터(146), (148)와 윈도우 타이머(156)는 경보 감지 래치(158)에 연결된다. 경보 감지 래치(158)는 어넌시에이터(74)에 연결된 경보 패턴 회로(72)에 연결된다. 경보 패턴 회로(72)는 또한 코드 메모리(26)에 응답하도록 연결되어 있다. 콤퍼레이터(146), (148), 하부에러제한(150), 상부에러 제한(152), 단어 1 감지 메모리(154) 그리고 윈도우 타이머 (156)가 콤퍼레이터 에러 윈도우 제한 회로(82)와 확연히 구별하기 위해 점선으로 묶여 있다.

멀티플렉서(138)의 추가 출력 단말기는 다중 채널(164)와 연결된다. 다중 채널(164)는 애더/어큐물레이터(168)에 연결된 비트율 롬(166)에 연결되어 있다. 다중 채널(164), 비트율 롬(166) 그리고 애더/어큐뮬레이터(168)는 장치 특성 검파기(90)과 구별하여 점선으로 묶여 있다. 어큐뮬레이터(168)는 또한 콤퍼레이터(170)에 연결되어 잇다. 콤퍼레이터(170)는 비트율 에러 제한 장치(172)에 응답하도록 연결되어 있다. 비트율 에러 제한기(172)는 시스템 선택 신호 S1, S2에 응답하도록 되어 있다. 통과/실패라고 정해진 콤퍼레이터(170)의 두 가지 출력은 각각 리셋 그리고 실패 카운터(174)의 카운트 단말기에 연결된다. 실패 카운터(174)는 체계 카운터(176)의 카운트 단말기에 연결된다. "R로" 신호로 지정된 실패 카운터(174)는 연속 시프트 등록기(130), (132), (134), (136)의 각 리셋 단말기에 연결된다. 콤퍼레이터(170), 비트율 에러제한기(172), 실패 카운터(174) 그리고 체계 카운터(176)는 코딩 시스템 검색 콘트롤러(86)와 확연히 구별하기 위해 점선으로 묶여 있다.

B+ 에 연결된 중심 단말기(178)를 가진 3군데 위치한 스위치가 체계 카운터(176)의 S 단말기에 연결된 "1"로 지정된 제 1 단말기가 설명되어 있다. "2"로 지정된 제 2 단말기는 체계 카운터(176)의 리셋 단말기에 연결된다. 그리고 "양쪽"이라고 지정된 제 3 단말기에는 연결되지 않는다. 연합 단말기의 스위치가 외부 장치 서브셋 선택기(88)와 확연히 구별하기 위해 점선으로 묶여 있다. 체계 카운터(176)의 두 개의 출력은 S1, S2라고 지정되었고 조정 가능한 멀티클럭(120), 코드 메모리(26), 윈도우 타이머(156) 그리고 에러 비트율 제한기(172)에 연결되었다. 적용 신호 디코더 또는 마이크로컴퓨터의 수행을 둘 다 포함하는 디코딩 장치에 있어서, 카운터(176)가 작동될 때는 어댑티브 가능 클럭(120)에 공급되는 출력을 활성화시켜 비트율 감지 과정에 대하여 타이밍 작동을 형성한다. 이것은 정정된 메시지 비트율이 수신되는지 여부를 결정하기 위해 두 개의 가능한 디코딩 체계 중 하나를 선택하는 것과 같다. 에너지 보존 부재(28)에 의해 적절히 선택된 시간에, 조정 가능한 클럭(120)에서 나온 신호들은 가능 등록기 (130), (132), (134), (136)에 순서대로 제공된다. 특히, 카운터(124)에서 출력된 것은 입력 라인에서 각각의 등록기까지 자료의 이동 또는 증강을 일으킨다. 카운터(124)에서 나온 각각의 표본 클럭 펄스가 출력되는 동안 통신 수신기(20)에서 나온 정보 중 한 개 표본이 사용 가능하게 된 한 개 시리얼 시프트 등록기에 적용된다.

디멀티플렉서(128)는 시프트 등록기를 연속적이 되게 하여 파생되어 발생된 비트 패턴의 제 1 표본이 등록기(130), 등록기(132)의 제 2 표본, 등록기(134)의 제 3 표본 및 등록기(136)의 제 4 표본에 저장된다. 조정가능 클럭(120)는 기대되는 비트율의 20 배로 작동되어 카운터(124)에서 출력되는 것은 바람직한 표본 비율인 비트율의 4배가 된다.

시스템이 작동될 때, 실패 카운터(174)는 남아있는 모든 정보를 깨끗이 하기 위해 연속 시프트 등록기를 리셋한다. 덧붙여, 체계 카운터(176)는 코드 메모리 (26)와 윈도우 타이머(156)용 정정 제한기에서 나온 선택된 디코딩 체계에 맞는 어드레스 정보를 선택하여 충분한 표본 자료가 배타적 OR 어레이(140)에 공급되었을 때, 특정 단말기 어드레스가 감지되었는지 확인하는 과정이 계속된다.

ECHO 및 WLL,IMT-2000 시스템용 코딩 포맷을 검토함으로써 상기 될 수 있듯이, 다양한 시스템에서의 단어 길이가 각각 32 비트와 120비트이다. 도 8의 다이어그램 작동 예에서, ECHO 시스템이 선택되어 적당한 단어 길이가 32 비트가 되었다는 것을 가정하는 것이 편리하다. 들어오는 비트의 각각의 표본이 연속 시프트 등록기에 연속으로 적용되어 같은 기간 동안 92 표본 일련 시프트 등록기(130), (132), (134), (136)를 획득하는 것과 같은 것이 ECHO 시스템에 요구되는 데이터로 채워진다. 이러한 정보는 재조직되고 비트율 롬(166)에 공급되는 다중 채널(164)를 통해 공급된다. 이 비트율 롬은 시프트 등록기 내에서의 개인 비트 패턴과 비교되어 일치율을 결정하고 그럼으로써 입력 신호의 비트율이 확인되었는지를 확인하게 된다. 시프트 등록기에서의 데이터에 대한 일치 결정은 일치 표본 위치의 비료에 의해 표본 위치를 표시함으로써 이루어지고 위치 패턴의 다양한 비트 가치와 일치하는 에러 테이블을 포함하는 비트율을 사용함으로써 이루어진다. 각각의 샘플과 등록기에 있어서, 어큐뮬레이터(168)는 재조직된 자료용 총 에러를 결정한다. 이러한 정보는 콤퍼레이터(170)에 공급되어 비트율 에러 제한 회로(172)에서 선택된 체계에 적절한 제한선에 비교하는데 사용된다. 콤퍼레이터(170)에서 출력된 것은 통과 그리고 실패로 지정된 두가지 신호이다. 비트율이 정정되어 결정되고 그 정보가 ECHO 시스템에 수신되는 경우, 카운터(174)는 리셋된다. 이러한 리셋 작동은 상기 실패 카운터(174)가 다음 체계를 선택하기 위해 체계 카운터(176)를 능가할 수 없다는 것을 확실히 함으로써 검색 루틴에 우선권을 준다. 에러가 최대치를 초과하는 경우 콤퍼레이터(170)에서 산출된 것은 실패 신호를 작동시킨다. 4 가지 연속적인 표본 시도에서 어떠한 시스템도 감지되지 않는다면, 실패 카운터(174)는 체계 카운터(176)를 촉진시키고 조절 가능 다상 클럭(120)용으로 모든 종류의 시프트 등록기를 깨끗이 정리하는 새 타이밍 시간을 형성한다.

다른 한편으로는, 어드레스의 제 1 단어가 양 시스템에서 올바르게 식별된다고 추정하면, 표준 검색 루틴이 제 2 단어에 대해 어느것이 단어 1 콤퍼레이터 에러 식별과 동일한지를 입증하고 그 단어가 올바르게 감지되었을 때 경보 패턴이 단말기 소유자에게 메시지 수신을 알리는 예보기에 공급되도록 경보 감지 래치가 작동하게 된다.

도 9 는 데이터 표본화 및 시퀀싱 회로(76)와 표본 저장 회로(78)에 대한 전기적 개략도를 보여준다. 그러므로, 이는 적용 디코더와 마이크로컴퓨터 실시예에 모두 적용시킬 수 있다. 도 8에서 기술하였듯이, 조정 가능 클럭(120)는 파워-업 신호에 의해 작동하는 AND 122를 통해 연결된다. AND(122)에서 출력된 것은 게이트된 클럭 신호이고 카운터(124)의 클럭 입력 단말기에 공급된다. 카운터(124)의 20 단말기에서는 신호 BA, 2¹단말기에서는 신호 BB이다. 카운터(124)의 2²단말기는 카운터(126)의 클럭 단말기에 연결되고 인버터(125)를 통해 R 리셋 단말기에 연결된다. 나누기 5 카운터(124)의 2²단말기 또한 AND 게이트 (200), (202), (204), (206)의 제 1 입력과 연결되어 있다.

카운터(126)의20단말기에서 RA로 지정된 신호도 4 디코더/디멀티플렉서(128) 의 이진수 A 입력 단말기와 연결되어 있다. 카운터(126)의 2¹단말기에서 RB로 지정된 신호도 디멀티플렉서(128)의 B입력 단말기에 연결되어 있다. 디멀티플렉서(128)의 4개 단말기 출력에서는 RE1, RE2, RE3, RE4로 지정된 것이 신호들이다. 신호 RE1은 AND(200)의 제 2 입력에 연결되고 RE2는 AND(202)의 제 2 입력에 연결되고, RE3은 AND(204의 제 2 입력에 연결되고, RE4는 AND(206)의 제 2 입력에 연결된다.

입력이라고 지정된 통신 수신기(20)에서 나온 신호는 시프트 등록기(208), (210), (212), (214)의 자료입력 단말기에 공급된다.

등록기(208), (210), (212), (214) 각각은 추가 알파벳 부호 A, D, G, K 를 갖는다. AND(200)에서 출력된 것은 시스트 등록기(208)의 클럭, 단말기와 등록기 (216), (218), (220)의 클럭 단말기에 연결된다.

등록기 (208)의 8 출력 단말기는 A1에서 A8까지로 지정된다. 등록기(208)의 A8 단말기는 등록기(216)의 자료 입력 단말기와 연결된다. 등록기(216)는 추가 알파벳 지정 B이고 등록기(216)의 8출력 단말기는 B1에서 B8까지로 지정된다. 등록기(216)의 B8 단말기는 등록기(218)의 자료 입력 단말기와 연결된다. 등록기 (218)는 추가 알파벳 지정 C이고 등록기(218)의 8출력 단말기는 C1에서 C8까로 지정된다. 등록기(218)의 C8 출력은 등록기(220)의 자료 입력 단말기와 연결되어 있다. 등록기(220)는 추가 알파벳 지정 N이고 N1에서 N8까지 지정된 8 출력 단말기이다. 체계 카운터(176)으로부터 S1으로 지정된 신호는 OR 게이트 (221)의 제 1 입력에 공급된다. OR(221)에서 출력된 것은 등록기(220)의 리셋 단말기에 연결된다. 실패 카운터(174)에서 나온 표본 리셋 신호는 OR(221)의 제 2 입력에 공급된다. 표본 리셋 신호는 또한 등록기(208), (216), (218)의 리셋 단말기에 공급된다.

AND(202)에서 출력된 것은 등록기(210), (222), (224), (226)의 클럭 단말기에 적용된다. 등록기 (210)의 8가지 출력 단말기는 D1에서 D8까지로 지정되었다. 등록기(210)의 D8 단말기는 등록기(222)의 자료 입력 단말기와 연결된다. 등록기(222)는 추가 지정 E이고 8가지 출력 단말기는 E1에서 E8까지 지정되었다. 등록기(222)의 E8 출력 단말기는 등록기(224)의 자료 입력 단말기와 연결되어 있다. 등록기(224)는 추가 알파벳 지정 F이고 8가지 출력 단말기는 F1에서 F8까지로 지정되었다. 등록기(224)의 F8 출력 단말기는 등록기(226)의 자료 입력 단말기와 연결되었다. 등록기(226)은 추가 알파벳 지정 O이고 8 가지 출력 단말기는 O1에서 O2로 지정되었다. OR(221)의 출력은 등록기(226)의 리셋 단말기에 연결된다. 실패 카운터(174)에서 나온 표본화 리셋 신호는 등록기(210), (222), (224) 각각의 리셋 단말기에 공급된다.

AND (204)에서 나온 출력은 등록기(212), (228), (230), (232)의 클럭 단말기와 연결되어 있다. 등록기(212)는 또한 알파벳 지정 G이고 등록기(212)의 8가지 출력 단말기는 G1에서 G8으로 지정되었다. 등록기(212)의 G8 출력 단말기는 등록기(228)의 자료 입력 단말기에 연결된다. 등록기(228)는 추가 알파벳 지정 H이고 8가지 출력 단말기는 H1에서 H8까지 지정되었다. 등록기(228)의 H8 출력 단말기는 등록기(230)의 자료 입력 단말기에 연결된다. 등록기(230)는 추가 알파벳 지정 J이고 8가지 출력 단말기는 J1에서 J8까지로 지정되었다. 등록기(230)의 J8 출력 단말기는 등록기(232)의 자료 입력 단말기와 연결되어 있다. 등록기(232)는 추가 알파벳 지정 P이고 8가지 출력 단말기는 P1에서 P8까지로 지정되었다. OR (221)의 출력은 등록기(232)의 리셋 단말기에 연결된다. 실패 카운터(174)에서 나온 표본화 리셋 신호는 등록기(212), (228), (230)의 리셋 단말기에 각각 공급된다.

AND(206)의 출력은 시프트 등록기(214), (234), (236), (238)의 클럭 단말기에 연결된다. 등록기(215) 또한 알파벳 지정 K이고 등록기(214)의 8가지 출력 단말기는 K1에서 K8까지로 지정되었다. 시프트 등록기(214)의 K8 출력 단말기는 등록기(234)의 자료 입력 단말기에 연결되어 있다. 등록기(234)는 추가 알파벳 지정 L이고 8가지 출력 단말기는 L1에서 L8까지 지정되어 있다. 등록기(234)의 L8 출력 단말기는 등록기(236)의 자료 입력 단말기와 연결되어 있다. 등록기(236)는 추가 알파벳 지정 M이고 출력 단말기는 M1에서 M8까지로 지정되어 있다. 등록기(236)의 M8 출력 단말기는 등록기(238)의 자료 입력 단말기와 연결되어 있다. 등록기(238)는 추가 알파벳 지정 Q이고 8가지 출력 단말기는 Q1에서 Q8까지로 지정되어 있다. OR(221)에서 출력된 것은 등록기(238)의 리셋 단말기와 연결되어 있다. 실패 카운터(174)에서 나온 표본 리셋 신호는 등록기(214), (234), (236)의 리셋 단말기에 각각 공급된다.

조정 가능 클럭(120)을 작동할 때 예상 비트율보다 20배로 작동하며 이러한 비트율은 실시예의 두가지 표본화 장치 중 어는 것이냐에 따라 조정된다. 여기서 출력된 것은 때때로 에너지 보존 부재(28)에 의해 결정되고 AND 게이트(122)를 통해 카운터(124)에 공급된다. 카운터(124)에서 출력된 BA, BB 신호용 타이밍다이어그램은 도 10에 보여진다. 비트율 신호의 20배는 5로 나누어져 표본 비트율의 4배의 펄스 시호를 발생시키게 된다. 이 표본율은 카운터(126)에 공급되고 또한 각각의 표본 기간에 맞게 AND(200), (202), (204), (206)를 가능하게 하도록 공급된다.

카운터(126)의 출력은 도 10에서 더 자세히 보여질 RA, RB신호이고, 멀티플렉서(128)의 입력 단말기에 연결된다. 멀티플렉서(128)는 각각의 연속 표본화 과정 기간 중 16 시프트 등록기의 수평선 중 어느것이 가능할까를 차례대로 선택한다. 비록 모든 4개의 AND 게이트가 샘플링 신호에 의해 가능하게 되더라도, 멀티플렉서(128)에서 나온 가능 신호는 선택적으로 AND 게이트를 통해 시프트 등록기의 다양한 행렬을 가능하게 한다.

각각의 행렬은 32 가능 비트정도의 샘플링 기간과 일치한다. 이러한 능력은 소정의 실시예의 두 시스템에 있어서 32 비트인 최대 단어 길이용으로 선택된 것이다. OR (221)을 통해 작동하는 체계 카운터(176)에서 나온 신호 S1의 기능은 어떤 시스템 1이 선택되는 기간동안 모든 표본화 간격에 대하여 시프트 등록기 (220), (226), (232), (238)를 리셋하는 결과를 낳아서, 최대 24 비트의 자료만 저장할 수 있게 하는 것을 알 수 있다. 더구나, 실패 카운터(174)가 체계 카운터(176)를 클럭킹하고 동시에 카운터(176)가 새로운 체계 선택 출력을 지정하기 위해 향상될 때마다, OR(221)을 통과하는 등록기(220), (226), (232), (238)을 포함한 모든 시프트 등록기가 리셋된다.

각각의 표본 간격 동안에, 데이터가 시프트 등록기 행렬 중 하나로 들어가고, 그에 따라서 시프트 등록기가 그 자료를 수신, 저장하기 위해 클럭된다. 표본 간격 동안 ECHO 시스템의 경우, 92 표본 간격이 지난 후, 12개 시프트 등록기 A, B, C, D, E, F, G, H, J, K, L, M은 자료로 채워질 것이고 충분한 시프트 등록기 위치가 24 비트 단어의 가능성에 할당되었기 때문에 C, F, J, M으로 지정된 시프트 등록기의 마지막 위치만이 예외가 된다. 그러나, 이후에 배타적 OR 어레이에 대해 자세히 설명하겠지만, 정보의 처음 23비트만이 사용된다. 자료 표본화 및 일련화 회로(76)의 작동에 대한 것은 도 10을 참조한다.

도 10 은 자료 표본화 및 일련화 회로의 작동에 관하여 더 자세히 이해하기 위해 "A"에서 "J"(도 10의 맨 우측)로 지정된 10개의 다양한 타이밍다이어그램을 보여준다. "A" 는 조정 가능 클럭(120)의 출력 웨이브 형태를 보여주는데 그 형태는 각각의 기대 비트 간격에 20 펄스를 생산하는 주파수로 작동한다. 신호 BA와 BB는 각각 "B"와 "C"에 보여진다. 신호BA는 카운터(124)의 2⁰출력으로 작동하고 신호 BB는 카운터(124)의 2¹단말기에서 생산된다.

"D"는 카운터(124)의 2²출력으로 생산된 신호가 예상 비트 기간 동안의 4 배의 펄스 트레인을 정기적으로 발생시킨다. 이것은 회로에 대한 표본화 클럭 신호이다. 카운터(124)의 다양한 출력에 대한 쵸본 간격에 대하여 상대적 위기는 "B"와 "D"에 보여진다.

도 10 의 "E"와 "F"는 각각 카운터(126)의 2⁰, 2¹출력 단말기에서 신호가 생산된다. 이들은 RA와 RB로 지정된 출력 신호와 일치한다. 도 10 의 "G", "H", "I", "J"는 디멀티플렉서(128)에서 출력된 등록 가능 신호와 일치한다. 특히 "G"는 RE1을 나타내고 "H"는 RE2를 나타낸다. "I'는 RE3을 나타내고 "J"는 RE4를 보여준다.

자료 표본화 및 시퀀싱 회로(76)가 작동은 다양한 통제 신호의 타이밍에 의해 설명된다. "D"에 의해 지정된 각각의 샘플 신호 간격 사이에 신호 RE1, RE2, RE3, RE4 신호 중 하나와 한 신호들이 양논리 상태에서 적절한 AND 게이트가 선택 시프트 등록기의 자료 단말기에 사용되는 입력 신호 안에 들어있는 정보를 기록하는 표본 신호를 발생시키게 한다. "G", "H", "I", "J", 및 "D"를 비교해보면 알 수 있듯이, 각각의 연속 샘플 신호 간격에 대하여 RE1에서 RE4까지 중 하나가 양이 되어, 시프트 등록기의 다음 행렬이 심플 간격 사이에서 자료 입력기에서의 입력 신호를 받아들일 수 있게 한다. 이후 각각의 샘플링 신호 간격과 등록기 가능성의 결합과 더불어, 벌티-비트 단어 각각에 대한 4 측정을 이루는 자료는 다양한 등록기에 기록된다. 등록기 A, B, C, N은 4가지 표본 클럭 단계의 가장 최초의 일련 정보를 포함한다. 등록기 D, E, F, O는 제 2 클럭 단계의 샘플을 포함한다. 등록기 G, H, J, P는 제 3 클록 단계 샘플을 포함한다. 등록기 K, L, M, Q는 제 4 클럭 단계 샘플 모두를 포함한다.

만약, 비교기(456)의 출력 단말기와 같거나 큰 신호가 있다면, 이것은 에러 수가 최대 제한 보다 큰 것을 나타내기 위하여 자료 플립플롭(468)의 D 입력 단말기에 신호가 공급되는 OR(460)의 출력을 발생시킨다. OR(460)의 출력은 OR(464)를 통해 NAND(494)의 입력에 감지 신호를 제공하기 위해 작동된다. 또, 감지가 제 2 단어일 경우, NAND(494)는 경보 가능 신호가 멀티플렉서(466)에 제공되고 등록기 (496)의 클럭 단말기에 공급되도록 한다. 적절한 때에, 축적기 리드 신호 시간은 멀티플렉서(466)의 가능 입력과 D 타입 래칭 등록기(496)의 클럭 단말기에 경보 가능 펄스가 제공된다. 비교기(456)의 출력 단말기 양쪽에서 출력된 결과인 비교기 (452)의 양 단말기에서 나온 출력으로부터의 단어 감지 또는 단어 역 감지에 있어서, 데이터 플립플롭(462), (468)은 다음 축적기 리드 신호에서 감지에 대응하는 정보가 각각의 Q 출력 단말기는 통해 시간을 잴 수 있게 하는 기능을 한다. Q 출력 단말기들은 OR 게이트(470)을 통해 연결되어 윈도우 타이머가 가능하게 하고 제 2 단어 선택 신호를 형성하게 한다.

일단 비트율이 올바르게 검파되면, 검파 비트율 신호는 래치되고 추가 측정이 있을 경우 디코딩 과정 동안 같은 비트율이 전달되는 것을 확인하도록 되어야 된다. 비트율 실패를 확인하는 두 가지 시도에 있어서 카운터(584)의 2¹출력은 플립플롭(586)의 R 단말기에 신호를 발생시켜 래치 관계를 끊고 우선적인 실행을 종료시켜 시스템 선택 실행이 적절한 시스템 특성의 검파를 확인하기 위해 다른 시스템 검색을 계속하도록 한다.

도 6a와 도 16b 의 디코더 수행에 IC 숫자가 사용되는 동안, 이전에 설명한 다음 관계가 적합하게된다.

즉, ROM(520), (522), (524), (526), (530), (532), (534), (536)에는 장치애더 (540), (542), (544), (546), (560), (562), (564), (566), (568)에는 장치카운터 또는타이머(592)에는 장치 D 타입 등록기(570), (572)에는 본 발명의 타입 장치, 콤퍼레이터 (574), (576)에는 롬 장치, 카운터(584)에는 본 발명에서 사용된 타이머 장치를 사용하는 것이다.

도 16b 는 또한 어댑티브 신호 디코더용 에너지 보존 부재를 설명한다. 이후에 자세히 설명하겠지만 대응 마이크로프로세서가 실행될 때, 내부적으로 에너지 보존 기능을 제공할 수 있고, 디코더는 새로운 디코등 체계를 선택하는 시간 동안 지연시키고 전력을 다운시킴으로써 에너지 보존을 제공하기 위한 카운팅 시스템이 필요하게 된다.

카운터(584)의 2¹출력은 3 단계 이진수 카운터(620)의 클럭 입력에 연결된다. 카운터(620)의 2²출력 단말기는 플림플롭(622)의 세트 단말기에 연결된다. 플립플롭(622)의 Q 출력 단말기는 OR 게이트(623)의 제 1 입력에 연결된다. OR(623)의 출력은 카운터(620)의 리셋 단말기에 연결된다. 플립플롭(622)의 Q 출력 단말기는 멀티 스테이지 이진수 카운터(624)의 리셋 단말기와 OR 게이트(625)의 제 1 입력에 연결된다. OR(626)의 제 2 입력은 단말기 작동자가 어떠한 때라도 단말기 작동을 다시 시작하고 카운터의 에너지 보존 작동을 우선하도록 하는 외부 우선 신호에 의해 공급된다. OR(625)의 출력은 도 8 과 도 9 의 장치에 공급되는 파워 업이라고 지정된 신호이다.

본 발명의 마이크로컴퓨터의 실시예의 설명을 좀더 자세히 하면, 메모리에 저장된 자세한 정보를 포함하는 프로그램 테이블을 들 수 있다. 테이블 III은 마이크로프로세서안에 저장된 전체 펌웨어 프로그램의 메모리 코어 덤프이다. 이 프로그램의 주요 기능은 도 17a 에서 도 17e 까지의 흐름도에 나와 있다. 흐름도에 지정된 주요 프로그램 모듈은 또한 ROM 12가 들어있는 도 5 에서 보여진다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같은 본 발명의 구성에 의하여, 본 발명의 멀티신호의 송,수신 시스템 디코딩 수신기는 음성, 영상, 데이터 등의 멀티체계 신호 해독 능력을 갖고, 다수의 디코딩 체계 중 어느 하나에 따라 검출된 신호들을 처리하는 능력을 가지며, 멀티 통신 채널을 통해 전송된 입력 자료들을 검출하므로서 번거롭게 휴대폰, 호출기, 데이터 무선 단말기, 무전기, 화상전화기 등을 가지고 다니지 않고 통합된 하나의 단말기만 소지하면 모든 것이 해결된다. 그리고 수신된 신호를 감지하는 배터리로 작동하는 통신 수신기와 배터리에 연결되어 감지된 입력 신호에 실시간으로 응답하고 내부에 클럭을 포함하여 시간 신호를 보낼 수 있는 효과가 있다.

또한, 타이밍 신호에 응답하는 보존수단을 가짐으로써 일시적으로 메시지 신호 장치의 선택 기능이 작동하지 못하게 함으로써 배터리의 전력 소모를 줄일 수 있는 효과가 있다.

Claims (3)

1. 다수의 다른 멀티 신호의 인코딩 포맷들 중 하나에 따라 전송되는 신호들을 디코딩하기 위한 수신기에 있어서,

   통신 채널을 통해 전송된 인코드된 신호를 디코딩하기 위해, 다수의 정보 디코딩 포맷들 중 하나에 따라 검파된 인코드 신호를 처리하기 위한 데이터 샘플링수단;

   상기 데이터 샘플링수단에 접속되어, 인코딩 하는데 사용된 포맷을 확인하기 위한 확인수단;

   상기 확인수단에 대응하여 상기 복수의 정보 디코딩 포맷 중에 어느 것이 상기 검파된 인코드된 신호를 처리하는데 사용되는지를 자동적으로 선택하는 코딩 포맷 선택수단;

   상기 코드포맷 선택수단에 접속된 메모리수단; 및

   상기 데이터 샘플링수단과 상기 메모리수단에 접속되고 상기 디코드된 신호가 상기 선택된 정보 디코딩 포맷에 대하여 소정 특성의 디코드 신호와 관련이 있는지를 판별하고 상기 신호가 관련이 있다면, 메시지가 수신되었음을 알려주기 위해 제어신호를 발생시키는 비교수단

   을 포함하는 휴대용 수신 장치.
2. 다채널 수신장치에 적용되는 디코딩 방법에 있어서,

   다수의 통신 채널을 통해 전송된 인코드된 신호를 검파하는 제 1 단계;

   다수의 인코딩 포맷들 중 하나에 따라 상기 검파된 입력 신호를 표본화하는 제 2 단계;

   상기 검파된 인코드된 신호의 인코딩 포맷의 특성을 확인하고, 상기 검파된 인코드된 신호를 처리하기 위해 특정 디코딩 포맷을 자동선택하는 제 3 단계; 및

   상기 선택된 디코딩 포맷에 따라 디코딩을 수행하는 제 4 단계

   를 포함하는 것을 특징으로 하는 디코딩 방법.
3. 프로세서를 구비한 다채널 수신 시스템에,

   다수의 통신 채널을 통해 전송된 인코드된 신호를 검파하는 제 1 기능;

   다수의 인코딩 포맷들 중 하나에 따라 상기 검파된 입력 신호를 표본화하는 제 2 기능;

   상기 검파된 인코드된 신호의 인코딩 포맷의 특성을 확인하고, 상기 검파된 인코드된 신호를 처리하기 위해 특정 디코딩 포맷을 자동선택하는 제 3 기능; 및

   상기 선택된 디코딩 포맷에 따라 디코딩을 수행하는 제 4 기능

   을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.