KR20000007237A - 멀티시스템 디코딩 수신기 - Google Patents

Abstract

이 발명은 어댑티브 신호 디코더를 포함하고, 복수의 디코딩 체계에 따라 검파된 인코드된 신호를 처리할 수 있는 배터리로 전력이 공급되는 수신기에 관한 것이다. 상기 디코더는 마이크로컴퓨터의 실행과 같은 방식을 갖는다. 상기 검파된 신호에 대하여 독립적으로 작동하는 에너지 보존 수단은 배터리의 에너지를 보존하기 위해 작동된다.

Description

멀티시스템 디코딩 수신기

본 발명은 휴대용 페이징 장치 분야에 관련된 것이고, 특히 신호 처리 과정이 실시간 디코더 작동에 의하여 실행되어 다양한 체계 디코딩과 에너지 절약 루틴을 제공할 수 있는 휴대용 페이징 장치에 관한 것이다.

일반적으로 페이저는 사용자의 주머니나 벨트에 끼워 다닐 수 있게 작고 휴대하기 편하고 배터리로 작동하는 무선 수신기를 갖도록 제작된다. 페이저의 사용자는 대개 의사이거나 정비공인 경우가 많다. 호출 장치에 사용된 기술은 특정 수신자에게 신호를 전송하는 개별 호출을 통해 오직 그 수신자의 응답만을 유도하는 것이다. 개별 호출 능력은 각각의 페이저에 반송파로 입력되고 변조된 한 개 또는 그 이상의 고유 어드레스 코드를 설정하면 된다. 각각의 페이저에는 설정된 어드레스 코드에만 응답하도록 지정된 디코딩부분이 포함되어 있다. 설정된 어드레스 코드 중 하나가 감지되면, 페이저는 수신 경보 신호를 만들어낸다. 통신 장치들 중에서 다른 페이저들은 집단 호출 작동장치를 갖지 않으면 그러한 전송에 의해 작동하지 않는 것이 정상적인 것이다.

페이저 통신 장치는 톤, 음성 신호 및 디지탈 입력 신호를 조화하여 만들어진 단독, 또는 복합 톤 신호를 포함하는 다양한 종류의 코딩 체계를 가지고 작동하는 것으로 알려져 있다. 일반적으로, 특정 건물 또는 다른 시설물 내처럼 좁은 구역에서 전송되는 지역 호출 서비스와 넓은 지역을 통해 전송될 수 있는 광역 호출 서비스가 있다. 다양한 장치들이 작동하는 범위는 일반적으로 사용되는 송신기의 힘에 의해 결정된다.

만약, 페이저 사용자가 여러 시설물들 사이의 경계선에서 신호를 받아야 한다면, 각각의 시설물에서 따로 사용할 수 있는 지역 페이저를 가져야만 한다. 이런 문제들은 여러 병원에서 근무하고 여러 병원의 환자들을 방문해야 하는 의사들의 경우 빈번히 발생한다. 더구나, 다른 광역 서비스 장치를 갖는 인접 지역을 여행하는 경우, 지역을 바꾸면 원래의 광역 페이저 및 모든 지역 페이저들이 소용없게 되고 완전히 새로운 페이저가 필요하게 된다. 그러므로, 한 개 이상의 페이저 통신 장치용 디코딩 및 경보 신호 기능을 갖는 페이징 장치를 갖는 것은 매우 유용한 일이다. 그러면, 특정 장치에 맞게 페이저 어드레스를 변경하거나 페이저를 바꾸거나, 한 서비스 구역에서 다른 서비스 구역으로 옮길 때 어드레스 코드를 바꾸기 위한 경보 전기소자를 변경해야 하는 어려움은 사라질 것이다.

톤 온리 및 톤과 음성 디코딩 장치가 있고, 그러한 정보 디코딩 장치는 디지탈 입력 신호를 사용하는 장치를 디코딩 하는 만큼 어려운 기술을 요하지 않는 것이 일반적이다. 상기 디지탈 장치는 정보전달율이 빠르기 때문에 단위 시간당 전송되는 메시지의 양이 많아서 개인 페이저에 전달할 수 있다.

디지탈 통신 장치로 보내진 디지탈 정보는 제 1 레벨에서 제 2 레벨까지의 레벨 변환을 포함하는 이진수 신호열을 포함한다. 이 레벨들은 이진수 0 과 이진수 1 사이의 차이점을 나타낸다. 거기에는 또 비트 간격과 일치하는 특정 지속 시간이 있게 된다. 일반적으로 사용되는 논-리턴-투-지로(non- return- to-zero, NRZ) 이진수 입력 장치는 비트 간격을 선으로 나타내지 않는다. 그러므로, 정보 비트가 시작 또는 끝날 때, 이것이 동시 시스템에 적용되는지 비동시 시스템에 적용되는지 확인하는 것이 필요하다. NRZ 일련의 이진수 펄스열에서 정보 성질의 다양성 때문에, 여러 비트 간격은 신호 레벨에서의 변환이 발생하지 않은 상태에서 통과가 가능하다. 그러므로, 일반적으로 비트 간격이 시작, 또는 끝날 때 수신기에 수신된 정보가 명확하지 않다. 디지탈 장치에는 일반적으로 두 가지 형태가 있고 이들은 송신기와 수신기 사이의 시간 관계로 구분 될 수 있다. 동시 시스템에서는 송신기와 수신기가 비트 어드레스 시퀀스와 단어 정보들의 윤곽을 나타내는 프레임이 정확하게 해독될 수 있도록 동시에 이루어져야 한다. 반대로, 비동시 시스템에서는 어드레스의 일부분을 이루는 초기 단어 정보들을 해독하고 그것이 판독이 되면, 개인 페이저의 어드레스의 남은 부분에 관련된 디지탈 정보들을 이후에 감지할 것을 예상하는 타임 윈도우를 발생시킨다. 동시 시스템 또는 비동시 시스템 모두에게서 한 개 이상의 입력 장치에 대한 디코딩을 제공하는 것은 어렵고 복잡하다. 더군다나, 본 페이저의 멀티 시스템 능력은 한 개 이상의 시스템이 페이저에 의해 감지되었을 때, 적절한 기능을 보장하도록 우선순위를 매기도록 하고 있다.

선행 기술에서의 페이징 통신 장치용 신호 처리과정 전기 소자는 일반적으로 단독 신호 디코딩 시스템을 위한 특별 고속 디코딩 기능을 수행하는 커스텀 집적 회로 또는 커스텀 하이브리드 회로로 구성되어 있다. 본 집적 회로를 사용학는 하이브리드 디코딩 기술을 사용하는 멀티 시스템 페이저는 가격이나, 디자인의 복잡성, 그리고 에너지 소비 측면에서 기피되어 왔다. 또, 총 단위 시장 량 때문에, 현재 요구되고 있는 커스텀 회로를 발전시키기 위한 기술, 및 최초 제작 비용을 감당할 수 없어서 생산이 막히고 있는 현재의 발전된 페이징 통신 시스템이 있다. 그러나, 멀티 시스템 페이저에 의해 산출된 경제 효과는 높은 단위 체적을 적용함으로써 상대적으로 적은 수의 특정 디코딩 체계를 잘 해독할 수 있는 멀티 시스템과 단일 시스템 페이저를 제작할 수 있게 한다.

페이징 시스템에 사용되는 신호 디코더에 가장 필요한 것은 정보가 없어지기 전에 해독을 할 수 있는 실시간 신호 처리를 해야 한다는 것이다. 실시간 처리 개념은 선행 기술에 잘 알려져 있고 물리적 사건이 발생하는 동안의 실제 시간과 관련이 있다. 디코더에 의한 실시간 신호처리에 관하여 감지 및 해독 과정과 관련이 있는 디코더의 작동은 정보를 잃지 않고 장치를 작동시켜 쓸모 있는 결과를 얻을 수 있을 정도로 충분히 빨라야 한다. 그러므로 디지탈 신호를 처리하기 위한멀티 시스템 디코더의 작동 시간은 페이징 통신 시스템이 작동하는 정보율과 직접적으로 관련된다. 디지탈 정보 전송율은 다양할 수 있으며 전송율이 빠를수록 주어진 시간 안에 다루어지는 정보량이 많아진다. 정보 전송율이 빠를수록 처리 속도가 빨라지는 것이 멀티 시스템 디코더에서 요구되는 사항이다.

실시간 신호처리를 수행하는 멀티시스템 디코더에 대한 높은 클럭율은 시스템이 요구하는 전압과 시스템이 소비하는 전력을 모두 증가시키고 그에 따라 페이저가 작동하는데 경제적인 면에 반대로 영향을 끼지게 되고 장치의 크기 및 무에게도 영향을 미치게 된다. 여러 가지 다른 페이저를 가지고 다니는 것이 손해이듯이 페이징 장치를 작동시키는 전력을 공급하느라고 무겁고 부피가 큰 팩을 들고 다니는 것도 손해이다. 일반적으로, 전력 소비가 클수록 작동에 필요한 전력을 공급하기 위해 가지고 다녀야 하는 배터리의 부피도 커진다. 만약 정말 파워 드레인이 너무 크다면, 1차 전지를 매 시간마다 갈아주어야 할 것이다. 심지어는 페이저를 가지고 다니는 사람이 페이저를 계속 사용하기 위해서는 몇 개의 배터리와 전지를 가지고 다녀야 하는 상황이 발생할 수도 있다. 왜냐하면, 페이저는 개인이 가지고 다니면서 작동시키는 것이기 때문에, 멀티 시스템 신호 해독을 하기 위해 계속 페이저를 작동시키려면 배터리 에너지를 항상 공급해야하기 때문이다.

본 발명은 멀티체계 신호 해독 능력을 갖는 통신 메시지 신호 장치를 포함하는 것으로서, 통신 채널을 통해 전송 입력된 신호들을 감지하는 배터리로 작동하는 통신 수신기와 배터리에 연결되고 수신기에서 전달되고 입력된 신호에 반응하여 실시간으로 처리하는 디코더로 구성되어 있다. 디코더는 다수의 디코딩 체계에 따라 감지된 신호를 처리하는 능력을 가지고 있다. 또한, 수신기와 디코더에 연결된 코딩 체계 선택 부재가 포함되고, 다수의 디코딩 개요가 감지된 입력 신호를 처리하도록 선택된 소정의 감지된 입력 신호의 특성에 응답하도록 되어 있다. 디코더로 연결되고 근접하게 된 코드 메모리는 소정의 일련 신호들을 포함한 다수의 디코딩 체계 각각에 상응하는 정보를 포함하고 있고 선택 체계의 수신부는 개인 디코더가 신호를 울림으로써 응답하도록 되어 있다. 디코더는 마이크로 컴퓨터를 포함하는 대응체를 갖는다.

본 발명의 또다른 면은 통신 채널을 통해 전송된 입력 자료들을 감지하는 배터리로 작동하는 통신 수신기와 배터리에 연결되어 감지된 입력 신호에 실시간으로 응답하고 내부에 클럭을 포함하여 시간 신호를 보내는 디코더를 포함하는 휴대용 통신 메시지 신호 장치에 관련된 것이다.

또한, 일시적으로 메시지 신호 장치의 선택 기능이 작동하지 못하게 함으로써 배터리의 전력 소모를 줄이기 위해 타이밍 신호에 응답하는 보존 부재가 보함되어 있다. 코드 메모리는 디코더에 의해 연결되고 근접되어 있고 이미 지정된 정보를 포함하고 있으며 코드 메모리의 수신부분은 개인 디코더가 신호를 울림으로써 응답하도록 하고 있다. 디코더는 마이크로 컴퓨터를 포함하는 대응체를 갖고 있다.

도 1은 실제 실시예와 같은 본 발명의 기능적 블록 다이아그램이다.

도 2는 실제 실시예와 같은 본 발명의 더욱 상세한 기능적 불럭 다이아그램이다.

도 3은 실제 실시예의 일반적 기초를 보여주는 기능적 블록 다이아그램이다.

도 4는 실제 실시예의 일반 기능적 기초에 대한 더욱 상세한 블록 다이아그램이다.

도 5는 본 발명의 마이크로 컴퓨터 실시예의 컴비네이션 기능 및 개략 다이아그램이다.

도 6A와 6B, 6C는 본 발명의 실시예용 제 1 데이터 입력 장치 중 하나를 설명하는 기술 디아이그램이다.

도 7A 와 7B는 본 발명의 실시예용 제 2 데이터 입력 장치 중 하나를 설명하는 기술 다이아그램이다.

도 8은 실제 실시예의 일반적 기초에 대한 상세한 기능적 다이아그램이다. 도 9는 실제 실시예의 데이터와 일련 작동에 대한 전기적 개략도이다.

도 10A와 10J는 도 9의 개략도 작동에 대한 다양한 시간별 다이아그램이다.

도 11AA에서 도 11BD까지는 도 8의 개략도의 다중 송신 부분의 상세한 전기적 개략도이다.

도 12A에서 도 12M까지는 도 11A와 11B의 개략도에 대한 다양한 시간별 다이아그램이다.

도 13A와 도 13B는 도 8의 배타적 OR 어레이 부분에 대한 상세한 전기적 개략도이다.

도 14는 도 8의 애더/어큐뮬레이터 부분에 대한 전기적 개략도이다.

도 15는 도 8의 에러 콤퍼레이터 부분에 대한 상세한 전기적 개략도이다.

도 16A와 16B는 도 8의 비트율 감지부분에 대한 상세한 개략도이다.

도 17A에서 도 17E까지는 본 발명의 실시예의 마이크로 컴퓨터의 상세한 수행과정 흐름도이다.

도면중 주요부분에 대한 부호의 설명

20 - 통신 수신기 22 - 어댑티브 신호 디코더

24 - 배터리 26 - 코드 메모리

28 - 에너지 보존 장치 30 - 디코딩 선택 장치

32 - 어넌시에이션 변환기 34 - 마이크로컴퓨터

40 - 제 1 믹서 41 - 제 1 발진기

42 - 필터 44 - 제 2 믹서

46 - 제 2 발진기 48 - 집적기

50 - 검파기 52 - DC-DC 컨버터

54 - 마이크로프로세서 56 - 리드 온리 메모리

58 - 데드맨 타이머 60 - 서포트 모듈

62 - 자료 표본화 및 저장기 64 - 자료 시퀀스 윈도우 콤퍼레이터

66 - 클럭 68 - 코딩 시스템 조사 및 검파

70 - 페이저 어드레스 72 - 경보 패턴

74 - 어넌시에이터 76 - 데이터 표본화 및 시퀀싱

78 - 표본 저장 80 - 데이터 시퀀스 콤퍼레이터

82 - 콤퍼레이터 에러 윈도우 제한기 84 - 다상 클럭

86 - 코딩 시스템 검색 콘트롤러 88 - 외부 시스템 서브셋 선택기

90 - 시스템 특성 검파기 92 - 우선 콘트롤러

94 - 페이저 어드레스 메모리 100 - 프레스케일러

104 - 발진기 108 - 데이터 DIR 등록기

114 - 램 가변 및 스크래치 패드 120 - 조정 가능 클럭

128 - 디멀티플렉서 138 - 멀티플렉서

130, 132, 134, 136 - 연속 시프트 등록기

140 - 배타적 OR 어레이 142 - 배타적 에러 롬

144 - 에러 애더/어큐뮬레이터 146 - 콤퍼레이터

150 - 하부 에러 제한 152 - 상부 에러 제한

154 - 단어 검파 메모리 156 - 윈도우 타이머

158 - 경보 검파 래치 170 - 콤퍼레이터

172 - 비트율 에러 제한 174 - 실패 카운터

176 - 체계 카운터

다수의 다른 인코딩 포맷들 중 하나에 따라 전송되는 신호들을 디코딩하기 위한 수신기(20)로,

통신 채널을 통해 전송된 인코드된 신호를 검파하기 위한 통신 수신기(20)와;

제공된 디코드 신호로 다수의 정보 디코딩 포맷들 중 하나에 따라 상기 검파된 인코드 신호를 처리하기 위해 상기 수신기(20)에 접속된 데이터 샘플러와;

상기 데이터 샘플러에 접속되고 인코드된 신호를 인코딩하는데 사용되는 포맷을 확인하기 위해 상기 검파된 인코드 신호의 소정의 특성에 대응하는 확인 수단을 포함하고, 상기 확인 수단에 대응하여 상기 복수의 정보 디코딩 포맷 중에 어느 것이 상기 검파된 인코드된 신호를 처리하는데 사용되는지를 자동적으로 선택하는 코딩 포맷 선택 수단과;

상기 복수의 정보 입력 포맷들 중 적어도 일부에 해당하는 소정 특성의 디코드 신호를 포함하는 상기 코드 포맷 선택 수단에 접속된 메모리(26); 및

상기 데이터 샘플러와 상기 메모리(26)에 접속되고 상기 디코드된 신호가 상기 선택된 정보 디코딩 포맷에 대하여 소정 특성의 디코드 신호와 관련이 있는지를 판별하고 상기 신호가 관련이 있다면, 메시지가 수신되었음을 알려주기 위해 제어신호를 발생시키기 위한 비교 수단을 포함하는 전송된 신호 디코딩용 수신기로 이루어지며,

통신 채널을 통해 전송된 인코드된 신호를 검파하고;

상기 복수의 정보 인코딩 포맷들에 대응하는 복수의 정보 디코딩 포맷들 중 하나에 따라 검파된 입력 신호를 표본화 및 처리하고;

검파된 인코드된 신호의 인코딩 포맷의 소정의 특성을 확인하고, 상기 검파된 인코드된 신호를 처리하기 위해 특정 디코딩 포맷을 자동선택하고, 코드 메모리 내에 저장된 소정 특성의 디코드 신호와의 일치점을 알아냄으로써 상기 검파된 인코드된 신호를 처리하기 위해 특정 디코딩 포맷을 자동적으로 선택하고;

만일 상기 신호가 관련이 있을 경우 제어신호를 발생시키는 단계를 포함하는 복수의 다른 입력 포맷중 하나에 따라 전송된 신호를 디코딩 하기 위해 수신하는 방법에 의해 달성된다.

이하 본 발명의 바람직한 실시예를 첨부된 도면에 의해 상세히 설명하기로 한다.

도 1은 본 발명의 제 1, 제 2 실시예에 모두 적용될 수 있는 기능적 블록 다이아그램이다. 통신 수신기(20)는 적응 신호 디코더(22)와 연결되어 있다. 디코더(22)는 디코딩 체계로 지정된 구역이 있는데 여기서 한 개의 디코딩 체계 이상을 해독한 정보를 가지고 있음을 나타내는 역할을 한다. 배터리(24)는 통신 수신기(20)와 디코더(22)와 연결되어 있다. 디코더(22)는 점선으로 둘러싸여진 코드 메모리(26)와 연결되어 있다. 코드 메모리(26)는 기능 선택부와 페이저 ID부로 지정된 구역을 포함하고 있다. 점선으로 둘러싸인 코드 메모리(26)는 삭제하거나 나머지 장치에서 분리될 수 있음을 보여준다. 또한 에너지 보존 부재(28)와 디코더(22)가 서로 연결되어 있다. 디코딩 선택 장치(30)는 신호 디코더(22)의 디코딩 체계 구역과 연결되어 있다. 신호 디코더(22)에서 산출된 것은 에너지 어넌시에이션 변환기(32)와 연결되어 있다.

마이크로 컴퓨터(34)는 점선에 의해 어댑티브신호디코더(22)와 연결되어 있다. 이러한 상호 연결은 어댑티브신호디코더(22)가 마이크로컴퓨터(34)에 의해 완전히 교체될 수 있음을 보여준다. 마이크로컴퓨터(34)는 마이크로프로세서 및 롬으로 구성되고 롬 부분은 디코딩 체계로 지정된 섹션을 포함하도록 되어있다. 마이크로컴퓨터(34)는 디코더(22)와 같은 상호관계를 갖고 있다. 마이크로컴퓨터(34)에 의해 어댑티브신호 디코더가 교체되어도 역시 똑같은 신호 디코딩 기능을 하게 되며 결과 산출 시스템 기능은 페이저 사용자에게 있어 별 변화가 없을 것이다. 그러므로, 상기 두가지 대안 제품의 기능은 장치내에서는 별로 차이가 없다.

도 1에서 보이는 것과 같이 시스템을 작동시키면, 통신 수신기는 여러 가지 메시지 형태를 수신할 수 있게 된다. 어댑티브신호디코더(22)는 수신된 신호에 응답하여 자료를 분석하고 통신 수신장치(20)가 수신한 정보들을 적절히 해독하는 여러 디코딩 체계 중 하나를 선택하게 된다. 모든 페이징 장치에 있어서, 해독되어 산출된 신호는 코드 메모리(26) 내에 들어있는 지정된 페이저 어드레스와 비교된다. 코드 메모리(26)에 있는 수신, 해독된 신호와 어드레스 사이에 같은 점이 발견되면, 메시지가 수신되었다는 것을 페이저 사용자에게 알려주는 출력 신호가 나타난다. 특히, 디코더(22)에서 나온 출력 신호는 메시지 수신을 나타내는 신호를 만들어내기 위해 에너지 어넌시에이션 변환기(32)에 전달된다.

신속한 실시간 어댑티브신호디코딩과 페이징 장치에 있는 배터리의 사용 수명의 연장 및 보존의 필요성 때문에, 에너지 보존 부재(28)는 어댑티브신호디코더(22)와 연합하여 배터리(24)를 보전하는 기능을 한다. 또한 디코딩 선택 장치(30)는 일부 가능한 디코딩 체계만을 지정하기 위해 페이저 작동기에 외부 선택기를 제공하는 역할을 한다. 이런 선별 기능은 또한 코드 메모리에 의해 제공되고, 코드 메모리와는 별도로 공장에서 미리 정해진 것이다. 또한 코드 메모리(26)는 수신기(20)가 수신한 신호에 응답하여 디코더(22)가 결정하는 적절하게 선택된 디코딩 체계에 일치하는 각각의 여러 가지 어드레스를 포함한다.

또, 코드 메모리(26)는 페이저 장치의 다양한 특징을 선택하도록 사용된 기능 선택 구역을 포함한다. 회로 안에 모든 기능을 설정하고 페이저의 어드레스를 구별하는 코드 메모리(26)의 정보를 제공하고 가능한 기능과 시스템의 예보 특성을 지정하는 장점을 가지고 있다. 마이크로프로세서와 롬 구역내의 디코딩 체계를 포함하는 마이크로컴퓨터(34)가 어댑티브신호디코더(22)를 교체하게 되면 블록(34)에 의해 완전히 교체되고 제거된 블록(22)이 있는 똑같은 다이아그램이 나타나게 된다. 마이크로컴퓨터의 내부 기능에서의 차이점은, 수신된 통신 신호에 응답하는 하드웨어 어댑티브 신호 디코더 대신, 마이크로컴퓨터가 소정의 똑같은 조사 행로에 따라 수신 신호를 실시간 처리하는 마이크로프로세서를 사용하는 것이다. 똑같은 과정에 의해 식별이 되고 나면, 마이크로프로세서는 롬의 디코딩 체계 구역에 접근하여 디코딩 체계 처리 메모리의 올바른 지시를 결정하게 된다. 마이크로프로세서는 어댑티브신호디코더가 그러한 것처럼 코드 메모리에 접근하여 외부 디코딩 선택장치에 응답하게 될 것이다.

또다시, 에너지 보존 부재는 마이크로프로세서와 롬과 상호작용하여 시스템에 필요한 배터리를 보전한다. 마이크로프로세서가 코드 메모리 내의 페이저 식별과 일치하는 신호의 수신을 감지하였을 때, 마이크로컴퓨터(34)는 에너지 어넌시에이션 변환기(32)와 연결되어 신호를 만들어냄으로써 페이저를 가지고 다니는 사람이 메시지가 해독 가능한 체계 중 하나에 수신되었다는 것을 알 수 있게 한다. 디코더 또는 마이크로컴퓨터 모두에게 있어서 페이저 소유자에게 신호음이 울리는 형태는 다양한 디코딩 체계가 감지되는 기능이다. 디코딩 체계는 비상시이거나 비상시가 아닌 페이징에 에너지 어넌시에이션 변환기에 공급된 신호를 발생시켜 페이저 소유자가 특정 신호를 받고 그에 따라 응답을 하게 된다.

도 2는 본 발명의 실시예에 대한 좀 더 상세한 모형도를 나타낸 것이다. 안테나(36)는 라디오 주파수 확성기에 연결되어 있고 선택 장치(38)는 제 1 믹서 (40)에 연결되어 있다. 제 1 발진기(41)는 또한 제 1 믹서(40)에 연결되어 있다. 제 1 믹서(40)의 출력 부분은 필터(42)를 통하여 제 2 믹서(44)에 연결되어 있다. 제 2 믹서(44)는 중간 주파수 집적 장치(48)를 통과하여 검파기(50)에 연결된다. 도 2의 첫째 부분은 통신 수신기(20)을 더욱 상세히 기술해 놓은 것이다.

검파기(50)의 출력은 어댑티브신호디코더(22)에 연결되어 있다. 신호 디코더(22)는 제 1 발진기(41)에 연결되어 있다. 도 1에서와 같이, 어댑티브신호디코더(22)는 에너지 어넌시에이션 변환기(32)에 연결되어 있다. 검파기(50)는 톤과 음성 페이징 시스템을 정상적으로 연결시키는 에너지 어넌시에시션 변환기(32)에 연결된다. 배터리(24)는 통신 수신기에 전력을 공급하고 또 DC-DC 컨버터(52)까지 연결된다. DC-DC 컨버터(52)는 적응 신호 디코더(22)와 상호 연결되고 코드메모리(26)와도 연결된다. 코드 메모리(26)은 앞에서 말한 대로 디코더(22)에 연결된다.

도 2는 가상 선으로 적응 신호 디코더(22)를 미아크로컴퓨터(34)와 주변 장치로 완전히 교체하는 것을 보여준다. 특히 마이크로컴퓨터(34)가 마이크로프로세서(54)와 롬(56)이 복합적으로 상호연결된 것을 보여준다. 롬(56)은 DC-DC 컨버터(52)에 상호 연결되어 있다. 마이크로프로세서(54)는 DC-DC 컨버터(52)와 코드메모리(26)과 연결되어 있다. 코드 메모리(26)와 DC-DC 컨버터(52) 역시 상호 연결되어 있다. 마이크로프로세서(54)는 또한 데드맨 타이머(58)와 연결되어 있다. 3가지 주변 장치 DC-DC 컨버터(52), 코드 메모리(26) 및 데드맨 타이머(58)는 점선으로 둘러싸여 있고, 서포트 모듈(60)로 지정되어 있다. 마이크로컴퓨터(34)가 디코더(22)와 교체될 때 비록 나타나지는 않았지만, 제 1 발진기(41)는 마이크로프로세서(54)에 연결되어 있다. 검파기(50)는 톤 및 음성 페이징 시스템에서 일반적인대로 가상 선으로 에너지 어넌시에이션 변환기(32)에 연결된다. 배터리(24)는 앞에서 말한 대로 DC-DC 컨버터(52)에 연결되어서 통신 수신 부분에 전력을 공급한다.

무선 수신기에서 일반적인 대로, 안테나는 적절히 확성되고 선택된 무선 주파수 신호를 수신한다. 슈퍼헤테로다인(syperheterodyne) 기술을 사용하여, 제 1 발진기(41)가 제 1 믹서(40)에서 나오는 신호 주파수를 치면 거기서 출력된 것이 필터(42)에 공급된다. 필터(42)에서 산출된 것은 제 2 믹서(44)로 전달되고 그 신호가 제 2 발진기(46)에서 산출된 것과 혼합되어 결과물이 중간 주파수 집적기 (48)에 전달된다. 집적기(48)에서 출력된 것은 검파기(50)에 공급되고 검파기는 변조된 중간 주파수 출력 신호에서 입력된 신호를 재생시키는 역할을 한다. 슈퍼헤테로다인 무선 시스템이 설명되면서 선행기술에서 언급된 다른 통신 수신기들이 사용된 것은 명확한 사실이다.

검파기에서 나온 출력은 멀티 체계 디코딩을 포함하는 어댑티브 신호 디코더에 전달된다. 어댑티브 신호 디코더는 신호가 왔을 때, 여러 가능 체계 중 어느 것이 해독에 적당한지를 판별하는 다양하고 특징적인 기능을 한다. 적절한 체계가 식별되면, 그 자료는 그에 맞는 형식에 따라 해독되고 코드 메모리는 페이징 장치가 어드레스 되었는지 안 되었는지 알아본다. 페이징 장치가 정말 어드레스 되었으면 에너지 어넌시에시션 변환기(32)는 페이저 소유자에게 감지 신호를 보낸다.

다양한 디코딩 체계가 동일한 통신 채널에 해당하는 모든 기능을 수행한다는 것을 묵시적으로 알 수 있다. 어댑티브 신호 디코더(22)의 멀티 체계 디코딩은 같은 주파수로 작동하지 않는 페이징 메시지 체계를 조사하고 감지하기도 한다. 디코더(22)에서 제 1 발진기(41)에 이르는 조절 라인의 기능은 디코더(22)가 공지된 주파수 합성 과정에 따라 해독해야 하는 신호를 받았을 때 주파수를 조절할 수 있다는 것을 보여준다. 상기 실시예와 같은 조절 과정이 마이크로컴퓨터(34)에 의해서도 수행된다. 그러므로, 멀티 체계 디코딩은 다른 주파수에서의 여러 가지 다른 디코딩 체계 작용을 포함하는 것이다.

배터리(24)는 어댑티브 신호 디코더(22)에 전력을 공급하도록 DC-DC 컨버터를 통해 연결되어 있다. DC-DC 컨버터는 또한 어댑티브 신호 디코더(22)에 반응하고 에너지 보존 부재를 포함하고 있다. 어댑티브 신호가 디코딩 체계를 판별해 내면서 또한 어느 때에 페이저가 어드레스 되었는지 여부를 결정하는데 드는 총 전력이 들지 않는지도 결정하게 된다. 그 시간은 메시지 체계 전송 형태를 조직함으로써 형성된다. 또, DC-DC 컨버터는 고속 실시간 작동을 하기 위해 고전압 상태에서 어댑티브 신호 디코더를 작동할 때 필요한 추가 전압을 제공할 수 있다.

도 1에서와 마찬가지로, 도 2의 제 2 실시예에서 어댑티브 신호 디코더(22)는 마이크로컴퓨터(34)와 상호 연결된 주변 장치와 완전히 교체될 수 있다. 또, 소정의 코딩 체계에 따라, 시간대 별로 메시지 포맷팅에 적합하도록 DC-DC 컨버터(52)는 배터리 에너지를 보존하여 시스템에 공급된 전력을 줄일 수 있다. 데드맨 타이머(58)는 작동하기 힘든 상황이 발생하지 않도록 하는 기능을 한다. 특히, 마이크로프로세서(54)는 데드맨 타이머(58)에 규칙적으로 신호를 전달하도록 설계되어 있다. 데드맨 타이머가 규칙적인 간격을 두고 신호를 받지 못하게 되면, 마이크로컴퓨터(54)의 루틴 프로그램들을 다시 활용하여 수신된 디코딩 체계를 식별하기 위한 조사를 실시하도록 해야 한다.

신호가 감지되면 디코딩 체계에 따라 처리되며 결과가 나오면 코드 메모리(26)에 저장된 페이저 어드레스 정보와 비교될 것이다. 신호 감지 장치에 마이크로컴퓨터가 있는지, 어댑티브 신호 디코더가 있는지 페이저 소유자가 완전히 구분할 수 있게 될 것이다.

도 3은 도 1에 맞추어 어댑티브 신호 디코더(22)와 마이크로컴퓨터(34) 일반 기능적 하부구조를 강조하는 모형도를 보여준다. 이 다이아그램은 두 가지 실시예에서 하드웨어인 어댑티브 신호 디코딩 장치와 펌웨어인 마이크로컴퓨터 장치에 모두 적용해 볼 수 있다. '입력'이라고 씌여진 도 2의 검파기(50)에서 나온 신호는 자료 표본화 및 저장기(62)에 사용된다. 자료 표본화 및 저장기(62)에서 산출된 것은 데이터 시퀀스 윈도우 콤퍼레이터(64)에 공급된다. 자료 표본 회로는 그때그때의 신호에 맞는 다상 클럭를 공급하는 클럭(66)에서 나온 타이밍 신호를 수신한다. 클럭(66)은 또한 타이밍 신호를 코딩 시스템 조사 및 검파(68)에 공급한다. 자료 표본화 및 저장기(62)는 코딩 시스템 조사 및 검파(68)에 연결되어 있다. 코딩 시스템 조사 및 검파(68)에서 산출된 것은 다수의 신호들이며, 여러 가능한 디코딩 시스템 중 하나를 지정한 각각의 신호들이 감지된다. 이러한 신호들은 자료 시퀀스 윈도우 콤퍼레이터(64)에 연결되어 적절한 해독이 이루어진다. 자료 시퀀스 윈도우 콤퍼레이터(64)는 또한 클럭(66)에 연결된다. 클럭(66)은 코딩 시스템 조사 및 검파(68)에 연결된다. 에너지 보존 장치(28)는 클럭(66)과 연결되어 파워 인을 감소시키는 시간을 제공하게 된다.

자료 시퀀스 윈도우 콤퍼레이터(64)는 일반적으로 코드 메모리(26)에 들어있는 페이저 어드레스 회로(70)과 연결된다. 자료 시퀀스 윈도우 콤퍼레이터(64)에서 출력된 것은 경보 패턴(72)에 연결된다. 경보 패턴(72)은 페이징 어드레스 회로(70)에 반응하도록 연결되어 있다. 경보 패턴(72)에서 산출된 것은 이미 전술한 에너지 어넌시에이션 변환기(32)와 같은 어넌시에이터(74)에 이어진다.

통신 수신기 안에 들어있는 검파기(50)(도 2)가 자료 표본화 및 저장기(62)에 입력 자료를 제공하면, 클럭(66)이 뒤에 자세히 설명할 정산 패턴으로 자료를 표본화 할 것이다. 자료가 수신되면, 디코딩 시스템 조사 루틴이 감지된 코드의 특성에 따라 결정되고 여러 가능 디코딩 체계는 자료를 해독하는데 사용된다. 이것은 다양한 매개 변수를 각각의 가능 장치에 일치하는 감지 장치에 적용하고 자료의 특징을 판별하기 위해 자료를 테스트함으로써 수행된다. 일단 디코딩 시스템이 판별이 되면, 자료 시퀀스 윈도우 콤퍼레이터(64)에 적절한 제한이 설정되고, 표본화되어 저장된 자료가 정보를 해독하는데 적절히 사용된다. 자료를 표본화하고 저정하는 기술의 장점은 체계 판별 과정 중에 어떤 표본 자료가 없어지는 일이 거의 없어서 페이저가 어드레스 되었는지 여부를 결정하는데 높은 신뢰도를 갖게 된다는 것이다. 더구나, 이 과정은 실시간 처리되어 수신된 모든 자료가 수신 디코딩 시스템을 확인하고 그 디코딩을 페이저 어드레스 여부를 확인하기 위해 감지된 신호에 적용하는 데 사용할 수 있게 된다. 자료 시퀀스 윈도우 콤퍼레이터(64)에서 출력된 것은 자료 표본화 및 저장기(62)에 피드백 되어 추가 표본을 받아들이거나 감지된 코딩 시스템의 체계에 따라 표본화 기술을 계속 사용해 나가게 된다.

자료 시퀀스 윈도우 콤퍼레이터(64)와 자료 표본화 및 저장(62) 사이의 상호 관계는 선택된 체계에 따라 필요한 곳에 표본화 작업을 계속할 수 있게 하는 기능을 한다. 이것은 두 가지 또는 그 이상의 일련 어드레스 워드이거나 또는 코드 메시지 묶음 내에 신호의 위치에 따라 처리되는 추가 입력 신호 배치이다. 단독 어드레스 워드 시스템에 있어서는 상호 연결관계가 사용되지 않는다.

도 4는 어댑티브 신호 디코더 또는 마이크로컴퓨터를 포함하는 두 가지 시스템에 대한 더욱 상세한 다이아그램으로서, 도 1의 디코딩 선택 부재와 비슷한 외부 선택기의 상호 연관관계를 보여준다. 검파기(50)에서 산출된 입력 신호는 데이터 표본화 및 시퀀싱 회로(76)에 적용된다. 데이터 표본화 및 시퀀싱 회로(76)에서 나온 자료는 표본 저장 장치(78)에 제공된다. 데이터 표본화 및 시퀀싱 장치(76)와 표본 저장 장치(78)은 도 3의 자료 표본화 및 저장기(62)를 포함한다. 표본 저장 장치(78)는 콤퍼레이터 에러 윈도우 제한 장치(82)에 연결된 데이터 시퀀스 콤퍼레이터(80)와 이어져 있다. 데이카 시퀀스 콤퍼레이터(80)과 콤퍼레이터 에러 윈도우 장치(82)는 도 3의 데이터 시퀀스 윈도우 콤퍼레이터(64)를 포함한다. 도 3의 클럭(66)과 같은 다상 클럭(84)는 타이밍 신호를 자료 표본화 및 일련화 장치(76)와 데이터 시퀀스 콤퍼레이터(80)에 제공한다. 다상 클럭(84)는 또한 에너지 보존 부재(28)과 상하 연결되어 있어서 시스템의 작동 시간을 줄여 배터리 에너지를 보전한다.

다상 클럭(84)은 또한 외부 시스템 서브셋 선택기(88)에 응답하는 코딩 시스템 검색 콘트롤(86)과 연결되어 있다. 코딩 시스템 검색 콘트롤은 데이터 표본화 및 시퀀싱 장치(76)과 표본 저장 장치(78)에 연결되어 있다. 코딩 시스템 검색 콘트롤(86)에서 나온 추가 산출물은 표본 저장 장치(78)에 연결된 시스템 특성 검파기(90)에 연결된다. 시스템 특성 검파기(90)에서 나온 산출물은 여러 가능한 디코딩 시스템 중 하나를 감지하고 판별하였음을 알려주는 일련의 선이다. N 라인은 시스템 1, 시스템 2에서 시스템 N을 통과하는 모습을 나타낸다. 시스템 특성 검파기(90)에서 나온 산출물 중 각각은 입력 신호를 코딩 시스템 검색 콘트롤(86)에 제공하기 위해 우선 콘트롤(92)을 통하여 연결된다. 시스템 특성 검파기(90)에서 나온 산출물은 콤퍼레이터 에러 윈도우 제한 장치(82)의 입력물과 데이터 시퀀스 콤퍼레이터(80)과 페이저 어드레스 메모리(94)에 제공된다. 콤퍼레이터 에러 윈도우 제한 장치(82)에서 출력된 것은 예보기(74)에 연결된 경보 패턴 회로(72)에 연결되어 있다. 페이저 어드레스 메모리(94)는 코딩 시스템 검색 콘트롤러(86)에 점선으로 연결되어 있다. 콤퍼레이터 에러 윈도우 제한(82)에서 추가로 출력된 '다음 단어'라고 씌여진 신호는 자료 표본화 및 일련화 장치(76)에 제공된다.

페이징 디코딩 시스템이 작동되면, 가능 코딩 시스템 중 하나에 대한 다양한 매개 변수가 다양한 등록기와 디응기에 삽입되고, 검파기(50)로부터 자료 표본화 및 시퀀싱 장치(76)까지의 입력 신호가 이미 정해진 시간 과정에 맞추어 표본화 된다. 그 표본들은 데이터 시퀀스 콤퍼레이터(80)에 의해 처리되기 위해 또 코딩 시스템 검색 콘트롤러(86)에 의해 분석되기 위해 저장된다. 코딩 시스템 검색 콘트롤러(86)의 기능은 시스템 특성 검파기(90)가 수신된 정보 중에서 수신 자료를 해독하는데 쓰일 수 있는 디코딩 시스템을 결정하기 위해 때마다 저장된 자료를 조직화하는 것이다. 잘못 선택되었을 경우, 다음 코딩 시스템의 새로운 매개변수가 입력되고, 다른 디코딩 시스템이 검사 받게 된다.

시스템 특성 검파기(90)는 시스템이 감지되었다는 것을 나타내는 출력 라인중 하나를 작동시키면, 페이징 장치가 어드레스 된 상태의 메시지를 수신하거나 더 이상의 정보가 그 시스템에 수신되지 않도록 결정될 때까지 우선 콘트롤러(92)가 코딩 시스템 검색 콘트롤러(86)의 정상적 검색 실행을 중단시키고 감지된 디코딩 시스템을 잠가 버린다. 잠시 후, 코딩 시스템 검색 콘트롤러(86)는 어떠한 가능 디코딩 시스템에서 광역 메시지가 발생하여 신호가 오더라도 읽을 수 있는 검색 실행을 다시 실시할 것이다.

시스템 특성 검파기(90)에서 출력된 것은 또한 다양한 디코딩 시스템에 대한 수용가능한 에러 제한선을 변경하는 콤퍼레이터 에러 윈도우 제한기(82)와 페이저 어드레스 메모리(94)에 연결된다. 데이터 시퀀스 콤퍼레이터(80)의 자료는 감지된 코딩 시스템에 맞는 적절한 페이저 어드레스와 함께 컴퍼레이터(82)의 윈도우 제한선에 대한 검사를 받게 된다. 콤퍼레이터 에러 윈도우 제한기(82)는 변경 패턴(72)에 출력 신호를 제공하고 메시지가 수신되었다는 것을 페이저 소유자에게 신호를 보낼 수 있도록 어넌시에이터(74)를 작동시킨다. 페이저 어드레스 메모리(94)에서 나온 신호는 경보 패턴(72)이 어떤 신호를 어넌시에이터(74)에 전달할지를 결정한다. 여러 가지 시스템은 일련의 단어 코딩 포맷이나 복합적 일괄 코딩 포맷을 가지고 있기 때문에, 콤퍼레이터 에러 윈도우 제한기(82)에서 자료 표본화 및 시퀀싱 장치(76)까지 출력된 것이 있다. 이 신호는 '다음 신호'라고 명명되었고 다음 일련 단어들을 해독하는 추가 표본을 제공하거나 주어진 시스템 내의 다음 메시지 배치에 대한 추가 표본을 제공한다.

외부 시스템 서브셋 선택기(88)의 기능은 모든 가능 코딩 시스템을 통하여 검색을 제거하고 특정 구역 내 수신 가능한 시스템들 또는 페이저 작동자가 어떤 시간에라도 응답할 수 있게 선택된 시스템에만 검색하도록 제한하는 것이다. 이러한 제한은 코드 메모리(26)이 제공하거나 제작 기간 동안 독립적으로 단단하게 감으면 되는 것이 확실하다. 이는 페이저가 어떠한 N 가능 디코딩 시스템을 해독하는데 충분한 유연성을 부여하고 페이저 소유자가 가능 디코딩 시스템의 최대 숫자를 넘고 선택된 시스템에만 그의 응답을 집중할 수 있도록 한다.

가상 라인으로 연결된 코드 메모리(26)는 코딩 시스템이 검색 콘트롤러(86)에 의해 어느 정도 접근 가능한지에 대해 코드 메모리 자체가 어떠한 제한을 가지고 있을 때 코딩 시스템 검색 콘트롤러에 영향을 미치는 것으로 간주할 수 있다. 그러므로, 페이저의 다양한 기능을 가능하게 하는 것과 더불어 라인을 생산하기 위해 여러모로 이용가능하게 하는 것이다. 페이저 어드레스 메모리(94)는 또한 가상 라인에 의해 코딩 시스템 검색 콘트롤러(86)에 연결되어 있다. 이 라인은 콘트롤러(86)이 각각의 가능 입력 시스템의 범위 내에서 개인 페이저의 어드레스 단어에 근접할 수 있음을 보여준다.

페이저가 제조되거나 펌 웨어가 설정될 때, 다양한 시스템에서의 페이저 어드레스는 일반적으로 동일하지 않고 단일성을 유지하기 위해 각각의 페이저가 다른 어드레스는 가지고 있다. 그러므로, 여러 가능 디코딩 시스템에 상응하는 다양한 페이저 어드레스는 지정하는 것이 좋다. 덧붙여, 어떠한 메시지 시스템이 복합 어드레스는 사용하여 여러 가지 형태의 신호 기능이 페이징 장치의 사용자에게 제공될 수 있다. 예를 들면, 별개의 두 어드레스를 가진 페이저에서 첫 번째 것은 경보 신호 패턴을 가지는 비상 메시지를 지정하고 두 번째 것은 다른 경보 신호 패턴을 가진 비상용이 아닌 메시지를 지정하는 것이다.

이렇게 작동시킬 때 본 발명의 두 가지 실시예는 여러 가능 디코딩 시스템 내에서 여러 가지 지정된 어드레스를 충분히 가질 수 있는 능력이 있다. 더구나, 여기까지 설명한 대로, 코드 메모리 또는 팩토리 세팅은 페이징 장치의 소유자가 유용한 여러 가지 해독 가능 시스템의 수를 줄이는 시스템 검색 루틴의 기능을 제한할 수도 있다.

도 5는 도 1에서 도 4까지에서 설명된 실시예에서 알 수 있듯이 에너지 보존 부재를 가지고 있는 멀티 체계 디코딩 페이저의 기능적 모형도의 펌웨어 기능을 수행하기에 적합한 형태의 마이크로 컴퓨터의 모형도이다. 마이크로컴퓨터를 사용하는데 어떤 제한이 있는 것은 아니지만, 여기서는 모토로라 146805형을 사용하기로 하겠다. 타이머 신호가 프리스케일러와 타이머 및 카운터를 포함한 타이머 프레스케일러(100)에 전달된다.

크리스탈(102)은 프레스케일러(100)에 연결된 발진기 회로(104)와 연결되어 있다.

발진기(104) 또한 중앙처리장치(106)에 연결되어 있는데 중앙처리장치에는 중앙처리장치제어회로, ALU 라고 지정된 산술 논리 장치, 어큐뮬레이터, 인덱스 등록기, 상태 코드 등록기, 스택 포인터, 상부프로그램 카운터, 하부프로그램 카운터모듈이 포함되어 있다. 또 다수의 입/출력 라인(110)을 가진 데이터 방향 입/출력 등록기(108),(110)도 중앙처리장치에 연결되어 있다. 특히, 두 곳의 입/출력 부분 각각에 8개씩의 라인이 있다. 또, 롬(112)과 램(114)은 중앙처리장치와 인터페이스로 연결되어 있다. 모토로라 146805 계의 특징이 그러하듯, 칩이 내장된 램은 외부에 램 메모리를 연결하지 않아도 마이크로컴퓨터가 작동할 수 있게 한다. 병렬 입/출력 능력은 입력인지 출력인지를 나타내는 프로그램화 핀들을 포함한다. 타이머/계수장치는 어떤 선택된 소프트웨어 이벤트 발생시 방해 신호를 생산해 내거나 타이밍 유지용으로 사용할 수 있는 이벤트 계수장치로 사용되는 프로그램화 프리스케일러를 단 8 비트 카운터가 일반적이다. 모토로라 CMOS 버전 MC146805의 경우 본 타이머는 활동 소프트웨어로부터 에너지 보존 대기 모드를 형성하라는 명령을 받고 마이크로프로세서를 작동시키도록 설치되어 있다.

도 5는 또한 롬 안에 저장된 주요 펌 웨어 모듈의 배열과 그 모듈이 시작하는 곳의 어드레스의 배열을 보여주고 있다. 이러한 모듈을 선택하고 배열하는 것은 본 발명의 실시예중 하나인 특정 프로그램의 기능이다. 주요 프로그램 모듈과 그들의 어드레스 조직 포인트를 기술함으로써 다른 실시예에 대한 실행 소프트웨어 프로그램의 코어 덤프와 더불어 다양한 서브 루틴이 어디서 시작하는지 확인하게 할 수 있다. 램(114)을 사용하면 프로그램 중에 액세스 된 변수들을 스크래치-패드 저장고로서 포함하는 것이다. 모토로라 146805의 사용은 다른 실시예에 필수 사항은 아니지만 사용하면 편리하다. 그 후에 나타난 모든 코딩들은 14805 코딩 포맷들과 양립할 수 있도록 씌여진다.

14805 마이크로 프로세서와 관련 구조과 내부명령세트는 다음에 기술한 미국 출원서에 자세히 설명되어 있다. 1979년 7월 2일 출원된 054,093호, "저전류 입력 버퍼"; 1979년 8월 9일 출원 065,292호 "공전 마이크로프로세서를 사용한 전력 소비 감축 방법" ; 1979년 8월 9일 출원, 065,293호,"공전 마이크로프로세서를 사용한 전력 소비 감축 장치"; 1979년 8월 9일 출원, 065,294호 "CMOS 마이크로프로세서 체계"; 1979년 8월 9일 출원, 065,295호, "증강/감축 회로"; 1979년 9월 28일 출원, 079,766호 "마이크로컴퓨터용 단일 단계 시스템"; 상기 6개 출원은 모두 본 발명의 양수인에게 양도된 것이다. 상기 6개 출원은 MC146805 마이크로컴퓨터에 대한 더욱 자세한 설명을 참고하여 서로 연합되었다.

본 발명의 마이크로컴퓨터 실시예는 하드웨어 실시예와 일치하는 방식으로 작동한다. 도 5는 마이크로컴퓨터의 실시예에 대한 특정 방법을 설명하고 있다. 비록 나타나지는 않았지만, 검파기(50)에서 나온 신호들은 코드 메모리와 경보 패턴 장치처럼 입/출력 포트 중 하나와 연결된다.

본 발명이 수에 상관없는 페이저 코딩 체계와 메시지 포맷에 적용되어 본 실시예를 설명할 목적을 가지고 있지만, 두 가지 미묘한 시스템의 차이점이 선택되고 있다. 앞으로 자세히 설명할 코딩 시스템 검색 콘트롤러와 코딩 시스템 특정 검파기를 사용하여 추가시스템을 어떻게 연결시키느냐 하는 것은 상기 선행기술에 명백히 나와 있다. 하나는 2진수 페이징 시스템으로서 정해진 길이의 일련 어드레스 단어와 전송율 동시에 감지하지 않는 검파기를 사용한다. 다른 것은 2진수 시스템으로서 고정된 지속 배치로 배열되고 다른 전송율로 전송된 정해진 길이의 끝자리수를 버린 어드레스 단어를 동시 전송하는 방식을 사용한다. 간단히 하기 위하여, 양 시스템은 두 시스템의 차이점을 드러내기 힘들게 하는 2진수 코딩을 사용하여 실시예를 좀더 이해하기 쉽게 하였다.

신호 톤을 혼합하는데 있어서, 톤과 음성 또는 디지털 신호가 결합하는 것은 명백하다. 상기 시스템은 그 차이점이 확연히 구별되므로 다른 차별화는 좀 더 쉬운 작업이 된다.

일반적으로 POCSA 라고 알려진 영국 우체국의 국내 페이징 시스템용 표준 메시지 코딩 포맷은 다음 코딩 포맷을 갖는다. 각각은 초당 512 비트의 전송율을 가지고 개별적으로 선택, 배열된 코드 단어의 한 배치, 또는 그 이상의 배치 다음에 위치하는 프리앰블로 구성되어 있다. 도 6A에서 보여지듯이, 프리앰블은 적어도 576 비트의 지속성을 갖는 일련의 논리 상태 1-0이다. 코드 단어는 32 비트 데이터 시퀀스이고 동기화 또는 개인 페이저 어드레스용 정보를 포함한다. 각각의 배치은 소정의 이진수 시퀀스 변수인 32비트 동기화 코드 단어로 시작한다. 하나의 배치은 한 개의 동기화 코드 단어와 각각 두 개의 어드레스 코드 단어를 포함하는 8개의 분리된 프레임으로 나누어진 16개 어드레스 코드로 구성된다. 어떠한 메시지를 전송할 때 이후의 배치들은 각각 2개의 어드레스 코드 단어를 가지고 있는 8개 프래임, 즉 한 배치 안에 총 16개 어드레스 코드 단어를 포함하는 32 비트 동시화 단어 포맷을 포함한다.

어드레스 코드 단어는 0에서 7까지 번호가 매겨진 8개의 프레임으로 묶여진다. 전체 페이저 어드레스 수는 8개의 가능 그룹으로 나눌 수 있다. 각각의 페이저 어드레스는 21 비트 코드 단어 식별의 적어도 3개의 중요한 비트에 따라 상응하는 8개 프레임 중 하나에 할당된다. 그러므로, 000으로 끝나는 어드레스를 가진 모든 페이저는 프레임 0에 위치하고, 마찬가지로 111로 끝나는 어드레스 코드 단어를 가진 모든 페이저는 프레임 7에 위치한다.

어드레스 코드 단어는 32 비트 구조를 가지고 어드레스 코드 단어의 비트 1은 도 6B에서 보여지는 바와 같이 항상 0이다. 비트 2에서 19까지는 개인 페이저에 할당된 21 비트 식별 시퀀스 중 가장 중요한 18개 비트에 따르는 어드레스 비트이다. 최고 3개의 중요한 비트는 어드레스 코드 단어가 반드시 전송되고 배치의 프레임 위치로부터 파생되어 나올 수 있는 프레임을 구획하는데 도움을 줄 수 있기 때문에 전송되지 않는다. 비트 20과 21은 페이저에 할당된 4개의 가능 주소중에서 필요한 어드레스를 선택하는데 사용되는 두 기능을 한다. 비트 22에서 31까지는 패러티 체크 비트이고 마지막 비트 32는 패러티를 주기 위해 선택되기도 한다. 디코딩 시스템은 지정된 프레임에서의 어드레스 코드 단어를 검사만 하고 따라서 각각의 페이저 어드레스 코드 단어는 상기 코드 단어 포맷에 할당된 프레임으로 전송되기만 한다.

각각의 코드 단어는 그것이 동기화 코드 단어이거나 어드레스 코드 단어이거나 간에, 동일한 32 비트 포맷을 따라가게 되고 그 안에서 가장 중요한 비트가 가장 먼저 전송된다. 동기화 코드 단어는 비트 위치 32에서는 덜 중요하고 비트 위치 1에서 가장 중요한 비트와 함께 도 6C에서 볼 수 있다.

그러므로 이 코딩 시스템에서 페이저를 식별하기 위한 21 비트 이진수 시퀀스는 페이저용 가능 어드레스의 2백만 이상의 조합으로 이루어진다. 2기능 비트를 추가하게 되면 신호 기능과 페이저 어드레스를 구성하는 8백만 메시지의 조합이 발생하는 것이다.

이진수 메시지 페이징 시스템은 모토로라에 의해 발전하였고, 초당 300 비트의 정보를 전송하는 ECHO로 알려졌으며 각각의 페이저 어드레스에 2개의 일련 이진수 단어를 사용한다. 이 장치에서의 한 단어는 일련의 23 이진수 비트이다. 이 장치에서 사용된 로직 규약은 이진수 로직 1이 가장 긍정적인 전압과 일치하고 이진수 로직 0은 가장 부정적인 전압과 일치하도록 요구하고 있다.

도 7A에서 보여지는 바대로, ECHO 시스템에서의 각각의 페이징 어드레스는 2분의 1 비트 간격으로 분리되고 14 비트 지속 콤마 뒤에 오게 되는 두 개의 23 비트 이진수 단어로 이루어진다.두 개의 23 비트 페이징 어드레스 단어는 페이저의 어드레스를 구성하도록 서로 연달아 있고, 특정 지속 기간의 콤마 또는 휴지 간격이 23 비트 어드레스의 각 쌍 사이에 인터어드레스 갭을 형성할 수 있도록 전송된다. 따라서, 총 어드레스 데이터 길이는 60.6비트가 된다.

이러한 이중-단어 어드레스 장치에서의 각 단어는 12 정보 비트에서 생성된다. 정보에 패러티 비트를 더한 총합은 23 비트 단어 길이로 이루어진다. 패러티 비트는 에러가 발생해도 한 단어를 다른 단어로 혼동하지 않도록 하는 정보 비트에 추가된 자료 비트이다. 이 장치에 있어서 시퀀스 어드레스단어 사이의 2분의 1 비트 공간은 항상 연속 2단어 어드레스에서 제 2 단어의 제 1 비트의 논리 레벨과 반대편에 온다. 그러므로, 만약 제 2 단어의 제 1 비트는 1 레벨에 있게 되고 2분의 1 비트 공간은 0 레벨에 있게 된다.

도 7B는 콤마 또는 인터페이지 간격이 14 정규 300초 비트인 지속기간 동안 표준 메시지 전송의 두 배의 비트율로 발생하는 반복적인 1-0 패턴으로 이루어져 있음을 보여주고 있다. 인터어드레스 갭의 비트율은 초당 600비트이다. 콤마의 시작 논리 레벨은 반드시 다음에 오는 단어의 제 1 비트와 같은 논리 레벨이어야 한다.

페이저 어드레스를 지정하는 12 이진수 비트를 사용하면 4,096 단독 조합이 이루어지고 부가적으로 어드레스를 특정화하는 제 2 단어를 첨가하게 되면 거의 천 칠백만 단독 페이저 어드레스를 사용하게 되는 결과를 낳는다. 하지만, ECHO 메시지 장치를 디코딩하는 보통의 방법은 각 시퀀스에서 제 1 단어를 비동시적으로 실행하는 것이다. 이러한 보통 디코딩 장치는 어드레스 패턴의 순환적 변환에 민감하여 제 1 단어에서 페이저 어드레스를 잘못 식별하는 오류가 생길 수도 있다. 1차적으로 디코딩 하드웨어의 문제로 발생하는 이런 문제를 제거하기 위해 순환적으로 관련이 있는 두 개의 연속 어드레스 단어가 두 개의 23 비트 단어 어드레스의 제 1 단어로서 사용되지 못하도록 한다. 그런 식으로 사용하면 잘못된 단어 1을 감지할 가능성이 발생하기 때문이다.

178 개의 다른 23 비트 이진수 단어만 제공하는 것은 가능하며 여기서는 다른 178 이진수 단어 또는 최소 7 이진수 비트에 의해 순환적으로 변환한 것들과 구별되는 각각의 순환적 변환이 있다. 표준 ECHO 디코딩 장치용 프레임 동기화의 정확성은 12 또는 그 이상의 순환적 전이를 가지고 있는 제 1 단어들을 사용함으로써 향상될 수 있다는 것이 밝혀지고 있다. 이는 더 나아가 제 1 어드레스 단어에서 118 까지 유용한 코딩 변환의 수를 제한한다. 그러므로, 4,095 가능 초당 단어와 조합된 제 1 어드레스가 ECHO 시스템에 480,000 어드레스를 초과하여 제공한다.

도 8은 또다른 어댑티브 신호 디코더 또는 마이크로컴퓨터 수행에 상당하는 기능을 가진 실시예에 대한 좀 더 상세한 구조 다이아그램이다. 보기에 편리하게 하기 위해 다양한 모듈 사이에 연결선은 하나만 보이게 했다. 그러나 한 개의 선이 8 이진수 입력 선을 나타내고 있음을 알고 있어야 한다. 조정가능한 다상 클럭(120)는 AND 게이트(122)의 제 1 입력과 연결되어 있다. 에너지 보존 부재(28)에서 나온 파워-업 신호는 제 2 입력인 AND(122)에 연결된다. AND(122)에서의 출력은 나누기 4 카운터(126)에 연결된 나누기 5 카운터(124)에 연결된다. AND(122)에서 출력된 것과 나누기 5카운터 (124), 그리고 나누기 4 카운터(126)은 이후에 자세히 설명되는 타이밍 신호로 다양하게 정의될 것이다. 덧붙여, 카운터(126)에서 출력된 것은 RE1, RE2, RE3, RE4 라고 지정된 4개의 출력 신호를 갖는 디멀티플렉서(128)에 연결된다. AND(122), 카운터(124),(126)과 디멀티플렉서(128)은 점선으로 묶여져 도 4에서 보여진 자료 표본화 및 시퀀싱 장치와 확연히 구별되게 하였다. 카운터(124)에서 출력된 것은 바로 복합 비트 연속 시프트 등록기 (1300,(132),(134),(136)의 각각의 클럭 입력에 연결된다. 등록기 가능 신호 RE1, RE2, RE3, RE4는 각각 등록 단말기 (130),(132),(134),(136)에 연결된다. 입력이라고 씌여진 통신 수신기(20)에서 출력된 것은 각각의 등록기(130),(132),(134),(136)의 자료 단말기에 연결된다.

각각의 등록기(130),(132),(134),(136)는 멀티플렉서(138)에 다중으로 연결된다. 4개의 선이 각각의 등록기를 멀티플렉서(138)에 연결시키는 것이 나타난다. 이 4개의 연결선 각각은 8개의 분리된 선을 나타낸다. 왜냐하면 일련의 시프트 등록기가 이후에 자세히 설명할 4, 8비트 연속 시프트 등록기를 연속으로 배열한 것으로 이루어졌기 때문이다. 연속 시프트 등록기와 멀티플렉서(138)은 도 4에서 보여진 표본 저장 장치(78)와의 구별을 확연히 하기 위해 묶여있다.

멀티플렉서(138)에서 출력된 것은 8개 장치를 포함한 배타적 OR 어레이(140)에 연결된다. 코드 메모리(26)는 배타적 OR 어레이(140)에 제 2 입력으로 연결된다. 배타적 OR 어레이(140)은 에러 롬(142)에 연결된다. 에러 롬(142)은 에러 애더 및 어큐뮬레이터(144)에 연결된다. 배타적 OR 어레이(140), 에어 롬(142) 그리고 에러 어큐뮬레이터(144)는 데이터 시퀀스 콤퍼레이터(80)와 확연히 구별하기 위해 점선으로 묶여있다.

에러 어큐뮬레이터(144)에서 출력된 것은 콤퍼레이터(146)과 콤퍼레이터(148)에 연결된다. 콤퍼레이터(148)는 하부에러 제한(150)에 연결되어 있고 콤퍼레이터(48)는 상부에러 제한(152)에 연결되어 있다. 에러 제한 회로(150)와 (152)는 각각 이후에 자세히 설명할 S1, S2 시스템 선택 신호를 수신한다. 콤퍼레이터(146),(148)는 단어 감지 메모리(154)에 연결된다. 단어 1 감지 메모리(154)는 코드 메모리(26)로 연결되고 윈도우 타이머(156)로로 연결된다. 윈도우 타이머(156)는 또한 이후 설명할 S1, S2 신호를 수신한다. 윈도우 타이머(156)는 또한 코드 메모리(26)에서 나오는 신호를 수신한다. 콤퍼레이터(146),(148)와 윈도우 타이머(156)는 경보 감지 래치(158)에 연결된다. 경보 감지 래치(158)는 어넌시에이터(74)에 연결된 경보 패턴 회로(72)에 연결된다. 경보 패턴 회로(72)는 또한 코드 메모리(26)에 응답하도록 연결되어 있다. 콤퍼레이터(146),(148), 하부에러제한(150), 상부에러 제한(152), 단어 1 감지 메모리(154) 그리고 윈도우 타이머(156)가 콤퍼레이터 에러 윈도우 제한 회로(82)와 확연히 구별하기 위해 점선으로 묶여 있다.

멀티플렉서(138)의 추가 출력 단말기는 다중 채널(164)와 연결된다. 다중 채널(164)는 애더/어큐물레이터(168)에 연결된 비트율 롬(166)에 연결되어 있다. 다중 채널(164), 비트율 롬(166) 그리고 애더/어큐뮬레이터(168)는 장치 특성 검파기(90)과 구별하여 점선으로 묶여 있다. 어큐뮬레이터(168)는 또한 콤퍼레이터(170)에 연결되어 잇다. 콤퍼레이터(170)는 비트율 에러 제한 장치(172)에 응답하도록 연결되어 있다. 비트율 에러 제한기(172)는 시스템 선택 신호 S1, S2에 응답하도록 되어 있다. 통과/실패라고 정해진 콤퍼레이터(170)의 두 가지 출력은 각각 리셋 그리고 실패 카운터(174)의 카운트 단말기에 연결된다. 실패 카운터(174)는 체계 카운터(176)의 카운트 단말기에 연결된다. "R로" 신호로 지정된 실패 카운터(174)는 연속 시프트 등록기(130),(132),(134),(136)의 각 리셋 단말기에 연결된다. 콤퍼레이터(170), 비트율 에러제한기(172), 실패 카운터(174) 그리고 체계 카운터(176)는 코딩 시스템 검색 콘트롤러(86)와 확연히 구별하기 위해 점선으로 묶여 있다.

B+ 에 연결된 중심 단말기(178)를 가진 3군데 위치한 스위치가 체계 카운터(176)의 S 단말기에 연결된 "1"로 지정된 제 1 단말기가 설명되어 있다. "2"로 지정된 제 2 단말기는 체계 카운터(176)의 리셋 단말기에 연결된다. 그리고 "양쪽"이라고 지정된 제 3 단말기에는 연결되지 않는다. 연합 단말기의 스위치가 외부 장치 서브셋 선택기(88)와 확연히 구별하기 위해 점선으로 묶여 있다. 체계 카운터(176)의 두 개의 출력은 S1, S2라고 지정되었고 조정가능한 다상클럭(120), 코드 메모리(26), 윈도우 타이머(156) 그리고 에러 비트율 제한기(172)에 연결되었다. 적용 신호 디코더 또는 마이크로컴퓨터의 수행을 둘 다 포함하는 디코딩 장치에 있어서, 카운터(176)가 작동될 때는 어댑티브 가능 클럭(120)에 공급되는 출력을 활성화시켜 비트율 감지 과정에 대하여 타이밍 작동을 형성한다. 이것은 정정된 메시지 비트율이 수신되는지 여부를 결정하기 위해 두 개의 가능한 디코딩 체계 중 하나를 선택하는 것과 같다. 에너지 보존 부재(28)에 의해 적절히 선택된 시간에, 조정가능한 클럭(120)에서 나온 신호들은 가능 등록기 (130),(132),(134),(136)에 순서대로 제공된다. 특히, 카운터(124)에서 출력된 것은 입력 라인에서 각각의 등록기까지 자료의 이동 또는 증강을 일으킨다. 카운터(124)에서 나온 각각의 표본 클럭 펄스가 출력되는 동안 통신 수신기(20)에서 나온 정보 중 한 개 표본이 사용 가능하게 된 한 개 시리얼 시프트 등록기에 적용된다.

디멀티플렉서(128)는 시프트 등록기를 연속적이 되게 하여 파생되어 발생된 비트 패턴의 제 1 표본이 등록기(130), 등록기(132)의 제 2 표본, 등록기(134)의 제 3 표본 및 등록기(136)의 제 4 표본에 저장된다. 조정가능 클럭(120)는 기대되는 비트율의 20 배로 작동되어 카운터(124)에서 출력되는 것은 바람직한 표본 비율인 비트율의 4배가 된다.

시스템이 작동될 때, 실패 카운터(174)는 남아있는 모든 정보를 깨긋이 하기 위해 연속 시프트 등록기를 리셋한다. 덧붙여, 체계 카운터(176)는 코드 메모리(26)와 윈도우 타이머(156)용 정정 제한기에서 나온 선택된 디코딩 체계에 맞는 어드레스 정보를 선택하여 충분한 표본 자료가 배타적 OR 어레이(140)에 공급되었을 때, 특정 페이저 어드레스가 감지되었는지 확인하는 과정이 계속된다.

ECHO 및 POCSAG 시스템용 코딩 포맷을 검토함으로써 상기 될 수 있듯이, 다양한 시스템에서의 단어 길이가 각각 23 비트와 32비트이다. 도 8의 다이아그램 작동 예에서, ECHO 시스템이 선택되어 적당한 단어 길이가 23 비트가 되었다는 것을 가정하는 것이 편리하다. 들어오는 비트의 각각의 표본이 연속 시프트 등록기에 연속으로 적용되어 같은 기간 동안 92 표본 일련 시프트 등록기(130),(132),(134),(136)를 획득하는 것과 같은 것이 ECHO 시스템에 요구되는 데이터로 채워진다. 이러한 정보는 재조직되고 비트율 롬(166)에 공급되는 다중 채널(164)를 통해 공급된다. 이 비트율 롬은 시프트 등록기 내에서의 개인 비트 패턴과 비교되어 일치율을 결정하고 그럼으로써 입력 신호의 비트율이 확인되었는지를 확인하게 된다. 시프트 등록기에서의 데이터에 대한 일치 결정은 일치 표본 위치의 비료에 의해 표본 위치를 표시함으로써 이루어지고 위치 패턴의 다양한 비트 가치와 일치하는 에러 테이블을 포함하는 비트율을 사용함으로써 이루어진다. 각각의 샘플과 등록기에 있어서, 어큐뮬레이터(168)는 재조직된 자료용 총 에러를 결정한다. 이러한 정보는 콤퍼레이터(170)에 공급되어 비트율 에러 제한 회로(172)에서 선택된 체계에 적절한 제한선에 비교하는데 사용된다. 콤퍼레이터(170)에서 출력된 것은 통과 그리고 실패로 지정된 두가지 신호이다. 비트율이 정정되어 결정되고 그 정보가 ECHO 시스템에 수신되는 경우, 카운터(174)는 리셋된다. 이러한 리셋 작동은 상기 실패 카운터(174)가 다음 체계를 선택하기 위해 체계 카운터(176)를 능가할 수 없다는 것을 확실히 함으로써 검색 루틴에 우선권을 준다. 에러가 최대치를 초과하는 경우 콤퍼레이터(170)에서 산출된 것은 실패 신호를 작동시킨다. 4 가지 연속적인 표본 시도에서 어떠한 시스템도 감지되지 않는다면, 실패 카운터(174)는 체계 카운터(176)를 촉진시키고 조절 가능 다상 클럭(120)용으로 모든 종류의 시프트 등록기를 깨끗이 정리하는 새 타이밍 시간을 형성한다.

POCSAG 체계에 있어서, 데이터 표본 축적기는 128가지 표본이 있으며 이들은 멀티플렉서(138) 통해 다중채널(164)에 공급되어 추정되는 비트율이 어큐뮬레이터(168)에서 수용가능한 에러를 생산하는지 비교하게 된다. 또, 어큐뮬레이터(168)에서 출력된 것은 이제 POCSAG 시스템에 맞는 새로운 에러 제한기를 갖게 되는 콤퍼레이터(170)에 연결된다. POCSAG 시스템이 다시 정정되어 식별되는 경우에, 실패 카운터(174)는 리셋되어 디코딩을 우선화하여 상기 체계 안에 가둔다. 멀티플렉서(138)에 연결된 분리된 다중 채널(164)을 갖는 장점은 비트율 결정 절차가 신중하게 데이터를 재조직함으로써 이루어지고, 일단 체계가 올바르게 식별되면 연속 시프트 등록기(130),(132),(134),(136)에 들어있는 똑같은 정보들이 개인 페이저가 어드레스 되었는지 여부를 식별하는데 사용될 수 있다는 것이다.

적절한 시간에 다양한 타이밍 신호에 의해 지정되었듯이, 배타적 OR 어레이는 각 연속 시프트 등록기의 각 부로부터 적절한 8비트를 수신하여 코드 메모리(26)에 있는 정보와 비료하게 된다. POCSAG 시스템에 있어서 모든 32 비트는 비료되어 처리되기 때문에, 연속 시프트 등록기(130),(132),(134),(136)에 들어있는 정보는 배타적 OR 어레이(140)를 통해 동시에 8비트로 저리된다. 배타적 OR 어레이(140)에서 출력된 것은 에러 롬(140)과 연결된다. 전과 마찬가지로 이 롬은 에러의 숫자를 정하는데 있어서 간단히 메모리를 어드레스하고 그 위치에 두 패턴에서 차이가 나는 에러 수와 일치하는 수를 저정하여 빠른 처리를 할 수 있게 하는 장점을 갖는다. 이 에러 차이점은 테스트된 8 가지 표본마다 에러 어큐뮬레이터(144)에 공급된다. 표본 대 표본을 기초로 하여 에러 어큐뮬레이터(144)에서 나온 출력은 콤퍼레이터(146),(148)에 공급되어 에러의 수가 저수용제한보다 적은지 고수용제한선보다 많은지를 테스트하게 된다. 콤퍼레이터(146),(148)에서 출력된 것은 단어 1 감지 메모리에 공급된다. POCSAG 시스템은 단일 32 비트 단어를 배치 메시지 포맷의 소정의 위치에서 사용하는 반면 ECHO 시스템은 2 연속 23 비트 단어를 사용하는 것이 상기될 것이다. 그러나, 각각의 POCSAG 배치은 동기화 단어를 포함하고 POCSAG 체계 디코딩이 감지 체계 안의 단어 1을 이 동기화 단어에 일치하도록 하는 것이 좋다는 것이 발견되었다. 일단 단어 1이 감지되면, 어느 것이 ECHO 시스템 제 2 단어를 비동기 감지하는데 요구되는지 윈도우 타이머에 감지되지만 또한 적절한 POCSAG 페이저 어드레스 단어가 발견되는 동안의 프레임 기간의 시작과 끝을 윈도우 타이머가 형성하기 때문에 POCSAG 시스템에도 유용한 것이다. 어드레스 단어가 발견되지 않으면, 상기 시스템은 계속 작동하는 비트율 검파기가 충분한 실패 신호를 가져서 비트율 측정이 에러라는 것을 표시할 때까지 표본화를 계속한다. 이것은 두 시스템의 방송 및 다른 것으로의 교환이 끝났음을 의미한다.

다른 한편으로는, 어드레스의 제 1 단어가 양 시스템에서 올바르게 식별된다고 추정하면, 표준 검색 루틴이 제 2 단어에 대해 어느것이 단어 1 콤퍼레이터 에러 식별과 동일한지를 입증하고 그 단어가 올바르게 감지되었을 때 경보 패턴이 페이저 소유자에게 메시지 수신을 알리는 예보기에 공급되도록 경보 감지 래치가 작동하게 된다.

도 9는 데이터 표본화 및 시퀀싱 회로(76)와 표본 저장 회로(78)에 대한 전기적 개략도를 보여준다. 그러므로, 이는 적용 디코더와 마이크로컴퓨터 실시예에 모두 적용시킬 수 있다. 도 8에서 기술하였듯이, 조정 가능 클럭(120)는 파워-업 신호에 의해 작동하는 AND 122를 통해 연결된다. AND(122)에서 출력된 것은 게이트된 클럭 신호이고 카운터(124)의 클럭 입력 단말기에 공급된다. 카운터(124)의 20 단말기에서는 신호 BA, 2¹단말기에서는 신호 BB이다. 카운터(124)의 2²단말기는 카운터(126)의 클럭 단말기에 연결되고 인버터(125)를 통해 R 리셋 단말기에 연결된다. 나누기 5 카운터(124)의 2²단말기 또한 AND 게이트 (200),(202),(204),(206)의 제 1 입력과 연결되어 있다.

카운터(126)의 20 단말기에서 RA로 지정된 신호도 4 디코더/디멀티플렉서(128)의 이진수 A 입력 단말기와 연결되어 있다. 카운터(126)의 2¹단말기에서 RB로 지정된 신호도 디멀티플렉서(128)의 B 입력 단말기에 연결되어 있다. 디멀티플렉서(128)의 4개 단말기 출력에서는 RE1, RE2, RE3, RE4로 지정된 것이 신호들이다. 신호 RE1은 AND(200)의 제 2 입력에 연결되고 RE2는 AND(202)의 제 2 입력에 연결되고, RE3은 AND(204의 제 2 입력에 연결되고, RE4는 AND(206)의 제 2 입력에 연결된다.

입력이라고 지정된 통신 수신기(20)에서 나온 신호는 시프트 등록기(208),(210),(212),(214)의 자료 입력 단말기에 공급된다. 등록기(208),(210),(212),(214) 각각은 추가 알파벳 부호 A,D, G, K 를 갖는다. AND(200)에서 출력된 것은 시프트 등록기(208)의 클럭 단말기와 등록기(216),(218),(220)의 클럭 단말기에 연결된다. 등록기 (208)의 8 출력 단말기는 A1에서 A8까지로 지정된다. 등록기(208)의 A8 단말기는 등록기(216)의 자료 입력 단말기와 연결된다. 등록기(216)는 추가 알파벳 지정 B이고 등록기(216)의 8출력 단말기는 B1에서 B8까지로 지정된다. 등록기(216)의 B8 단말기는 등록기(218)의 자료 입력 단말기와 연결된다. 등록기 (218)는 추가 알파벳 지정 C이고 등록기(218)의 8출력 단말기는 C1에서 C8까로 지정된다. 등록기(218)의 C8 출력은 등록기(220)의 자료 입력 단말기와 연결되어 있다. 등록기(220)는 추가 알파벳 지정 N이고 N1에서 N8까지 지정된 8 출력 단말기이다. 체계 카운터(176)으로부터 S1으로 지정된 신호는 OR 게이트 (221)의 제 1 입력에 공급된다. OR(221)에서 출력된 것은 등록기(220)의 리셋 단말기에 연결된다. 실패 카운터(174)에서 나온 표본 리셋 신호는 OR(221)의 제 2 입력에 공급된다. 표본 리셋 신호는 또한 등록기(208),(216),(218)의 리셋 단말기에 공급된다.

AND(202)에서 출력된 것은 등록기(210),(222),(224),(226)의 클럭 단말기에 적용된다. 등록기 (210)의 8가지 출력 단말기는 D1에서 D8까지로 지정되었다. 등록기(210)의 D8 단말기는 등록기(222)의 자료 입력 단말기와 연결된다. 등록기(222)는 추가 지정 E이고 8가지 출력 단말기는 E1에서 E8까지 지정되었다. 등록기(222)의 E8 출력 단말기는 등록기(224)의 자료 입력 단말기와 연결되어 있다. 등록기(224)는 추가 알파벳 지정 F이고 8가지 출력 단말기는 F1에서 F8까지로 지정되었다. 등록기(224)의 F8 출력 단말기는 등록기(226)의 자료 입력 단말기와 연결되었다. 등록기(226)은 추가 알파벳 지정 O이고 8 가지 출력 단말기는 O1에서 O2로 지정되었다. OR(221)의 출력은 등록기(226)의 리셋 단말기에 연결된다. 실패 카운터(174)에서 나온 표본화 리셋 신호는 등록기(210),(2220,(224) 각각의 리셋 단말기에 공급된다.

AND (204)에서 나온 출력은 등록기(212),(228),(230),(232)의 클럭 단말기와 연결되어 있다. 등록기(212)는 또한 알파벳 지정 G이고 등록기(212)의 8가지 출력 단말기는 G1에서 G8으로 지정되었다. 등록기(212)의 G8 출력 단말기는 등록기(228)의 자료 입력 단말기에 연결된다. 등록기(228)는 추가 알파벳 지정 H이고 8가지 출력 단말기는 H1에서 H8까지 지정되었다. 등록기(228)의 H8 출력 단말기는 등록기(230)의 자료 입력 단말기에 연결된다. 등록기(230)는 추가 알파벳 지정 J이고 8가지 출력 단말기는 J1에서 J8까지로 지정되었다. 등록기(230)의 J8 출력 단말기는 등록기(232)의 자료 입력 단말기와 연결되어 있다. 등록기(232)는 추가 알파벳 지정 P이고 8가지 출력 단말기는 P1에서 P8까지로 지정되었다. OR (221)의 출력은 등록기(232)의 리셋 단말기에 연결된다. 실패 카운터(174)에서 나온 표본화 리셋 신호는 등록기(212),(228),(230)의 리셋 단말기에 각각 공급된다.

AND(206)의 출력은 시프트 등록기(214),(234),(236),(238)의 클럭 단말기에 연결된다. 등록기(215) 또한 알파벳 지정 K이고 등록기(214)의 8가지 출력 단말기는 K1에서 K8까지로 지정되었다. 시프트 등록기(214)의 K8 출력 단말기는 등록기(234)의 자료 입력 단말기에 연결되어 있다. 등록기(234)는 추가 알파벳 지정 L이고 8가지 출력 단말기는 L1에서 L8까지 지정되어 있다. 등록기(234)의 L8 출력 단말기는 등록기(236)의 자료 입력 단말기와 연결되어 있다. 등록기(236)는 추가 알파벳 지정 M이고 출력 단말기는 M1에서 M8까지로 지정되어 있다. 등록기(236)의 M8 출력 단말기는 등록기(238)의 자료 입력 단말기와 연결되어 있다. 등록기(238)는 추가 알파벳 지정 Q이고 8가지 출력 단말기는 Q1에서 Q8까지로 지정되어 있다. OR(221)에서 출력된 것은 등록기(238)의 리셋 단말기와 연결되어 있다. 실패 카운터(174)에서 나온 표본 리셋 신호는 등록기(214),(234),(236)의 리셋 단말기에 각각 공급된다.

조정 가능 클럭(120)을 작동할 때 예상 비트율보다 20배로 작동하며 이러한 비트율은 실시예의 두가지 표본화 장치 중 어는 것이냐에 따라 조정된다. 여기서 출력된 것은 때때로 에너지 보존 부재(28)에 의해 결정되고 AND 게이트(122)를 통해 카운터(124)에 공급된다. 카운터(124)에서 출력된 BA, BB 신호용 타이밍 다이아그램은 도 10에 보여진다. 비트율 신호의 20배는 5로 나누어져 표본 비트율의 4배의 펄스 시호를 발생시키게 된다. 이 표본율은 카운터(126)에 공급되고 또한 각각의 표본 기간에 맞게 AND(200),(202),(204),(206)를 가능하게 하도록 공급된다.

카운터(126)의 출력은 도 10에서 더 자세히 보여질 RA, RB신호이고, 멀티플렉서(128)의 입력 단말기에 연결된다. 멀티플렉서(128)는 각각의 연속 표본화 과정 기간 중 16 시프트 등록기의 수평선 중 어느것이 가능할까를 차례대로 선택한다. 비록 모든 4개의 AND 게이트가 샘플링 신호에 의해 가능하게 되더라도, 멀티플렉서(128)에서 나온 가능 신호는 선택적으로 AND 게이트를 통해 시프트 등록기의 다양한 행렬을 가능하게 한다.

각각의 행렬은 32 가능 비트정도의 샘플링 기간과 일치한다. 이러한 능력은 소정의 실시예의 두 시스템에 있어서 32 비트인 최대 단어 길이용으로 선택된 것이다. OR (221)을 통해 작동하는 체계 카운터(176)에서 나온 신호 S1의 기능은 어떤 시스템 1이 선택되는 기간동안 모든 표본화 간격에 대하여 시프트 등록기 (220),(226),(232),(238)를 리셋하는 결과를 낳아서, 최대 24 비트의 자료만 저장할 수 있게 하는 것을 알 수 있다. 더구나, 실패 카운터(174)가 체계 카운터(176)를 클럭킹하고 동시에 카운터(176)가 새로운 체계 선택 출력을 지정하기 위해 향상될 때마다, OR(221)을 통과하는 등록기(220),(226),(232),(238)을 포함한 모든 시프트 등록기가 리셋된다.

각각의 표본 간격 동안에, 데이터가 시프트 등록기 행렬 중 하나로 들어가고, 그에 따라서 시프트 등록기가 그 자료를 수신, 저장하기 위해 클럭된다. 표본 간격 동안 ECHO 시스템의 경우, 92 표본 간격이 지난 후, 12개 시프트 등록기 A,B,C,D,E,F,G,H,J,K,L,M은 자료로 채워질 것이고 충분한 시프트 등록기 위치가 24 비트 단어의 가능성에 할당되었기 때문에 C,F,J,M으로 지정된 시프트 등록기의 마지막 위치만이 예외가 된다. 그러나, 이후에 배타적 OR 어레이에 대해 자세히 설명하겠지만, 정보의 처음 23비트만이 사용된다. 자료 표본화 및 일련화 회로(76)의 작동에 대해 더 자세히 이해하려면 도 10을 참조하는 것이 좋겠다.

도 10은 자료 표본화 및 일련화 회로의 작동에 관하여 더 자세히 이해하기 위해 10A에서 10J로 지정된 10개의 다양한 타이밍 다이아그램을 보여준다. 도 10A는 조정 가능 클럭(120)의 출력 웨이브 형태를 보여주는데 그 형태는 각각의 기대 비트 간격에 20 펄스를 생산하는 주파수로 작동한다. 신호 BA와 BB는 각각 10B와 10C에 보여진다. 신호BA는 카운터(124)의 2⁰출력으로 작동하고 신호BB는 카운터(124)의 2¹단말기에서 생산된다.

도 10D는 카운터(124)의 2²출력으로 생산된 신호가 예상 비트 기간 동안의 4 배의 펄스 트레인을 정기적으로 발생시킨다. 이것은 회로에 대한 표본화 클럭 신호이다. 카운터(124)의 다양한 출력에 대한 쵸본 간격에 대하여 상대적 위기는 도 10B와 10D에 보여진다.

도 10E와 10F는 각각 카운터(126)의 2⁰, 2¹출력 단말기에서 신호가 생산된다. 이들은 RA와 RB로 지정된 출력 신호와 일치한다. 도 10G, 10H, 10I, 10J는 디멀티플렉서(128)에서 출력된 등록 가능 신호와 일치한다. 특히 도 10G는 RE1을 나타내고 도 10H는 RE2를 나타낸다. 도 10 Isms RE3를 나타내고 도 10J는 RE4를 보여준다.

자료 표본화 및 시퀀싱 회로(76)가 작동은 다양한 통제 신호의 타이밍에 의해 설명된다. 도 10D에 의해 지정된 각각의 샘플 신호 간격 사이에 신호 RE1, RE2, RE3, RE4 신호 중 하나와 한 신호들이 양논리 상태에서 적절한 AND 게이트가 선택 시프트 등록기의 자료 단말기에 사용되는 입력 신호 안에 들어있는 정보를 기록하는 표본 신호를 발생시키게 한다. 도 10G, H, I, J와 도 10D를 비료해보면 알 수 있듯이, 각각의 연속 샘플 신호 간격에 대하여 RE1에서 RE4까지 중 하나가 양이 되어, 시프트 등록기의 다음 행렬이 심플 간격 사이에서 자료 입력기에서의 입력 신호를 받아들일 수 있게 한다. 이후 각각의 샘플링 신호 간격과 등록기 가능성의 결합과 더불어, 벌티-비트 단어 각각에 대한 4 측정을 이루는 자료는 다양한 등록기에 기록된다. 등록기 A,B, C, N은 4가지 표본 클럭 단계의 가장 최초의 일련 정보를 포함한다. 등록기 D, E, F, O는 제 2 클럭 단계의 샘플을 포함한다. 등록기 G, H, J, P는 제 3 클록 단계 샘플을 포함한다. 등록기 K,L,M,Q는 제 4 클럭 단계 샘플 모두를 포함한다.

실패 카운터(174)에서 나온 샘플링 리셋 신호와 체계 카운터(176)에서 나온 체계 선택 라인(S1)은 OR(221)을 통해 시프트 등록기 N, O, P, Q의 리셋팅이 선택적으로 이루어지게 한다. 이렇게 실행하는 목적은 ECHO 시스템에 대한 자료를 측정하는 동안 32 비트 단어 길이가 불필요하여, ECHO 시스템이 케스트되거나 해독되는 동안 연속 시프트 등록기 N,O,P,Q가 계속 0에 리셋되고 그 상태를 유지할 수 있게 하는 것이다.

연속 시프트 등록기 모두의 출력 단말기에서의 정보들은 적절히 식별되어 멀티플렉서(138)에 공급된다.

수많은 다양한 장치가 도 9에 나타난 제 1 실시예를 만드는데 사용되면서, 모토로라 14000 시리즈의 CMOS 장치를 사용하는 것이 좋다는 것이 밝혀졌다. 카운터(124)는 동기화 가능 프로그램 4 비트 카운터인 MC141638B 모델을 사용하는 것이 좋다.

그런 장치들을 선택하게 되면 핀 2를 가진 클럭 단말기, 리셋 R, 핀 1을 가진 단말기와 일치하게 되고 2⁰,2¹,2²단말기는 각각 핀 14, 13, 12에 해당한다. 선행기술에 의하면 상기 카운터들은 상기 장치용 자료에 의해 지정된 것과 같은 추가적인 연결 관계를 요구하는 것을 알 수 있다. 나누기 4 카운터(126)는 또한 카운터(124)와 같은 방식으로서 같은 핀과 단말기 식별을 한다. 디멀티플렉서(128)는 4 디코더 디멀티플렉서중 하나에 대한 이중 이진수인 MC 1455B 타입이 좋다. 패키지 내에 들어있는 이중 장치들은 모두 디코딩하기에 충분하다. 특히, A 단말기는 핀 2와 일치하고 B 단말기는 핀 3과 일치하며 RE1에서 RE4까지에서 출력된 것은 핀 4, 5, 6, 7과 일치하게 된다.

알파벳 문자, A,B,C,D,E,F,G,H,,J,K,L,M,N,O,P,Q로 지정된 16가지 연속 시프트 등록기는 모두 MC14015B 타입에 적합하다. 이들은 이중 4비트 정적 시프트 등록기로서 8비트 시프트 등록기를 형성하도록 연결되어 있다. 그러한 선택이 행해지면 자료 단말기는 핀7과 연결된다. 클럭 단말기는 핀 9와 1에 연결되어야 한다. 리셋 단말기도 핀 6과 14에 연결되어야 한다. 처음 4개의 출력 단말기는 핀 5, 4, 3, 10에 연결되고 핀 10은 그 다음 둘째 4 비트 장치에 대한 자료 입력 단말기인 핀 15에 연결된다. 나머지 4개의 출력 단말기는 핀 13, 12, 11, 2에 연결된다. 이 장치를 선택하면 도 9의 1-8까지로 지정된 상응 출력은 다음 일련의 핀 5, 4, 3, 10, 13, 12, 11, 2와 일치하게 된다. 상기 장치를 모두 선택하고 데이터 시트를 검토하면 선행 기술에 있어서 다른 핀 열결이 적절한 힘과 배경이 있어야 한다는 것을 표시해줄 것이다.

도 11A와 11B는 도 8의 멀티플렉서(138)의 하부구조를 상세히 보여준다. 이 도면에 기술된 것을 보면, 연속 시프트 등록기의 단말기는 도 9의 각각의 단말기에 주어진 알파벳과 숫자로 지정되어 있다. 단말기 A1, B1, C1, N1는 각각 멀티플렉서(250)의 0-3 입력 단말기에 연결된다. 단말기 D1, E1, O1는 각각 멀티플렉서(252)의 0-3까지의 입력 단말기에 연결된다. 단말기 G1, H1, J1, P1은 멀티플렉서(254)의 0-3까지의 입력 단말기에 각각 연결되고, 단말기 K1, L1, M1, Q1은 각각 멀티플렉서(256)의 0-3 입력 단말기와 연결된다. 멀티플렉서 (250),(252),(254),(256) 각각은 도 9의 나누기 5 카운터(124)의 출력 단말기에서 나온 선택 입력 신호 BA, BB를 수신한다. 각각의 신호 BA, BB는 상응 입력 단말기인 멀티플렉서(250),(252),(254),(256)에 공급된다. 멀티플렉서(250),(252),(254),(256)의 출력 단말기는 각각 멀티플렉서(258)의 0-3 입력 단말기와 연결된다. 멀티플렉서(250),(252),(254),(256)의출력 단말기는 각각 신호 MT1, MT2, MT3, MT4이다. 멀티플렉서(258)는 또한 A, B로 각각 지정된 입력 단말기에 신호 RA, 뀨를 수신하는데 신호 RA, RB는 카운터(126)의 지정 단말기에서 나온 출력 신호이다. 멀티플렉서(258)에서 출력된 것은 SM1으로 지정된 신호이다.

단말기 A2, B2, C2, N2는 각각 멀티플렉서(260)의 0-3 입력 단말기에 연결된다. 단말기 D2, E2, F2, O2는 각각 멀티플렉서(262)의 0-3 입력 단말기와 연결된다. 단말기 G2, H2, J2, P2는 각각 멀티플렉서(264)의 0-3 입력 단말기와 연결되고 단말기 K2, L2, M2, Q2는 각각 멀티플렉서(266)의 0-3 입력 단말기에 연결된다. 멀티플렉서(260),(262),(264),(266) 각각은 상응 입력 단말기에서 신호 BA, BB를 수신한다. 멀티플렉서(260),(262),(264),(266)에서 출력된 것은 각각 멀티플렉서(268)의 0-3 입력 단말기에 연결된다. 멀티플렉서(260),(262),(264),(266)의 출력 단말기에서 신호는 각각 MT5, MT6, MT7, MT8이다. 멀티플렉서(268)은 각각 A, B 입력 단말기에서의 신호 RA, RB를 수신한다. 멀티플렉서(268)에서 출력된 것은 SM2로 지정된 신호이다.

단말기 A3, B3, C3, N3는 각각 멀티플렉서(270)의 0-3 입력 단말기에 연결된다. 신호 D3, E3, F3, O3은 각가 멀티플렉서(272)의 0-3 입력 단말기에 연결된다. 단말기 G3, H3, J3, P3는 각각 멀티플렉서(274)의 0-3 입력단말기에 연결된다. 단말기 K3, L3, M3, Q3는 각각 멀티플렉서(276)의 0-3 입력 단말기를 통해 연결된다. 멀티플렉서(270),(272),(274),(276) 각각은 상응 입력 단말기에서 신호 BA와 BB를 수신한다. 멀티플렉서(270),(272),(274),(276)의 출력 단말기는 각각 멀티플렉서(278)의 0-3 입력 단말기에 연결된다. 멀티플렉서(270),(272),(276)의 출력 단말기에서 신호는 각각 MT9, MT10, MT11, MT12이다. 신호 RA와 RB는 각각 멀티플렉서(278)의 A, B 입력 단말기에 연결된다. 멀티플렉서(278)에서 출력된 것은 SM3으로 지정된 신호이다.

단말기 A4, B4, C4, N4는 각각 멀티플렉서(280)의 0-3 입력 단말기에 연결된다. 단말기 D4, E4, F4, O4는 각각 멀티플렉서(282)의 0-3 입력 단말기에 연결된다. 단말기 G4, H4, J4, P4는 각각 멀티플렉서(284)의 0-3 입력 단말기에 연결된다. 단말기 K4, L4, M4, Q4는 각각 멀티플렉서(286)의 0-3 입력 단말기에 연결된다. 멀티티플렉서 (280),(282),(284),(286) 각각은 상응 입력 단말기에서 신호 BA, BB를 수신한다. 멀티플렉서 (280),(282),(284),(286)에서 출력된 것은 각각 멀티플렉서(288)의 0-3 입력 단말기에 연결된다. 멀티플렉서(280),(282),(284),(286)의 단말기에서 출력된 것은 신호 MT13, MT14, MT15, MT16에 각각 연결된다. 신호 RA, RB가 멀티플렉서(288)의 A, B 신호에 각각 사용된다. 멀티플렉서(288)에서 출력된 것은 SM4로 지정된 신호이다.

단말기 A5, B5, C5, N5는 각각 멀티플렉서(290)의 0-3 입력 단말기에 연결된다. 단말기 D5, E5, F5, O5는 각각 멀티플렉서(292)의 0-3 입력 단말기에 연결된다. 단말기 G5, H5, J5, P5는 멀티플렉서(294)의 0-3 입력 단말기에 각각 연결된다. 단말기 K5, L5, M5, Q5는 멀티플렉서(296)의 0-3 입력 단말기에 각각 연결된다. 각각의 멀티플렉서(290),(292),(294),(296)는 각각의 상응 입력 단말기에서 BA, BB 신호를 수신한다. 멀티플렉서(290),(292),(294),(296)에서 출력된 것은 각각 멀티플렉서(298)의 0-3 입력 단말기와 연결된다 .멀티플렉서(290),(292),(294),(296)에서 출력된 것은 각각 신호 MT17, MT18, MT19, MT20이다. 멀티플렉서(298)는 각각 A,B로 지정된 입력 단말기에서 신호 RA, RB를 수신한다. 멀티플렉서(298)에서 출력된 것은 SM5로 지정된 신호이다.

단말기 A6, B6, C6, N6은 멀티플렉서(300)의 0-3 입력 단말기에 각각 연결된다. 단말기 D6, ES6, F6, O6은 각각 멀티플렉서(302)의 0-3 입력 단말기에 연결된다. 단말기 G6, H6, J6, P6은 각각 멀티플렉서(304)의 0-3 입력 단말기에 연결된다. 단말기 K6, L6, M6, Q6은 각각 멀티플렉서(306)의 0-3 입력 단말기에 연결된다. 멀티플렉서(300),(302),(304),(306)은 상응 입력 단말기에서 신호 BA, BB를 수신한다. 멀티플렉서(300),(302),(304),(306)는 멀티플렉서(308)의 0-3 입력 단말기에 연결된다. 멀티플렉서(300),(302),(304),(306)의 단말기에서 출력된 것은 각각 신호 MT21, MT22, MT23, MT24이다. 멀티플렉서(308)는 각각 A, B로 지정된 입력 단말기에서 신호 RA, RB를 수신한다. 멀티플렉서 (308)에서 출력된 것은 SM6으로 지정된 신호이다.

단말기 A7, B7, C7, N7은 각각 멀티플렉서(310)의 0-3 입력 단말기에 연결된다. 단말기 D7, E7, F7, O7은 각각 멀티플렉서(312)의 0-3 입력 단말기에 연결된다. 단말기 G7, H7, J7, P7은 각각 멀티플렉서(314)의 0-3 입력 단말기에 연결된다. 단말기 K7, L7, M7, Q7은 멀티플렉서(316)의 0-3 입력 단말기에 각각 연결된다. 멀티플렉서(3100,(312),(314),(316) 각각은 상응 입력 단말기에서 신호 BA, BB를 수신한다. 멀티플렉서(310),(312),(314),(316)에서 출력된 것은 각각 멀티플렉서(318)의 0-3 입력 단말기에 각각 연결된다. 멀티플렉서(310), (312),(314),(316)의 출력 단말기에서는 신호 MT25, MT26, MT27, MT28이 각각 나온다. 멀티플렉서(3180은 입력 단말기 A, B에서 각각 신호 RA, RB를 수신한다. 멀티플렉서(318)에서 출력된 것은 SM7로 지정된 신호이다.

단말기 A8, B8, C8, N8은 각각 멀티플렉서(320)의 0-3 입력 단말기에 연결된다. 단말기 D8, E8, F8, O8은 각각 멀티플렉서(322)의 0-3 입력 단말기에 연결된다. 단말기 G8, H8, J8, P8은 각각 멀티플렉서(324)의 0-3 입력 단말기에 연결된다. 단말기 K8, L8, M8, Q8은 각각 멀티플렉서(326)의 0-3 입력 단말기에 연결된다. 멀티플렉서 (320),(322),(324),(326) 각각은 상응 입력 단말기에서 신호 BA, BB를 수신한다. 멀티플렉서(320),(322),(324),(326)에서 출력된 것은 각각 멀티플렉서(328)의 0-3 입력 단말기에 연결된다. 멀티플렉서(320),(322),(324),(326)의 출력 단말기에서의 신호는 MT29, MT30, MT31, MT32이다. 멀티플렉서(328)은 각각 입력 단말기 A, B로 지정된 입력 단말기에서 신호 RA, RB를 수신한다. 멀티플렉서(328)에서 출력된 것은 SM8로 지정된 신호이다.

멀티플렉서(138)의 하부구조의 작동에 대해 더 자세히 이해하기 위해서는 소정의 실시예에서 사용된 13 타이밍 신호를 보여주는 도 12 A-M까지를 참조하면 된다. 도 12A는 조정 가능 클럭(120)에서 출력된 것을 보여준다. 도 12B는 예상 비트 간격당 4개의 샘플 간격 비율로 발생하는 샘플링 신호를 보여준다. 도 12C,D,E,F는 멀티플렉서(138)의 하부구조에서의 제 1 배치에서의 상응 0-3 입력 단말기를 작동시키는 0 바이트에서 3 바이트 신호와 일치한다. 특히, 도 12C-F에서 볼 수 있는 바이트 0에서 바이트 3까지는 멀티플렉서(250)의 0-3 입력 단말기를 활동시킨다. 도 12G-J는 멀티플렉서(128)를 통하는 신호 RA, RB에서 파생된 신호 RE1-RE4의 긴 간격을 보여준다. 도 11A에서는 멀티플렉서(258)는 멀티플렉서(128)과 일치하고 멀티플렉서(258)의 0-3 입력 단말기는 각각 RE1-RE4 시간 간격 동안 각각 활동된다.

예를 들어, SM1 신호의 발생을 고려해보라, 샘플링 클럭 신호 동안에, 모든 연속 시프트 등록기의 출력 단말기는 효과적으로 분리되고, 샘플링 클럭 신호의 끝부분에만 연결된다. 멀티플렉서(250),(252),(254),(256)는 모두 도 12C, D, E, F에서 보여진 웨이브형태에 응답하여 적절한 때에 0-3 입력 단말기가 활동하도록 한다. 4개의 완전 샘플링 시간동안 신호 SM1의 정보가 다음 시퀀스 A1, B1, C1, N1, D1, E1, F1, O1,G1, H1, J1, P1, K1, L1, M1, Q1에 저장된다. 사실, 16개 등록기의 모든 처음 비트들은 물결 출력 형태로 연속적으로 배열된다. 그러나, 멀티플렉서(138)에서의 출력을 더 자세히 이해하기 위해서는 동시에 8 가지 출력, SM 1-8을 모두 살펴볼 필요가 있다. 다음에 오는 설명은 RE1 신호의 1 레벨 즉 연속 시프트 등록기의 제 1열에 액세스하는 동안 정보의 전이를 설명하는 것이다. 주어진 간격 동안 출력 신호 SM1에서 SM8 신호는 연속 시프트 등록기의 제 1 열인 제 1 바이트 (바이트 0)이라고 언급된 8비트 모두를 이룬다. 즉, 연속 시프트 등록기(208)에서 출력된 것은 모두 멀티플렉서(138)을 통해 전이되고 배타적 OR 어레이(140)에 공급된다. 제 2 바이트 타이밍 간격(바이트1) 동안에는, SM1-SM8 신호가 제 2 바이트 또는 제 2 등록기(216)에 저장된 8개 이진수 데이터 비트 모두를 구성한다. 도 12E에서 보여진 제 3 간격(바이트2) 동안에 등록기(218)에 들어있는 모든 정보는 상응 SM1-SM8에 의해 전이된다. 시스템 1이 선택되지 않아서 연속 시프트 등록기(220)가 리셋되지 않는다는 것을 가정하고 난 뒤, 도 12 F에 지정된 제 4 간격(바이트3)동안 등록기(220)안에 들어있는 모든 정보는 SM1-8 신호에 의해 배타적 OR 어레이(140)에 전이된다.

그러므로, 멀티플렉서(138)는 16개의 시프트 등록기를 접수하여 행, 렬을 맞추어 배열하고 먼저 행을 선택하고 4열을 통해, 또는 왼쪽에서 오른쪽으로 작동하는 등록기를 통해 일련화하며 4열의 각각에 들어있는 8비트 정보를 모두 전달하는 기능을 한다. 최대 단어 길이를 이루는 4 바이트를 완성하면 D,E, F, O라고 지정된 등록기들이 있는 다음 행이 선택되고, D, E, F, O 각각의 등록기에 들어있는 8비트 정보 자료는 모두 배타적 OR 어레이(140)에 전달된다. 그리고 나서, 등록기 G, H, J, P가 있는 제 3 행이 선택되며, 0-3까지 각각의 바이트 간격 동안, 등록기 G, H, J, P안에 들어있는 8비트 정보들이 모두 배타적 OR 어레이(140)에 전이된다. 4행을 선택하는 동안, 등록기 K, L, M, Q 안에 들어있는 8비트 자료 정보들이 모두 배타적 OR 어레이로 옮겨진다. 따라서, 자료들이 표본화되고 재조직되어 참조한 방식에 알맞게 배타적 OR 어레이에 전달되는 것이다. 다른 여러 가지 데이터 재조직 방법도 같은 방식의 비교를 하기 위해 선택될 수 있다. 그러나, 본 발명의 도식에서는 이중 4채널 자료 선택기/멀티플렉서인 MC 14539B인 멀티플렉서 장치를 선택하는 것이 좋다는 것을 알 수 있다. 상기 패키지에는 두 장치가 있어서, 핀을 일치시키는 것은 오직 한 장치에만 사용될 것이다. 이중 패키지에서 제1 장치를 선택하면, A와 B 입력 단말기는 각각 핀 14와 2에 대응된다. 0-3 입력 단말기는 핀 6, 5, 4, 3에 대응되고, 출력 단말기는 핀 7에 대응된다. 14539B 장치 타입을 사용하는 것이 도 11A와 11B의 40가지 멀티플렉싱 장치에 적절하다. 모두 같은 방식으로 연결되는데 멀티플렉서 (258),(268),(278),(288),(298),(308),(328)행들은 A, B 입력 단말기의 신호 RA, RB를 수신하여 열선택멀티플렉서의 작동 주파수의 4분의 1 에 해당하는 주파수로 작동하는 점에서 예외가 된다. 도 12는 또한 3가지 추가 타이밍 다이아그램을 보여준다. 도 12K, 12L, 12M은 이후에 더 자세히 설명될 것이다.

도 13은 배타적 OR 어레이(140)와 에러 롬(142)와 코드 메모리(26)의 구조를 자세히 설명하고 있다. SM1, SM2, SM3, SM4, SM5, SM6, SM7, SM8로 지정된 멀티플렉서(258),(268),(278),(288),(298),(308),(318),(328)들은 각각 배타적 OR 의 (350),(352),(354),(356),(358),(360),(362),(364)의 제 1 입력 단말기에 적용된다. 코드 메모리(26)는 체계선택신호 S1, S2와 제 2 단어선택신호를 수신할 수 있도록 연결된 입력 단말기를 포함하고 있다. 덧붙여, 바이트 선택 입력에 일치하는 신호 BB, BA는 코드메모리(26)의 입력 단말기에 공급된다. 코드 메모리(26)의 출력 단말기는 CP1에서 CP8까지와 CO1에서 CO8 까지로 지정되어 있다. 일련의 시프트 등록기의 정보를 바이트 선택한 것과 일치하는 BA, BB 신호에 의해 지정된 바이트에 있어서, 코드 메모리에 저장된 페이저 어드레스 코드의 8비트 바이트에 상응하는 8비트 정보들은 CP1-CP8 단말기에 전달된다. CP1-CP8 단말기들은 각각 배타적 OR (350),(352),(354),(356),(358),(360),(362),(364)의 제 2 입력에 연결된다. CO1-CO8 단말기는 다양한 장치들에 연결되는데 이후 자세히 설명할 것이다. CO1-CO3 단말기들은 POCSAG 프레임 식별 비트로 사용되고 CO4-CO8은 선택 가능 신호이다.

배타적 OR 의 작동을 다시 상기해 보면, 신호가 같으면 출력은 0이고 신호가 다르면 출력은 1이다. 그러므로, 배타적 OR은 시프트 등록기의 각 바이트 안의 8 비트가 코드 플러그 메모리(26)에 저장된 코드 단어 어드레스와 일치하는지 여부를 결정하기에 유리한 논리 게이트임을 알 수 있다. 도 11에서 볼 수 있는 바와 같이, 배타적 OR (350)-(364)까지의 각각의 바이트 신호 SM1-SM8에 상응하는 8 이진수가 설치된다. 소정의 실시예에서는 기껏해야 4개인 8비트 바이트 각각에 상응하여, 코드 메모리(26)에 저장된 메모리 어드레스에 상응하는 바이트는 배타적 OR(350)-(364)와 비교되면서 접근된다. 신호 BA, BB를 각각 조합한 것에 대한 배타적 OR의 출력은 각각의 감지된 8 비트 바이트 모드 단어와 코드메모리로부터의 8 비트 바이트 저장 코드 어드레스 단어를 비료한 것과 일치한다. 배타적 OR (350),(352),(354),(356),(358),(360),(362),(364)의 출력은 AND 게이트(366),(368),(370),(372),(374),(376),(378),(380)의 제 1 입력에 연결된다.

바이트 선택 신호 BA는 NAND 게이트(382)의 제 1 입력게 공급되고, 인버터(383)를 통해 NAND 게이트(384)의 제 1 입력에 공급된다. 바이트 선택 신호 BB는 NAND(382)의 제 2 입력과 NAND(384)의 제 2 입력에 공급된다. 체계 선택 카운터(176)의 S1 출력은 NAND(382)의 제 3 입력과 NAND(384)의 제 3 입력에 공급된다. NAND(382)의 출력은 AND(366),(368),(370),(372),(374),(376),(378),(380)의 제 2 입력에 연결된다. NAND(384)의 출력은 AND(380)의 제 3 입력에 연결된다. AND(366),(368),(370),(372),(374),(376),(378),(380)의 출력은 각각 에러 롬(142)의 A0-A7 어드레스 입력 단말기에 연결된다. 에러 롬(142)의 출력 단말기는 B0, B1, B2, B3로 지정된다.

배타적 OR 어레이(140)과 에어 롬(142) 작동시에는 도 9에서의 다양한 연속 시프트 등록기 행들에 저장된 8 비트 바이트 정보들과 코드 플러그 메모리(26)안의 8비트 바이트의 얻레스 단어를 비료하여 제공하는 기능을 한다. 앞에서 설명했듯이, 배타적 OR은 입력이 다를때는 1 논리 레벨 출력, 입력 레벨이 같을 때는 0 논리 레벨 출력을 갖는다. AND (366),(380)까지의 가능성은 NAND(382),(384)에 의해 제어된다.

S1 체계와 함께 바이트 선택 신호 BA, BB는 NAND(382)의 입력에 공급된다. NAND(382)는 BA, BB와 S1이 1 논리 레벨에 있어서, 모든 AND 게이트 (366)-(380) 의 기능을 억제할 때마다 0 출력을 갖게 된다. 도 10을 참조하여, 4번째 바이트 기간(바이트 3)동안, BA, BB가 1 레벨에 있다고 정한 대로 NAND(382)의 출력은 0이 되고, 배타적 OR 어레이(140)과 에러 롬(142)의 상호 관계작용을 못하게 한다. 이러한 작동은 수신 및 해독된 정보의 제 4 바이트 부분에서 아무 정보도 에러 롬으로 전이되지 않도록 하기 위해 제공되는 것이다. 도 9를 상기해보면, 신호 S1이 1 레벨인 곳에서의 시스템 1 선택 모드 동안에 등록기 N, O, P, Q는 리셋 상태에 있고, 따라서 데이터를 수신할 수 없었다. 디자인의 중복에 따라, 4번째 바이트 가능 주기 동안, 모든 AND 게이트(366)-(380)는 기능하지 못하게 되고 에러 롬(142)오부터 배타적 OR을 연결하지 못하게 된다. ECHO 코딩 시스템에서는 23 비트 단어인 23 비트 정보만 사용된다. 신호 BA, BB와 체계 선택 신호 S1을 역으로 하면 NAND(384)의 입력에 공급된다 NAND 게이트(384)는 모든 입력 신호가 1 레벨일 때 0 출력을 갖게 되고 이러한 작용은 제 3 바이트 기간 동안에만 발생한다. 따라서, 제 3 바이트 기간(바이트 2)동안 8가지 가능 비트 중 7개만이 에러 롬(1420에 전달된다. 따라서, 23 단어 ECHO 코딩 형태는 에러 결정시에 계속 사용된다.

코드 플러그 메모리(26)의 작동은 먼저, 소정의 개인 페이징 어드레스 단어를 저장하고 그들을 배타적 OR 어레이에 공급하여 올바른 어드레스가 감지되었는지 여부를 결정하게 한다. 따라서, 코드 메모리(26)는 우선 8 어드레스 메모리에 의한 N, 8 비트 선택 단어메모리의 두 영역으로 구성된다. 상기 선택 단어는 경보 패턴 회로(72)에 공급된다. 따라서, 지정된 코드 어드레스에 있어서, 다른 경보 패턴이 쓰이고 따라서 비상 페이징과 일반 페이징 사이의 구별을 할 수 있게 된다.

코드 메모리(26)은 체계 선택 신호 S1, S2와 제 2 단어 선택 신호에 의해 접근된다. ECHO는 두 번째 어드레스 단어를 사용하고, POCSAG 시스템의 비동기화 디코딩의 경우에 제 2 단어는 32 비트 개인 페이저 어드레스 단어이다. 멀티플렉스 횔와 일치하는 신호 BA, BB는 코드 플러그 메모리(26)에 공급되어, 8비트 바이트 선택이 적절한 때에 배타적 OR 어레이(140)에 전이될 수 있게 한다.

앞에서 설명했듯이, 에러 롬(142)은 배타적 OR 어레이(140)에 의해 발생한 입력 어드레스 패턴에 대한 에러의 숫자와 일치하는 숫자가 발견되는 특정 장소에 어드레스 하기 위해 인풋에서의 논리 레벨을 사용한다. 이 에러 숫자는 이진수 형태로 입력되고 에러 롬(142)의 출력 단말기에 공급된다. 테이블 순람 방식으로 에러를 결정하는 절차는 작동 속도를 증가시킨다. 에러 롬(142)에 들어있는 자료를 완전히 이해하기 위해서, 테이블은 다소 작은 장치에 포함되어야 한다. 에러 롬(142)에는, 8가지 어드레스 입력 테이블이 있기 때문에, 4비트 단어 롬에 의해 256 밖에 없지만, 반면 설명을 목적으로 함에 있어서, 테이블 I는 에로 롬(142)에 저장된 정보 타입을 나타내주는 4 에러 테이블 배열에 의한 16 가지를 보여준다. 테이블 I에 따르면, 첫 번째 4열은 4 비트 에러롬에 의한 16가지에 대한 4개의 이진수 입력의 논리 레벨을 보여주고, 5열은 비교된 신호 사이에서의 에러 숫자인 출력에 해당하는 십진수 숫자를 보여준다. 이 에러 테이블의 작동을 완전히 이해하기 위해서는, 어드레스 입력의 라인 접근이 배타적 OR 장치의 출력에서 나왔다는 것을 반드시 기억해야 한다. 나머지 4 열은 배타적 OR 어레이에서 나온 에러 숫자에 해당하는 십진수 값에 대한 이진수를 보여준다. 따라서, 선행기술에서는 에러 롬(1420에 든 정보 타입을 쉽게 복사할 수 있다.

도 13은 본 발명에 대한 적용 신호 디코더 실시예에 더 잘 맞는데, 마이크로컴퓨터의 산술적 논리 단위가 해당 통합 회로 장치와는 다소 다른 방식으로 기능하는 배타적 OR에 제공되는 것을 예방하는 마이크로 컴퓨터 실시예를 설명할 것이다. 코드 플러그 메모리(26)는 상업적으로 유용한 니크롬 PROM에서 형성되었는데 니크롬 PROM은 체계 선택 신호, 바이트 선택 신호 BA, BB 그리고 제 2 단어 선택 신호에 의해 사용할 수 있는 여러개의 어드레스 선택 라인을 가지고 있다. 총 이진수 단어 길이는 다소 임의적이며, 선택된 것은 개인 페이저 어드레스 단어에 N 곱하기 8이고 옵션을 지정하기 위한 추가 8비트이다.

여러 가지의 논리 장치가 사용될 수 있으면서 3가지 입력 NAND(382),(384),용 MC14023UB의 장치를 사용하는 것이 편리함을 알 수 있다. MC14081B는 두 입력 AND(366),(368),(370),(374),(376),(378)에 적절하고 MC14082B는 AND(380)용 4 입력 AND 게이트 에 적절하다. 더구나, MC14070B는 4 패키지 배타적 OR 게이트를 제공하는데 배타적 OR 어레이(140)에 적절하다. 사실, 상기 장치들은 4 패키지에 들어있고, 8 배타적 OR 게이트가 요청되어, 두 개의 IC 장치를 사용하는 것이 필요하다. 모든 논리 게이트는 기껏해야 둘 또는 세 개의 입력과 한 개의 출력을 갖기 때문에, 핀을 식별할 필요는 없고 데이터 시트를 검토한 선행기술자가 쉽게 이 장치에 졉속할 수 있다.

또한, 에러 롬(142)용 MCM14524 타입의 일부 장치를 사용하는 것이 유리하다는 것을 알 수 있다. 이 1024 비트 리드 온리 메모리는 소정의 실시예에 필요한 4 테이블에 의한 256용 충분한 공간을 제공한다. 다시, 선행기술에서는 추가 핀 연결이 IC에 전력과 토대를 공급하도록 만들어져야만 한다. 표준 관계에 있어서, A0-A7 어드레스 입력 단말기는 핀 15,14,7,9,10,11,12,13으로 지정된다. 대응 출력 단말기 B0-B3는 핀 3, 4, 5, 6에 대응한다.

도 14는 원래 도 8에 설명했던 애더/어큐뮬레이터의 하부구조를 보여준다. B0-B3로 지정된 에러 롬(142)의 출력 단말기는 각각 이진수 4 비트 애더(400)의 처음 4 입력 단말기에 연결된다. 애더(400)의 캐리 인(CIN) 단말기가 기초가 되고, 캐리 아웃(CO) 단말기는 이진수 4 비트 애더(402)의 전달 입력 단말기에 연결된다. 애더(400)의 4개의 출력 단말기는 4 비트 D 타입 등록기(404)에 연결된다. 등록기(404)의 4개의 출력 단말기는 각각 애더(400)의 두번째 4 입력 단말기에 연결된다. 이진수 애더(402)의 첫번째 4개의 입력 단말기가 기초가 된다. 애더(402)의 출력 단말기는 4비트 D 타입 등록기(406)의 4개 입력 단말기와 연결된다. 출력 등록기(406)의 처음 두 개의 출력 단말기는 애더(402)의 5번째 6번째 입력 단말기에 역으로 연결된다. 7번째, 여덟 번째 입력 단말기가 기초가 된다.

등록기(404)의 4개의 출력 단말기는 각각 버퍼 메모리(408)의 자료 입력 단말기에 연결된다. 등록기(406)의 처음 두 개의 출력 단말기는 4개의 복수 포트 버퍼 등록기(410)에 의해 처음 두 개의 데이터 입력 단말기에 연결된다. AND(122)의 출력으로부터 게이트 제어된 클럭 신호는 NOR 게이트 (412)의 제 1 단말기와 버퍼 메모리(408)의 클럭 입력과, 인버터(414)를 통해 AND 게이트(416)의 제 1 입력과, AND 게이트(418)의 제 1 입력에 제공된다. 카운터(124)의 2²단말기에서 출력된 표본 신호와 도 10에 나타난 그 웨이브 형태는 NOR(412)의 제 2 입력과, AND(416)의 제 2 입력과 AND(418)의 제 2 입력에 공급된다. NOR(412)의 출력은 4 비트 D 타입 등록기(404),(406)의 클럭 단말기에 연결된다. NOR(412)의 출력은 또한 클럭 A를 지정한 신호이다. AND(416)에서의 출력은 등록기(404),(406)의 리셋 단말기에 연결된다. 게이트 제어된 클럭 신호는 또한 버퍼 메모리(408),(410)의 단말기의 클럭 입력에 연결된다.

버퍼 메모리(408),(410)는 4대 4 멀티 포트 등록기로서 4단어 중 하나를 쓰면서 다른 두 단어를 따로 읽을 수도 있다. 신호 BA, BB는 그 웨이브형태가 도 10B와 10C에 각각 나타나 있는데, 이들은 등록기(408),(410)의 ROA와 RIA 입력 단말기에 공급된다. 웨이브형태가 도 10E, F에 나타나 있는 신호 RA와 RB는 각각 등록기(408),(410)의 입력 단말기 W0, W1에 공급된다. AND(418)의 출력은 등록기(408),(410)의 WE 입력 단말기에 연결된다.

등록기(408)의 4 출력 단말기는 4비트 애더(420)의 8번째 입력 단말기를 통해 5번째에 연결된다. 등록기(410)의 처음 두 출력 단말기는 4비트 애더(422)의 처음 두 입력 단말기에 연결된다. 애더(420)의 캐리 인 단말기 CIN이 기초가 되고 애더(420)의 CO 단말기가 애더(422)의 CIN 단말기에 연결된다. 애더(420)의 4출력 단말기는 각각 4 비트 D 타입 등록기(424)의 4 입력 단말기에 연결된다. 애더(422)의 4 출력 단말기는 각각 4 비트 D 타입 등록기(426)의 4 입력 단말기에 연결된다. AND(416)의 출력은 D 타입 등록기(424),(426)의 R 단말기에 연결되고 NOR (412)의 출력은 등록기(424),(426)의 CL 단말기에 연결된다. 등록기(424)의 4 출력 단말기는 각각 애더(420)의 처음 4 입력에 연결된다. 등록기(426)의 4 출력 단말기는 각각 애더(422)의 8번째 입력 단말기를 통해 5번째에 연결된다.

4 가지 D 타입 등록기(424)의 4 출력 단말기에서 신호는 AC1, AC2, AC3, AC4이고 4 비트 D 타입 등록기(426)의 신호는 AC5,AC6,AC7,AC8이다. 이러한 신호들은 이후에 에러 비교기에 공급되는 축적기 출력 신호들이다. AND(416)의 출력에서는 축적기 리셋으로 지정된 신호와 AND(418)의 출력에서 축적기 리드라고 지정된 신호이다.

도 14에 나타난 어큐뮬레이터(144)의 하부구조의 작동을 이해하기 위해서는 도 12K,L,M를 언급하는 것이 좋다. 도 12K는 D 타입 등록기(404)와 (406)의 클럭킹 단말기에 공급된 클럭 A의 웨이브 형태를 보여주고 있다. AND (418)의 출력에 형성된 축적기 리드 신호는 도 12L에 나타나 있고 AND (416)의 출력에 형성된 축적기 리셋 신호는 도 12M에 나타나 있다. 어큐뮬레이터(144)는 작동시 에어 롬(142)의 출력 단말기 B0-B3에서 나오는 신호 정보를 수신한다. 4 비트 이진수 애더(400),(402)는 4 비트 D 타입 등록기(404),(406)에 연결되어 어큐뮬레이터 실행을 하게 한다. 애더 혼자서는 클럭이 장치되 장치가 아니고 따라서 어큐뮬레이터로서의 기능을 할 수 없다. D 타입 등록기를 추가하면 래칭 작동을 하여 총합을 얻을 수 있다.

배타적 OR 어레이(140)의 각각의 8 비트 비교 작동에 있어서, 4 비트 애더(400)에 고읍되는 에러 롬(142)에서 나온 대응 출력이 있다. 4 비트 애더(400),(402)는 각각의 등록기 비교를 시작할 때 0까지 모두 삭제되고 각각의 바이트 선택 펄스 동안 에러 롬(142)안에 든 에러 정보가 읽혀지고 애더에 공급되며 애더에서 출력된 것은 D 타입 등로기에 래치된다. D 타입 등록기에서의 계수는 애더의 입력으로 피드 백 되어 에러 롬(142)로부터 나온 다음 에러 가치에 가산된다. 이러한 실행은 연속적으로 에러 바이트 0의 총합, 에러바이트 0과 1의 총합, 바이트 0,1,2의 총합 마지막으로 바이트 0,1,2,3의 총합을 구하게 한다.

등록기(408),(410)에 의해 형성된 4 대 8 메모리에 공급된 출력은 에러 롬(142)으로부터 나온 4가지 에러 계수를 추가함으로써 최종 에러 총합을 구할 수 있게 된다. 나중에 자세히 설명하겠지만 4 대 4 멀티 포트 등록기(408),(410)는 선택적으로 가능하게 되어 4 바이트 에러 가치의 총합을 수신하게 된다. 애더와 래칭 장치의 작동을 자세히 이해하기 위해 도 12K, 12L, 12M, 을 참조해야 한다. 도 12K는 4 비트 D 타입 등록기(404),(406)의 클럭 입력 단말기에 전해진 클럭 A 신호용 타이밍 펄스를 보여준다. 이 신호는 각각의 바이트 선택 신호의 중앙에서 에러 계수 정보의 클럭킹을 할 수 있게 한다. 따라서, 일련의 시프트 등록기에서 배타적 OR 어레이까지 정보가 전달되어 에러 롬(142)에서 나온 출력을 수신하여 애더(400),(402)의 가산 작동을 통해 그들을 모두 더할 수 있게 한다. 에러 롬(142) 출력이 AND(418)에서 파생된 축적기 리드 신호와 각각의 4 등록기 바이트용 래치(404),(406)에 저장된 값에 더해지고, (408),(410)에 의해 형성된 버퍼 메모리에 최종 에러 계수가 전이된다. 어큐뮬레이터 리셋 신호는 AND(416)으로부터 공급되고 D 타입 등록기(404),(406)을 리셋시킨다. 리셋은 표본 시간이 끝날 때인 축적기 리드 펄스 종료시에 발생한다. 따라서, 다음 바이트 작동에서 나오는 새로운 자료를 도입하기 전에 래칭 등록기가 깨끗해지고 다음 에러 바이트 정보를 접수하고 어큐뮬레이터를 통해 처리하도록 애더가 준비된다.

4대 4 멀티 포트 등록기(408),(410)를 작동시키는 것은 버퍼 메모리를 작동시키는 것과 같다. 이 등록기들은 각각 정보를 저장하여 애더(400),(402)의 정상적인 작동을 방해하지 않으면서 4비트 애더(420),(422)에 정보가 전해지게 된다. 등록기(408),(410)에 의해 제공된 버퍼 메모리의 기능은 샘플 등록기의 각 행에 대한 8비트 에러를 모두 축적하는 것이다. 4 비트 애더(420),(422)는 버퍼 메모리와 연결되어 버퍼 메모리에 4 에러 총 계수 내용을 가산시키고 코드 메모리(26)의 어드레스 단어에 4 가지 샘플 등록기를 비교한 총 에러 계수를 제공한다. 4 비트 애더(420),(422)의 작동은 애더(400),(402)의 작동 방식과 같고, D 타입 등록기(424),(426)의 래칭 작동은 래치 (404),(406)의 작동과 비슷하다. 또, 신호 A는 클럭 단말기에 제공되고 AND(416)의 출력으로부터 나온 어큐뮬레이터 리셋 신호는 래치 처럼 사용되는 D 타입 등록기의 리셋 단말기에 적용된다.

버퍼 메모리는 2개의 멀티 포트 등록기(408),(410)으로 이루어진다. 이들은 4 단어중 하나를 쓰면서 두 단어 중 하나를 독립적으로 읽을 수 있다. 그러므로, 적절한 때에, AND(418)의 출력에서 진전된 어큐뮬레이터 리드 신호가 등록기 래치(404),(406)의 출력에서 최종 4 바이트 비료된 총 합을 버퍼 메모리에 부과하여 4 비트 애더(420),(422)에 의해 총합이 구해지게 된다. 버퍼 메모리의 정보를 완전히 이해하기 위해서 어떠한 때라도, 래칭 등록기(404),(406)의 출력에서 생성된 바이트 합의 총합에 대한 최종 4가지 합계를 어드레스로 끄집어 낼 수 있는 위치에 저장되어야 한다. 따라서, 4 비트 애더(400),(402)의 제 1 결합이 연속 시프트 등록기의 어떤 행에 있는 에러들을 합산하고, 애더(420),(422)의 조합인 제 2 세트가 최종 4 등록기를 비교하기 위해 단어의 총 에러 수를 합산한다. 전체 애더(420),(422)가 수신하는 정보들은 버퍼 메모리에 저장되고, 동일한 타이밍 펄스 동안 클럭 A 신호에 의해 나타난 것처럼, 총 16개 등록기 배열에 대한 총 에러가 합산되고 그 결과가 래칭 등록기(424),(426)의 출력에 나타난다. 각각의 추가 샘플 펄스와 함께, 총 에러는 래칭 등록기(404),(406)의 출력에 의해 생산된 새로운 바이트 에러의 순 효과와 같아지도록 변화한다. 따라서, 래칭 등록기(424),(426)의 출력에서 신호는 어떤 시점에서 도 9에 나타난 16개 등록기의 총 에러를 모두 더한 것이다. 최종 출력 단말기는 AC1-AC8을 생산해 내는데 이것들은 감지된 이진수 신호 패턴과의 비교로부터 발생한 총 에러의 순가치와 일치한다. IC의 숫자가 어큐뮬레이터(144)에 사용되면서 어댑티브 신호 디코더 실시예에 대하여, 애더(400),(402),(420),(422)에 대한 MC14008타입 장치를 사용하는 것이 좋다. 이렇게 선택하면, 캐리 인, 캐리 아웃 단말기가 핀 9와 핀 14에 대응하고 4 입력 단말기의 제 1 세트가 핀 7, 5, 3, 1에 대응되며, 입력 단말기의 제 2 세트는 핀 6, 4, 2, 15에 연결되고, 출력 단말기는 핀 10, 11, 12, 13에 연결되도록 한다.

MC14076B 타입 장치는 래치(404),(4060,(424),(426)에 적합하다. 이렇게 선택하면 클럭 및 리셋 단말기는 핀 7, 15에 대응하고 4 입력 및 4 출력 단말기는 각각 핀 14, 13, 12, 11, 3, 4, 5, 6에 대응하게 된다. 버퍼 메모리는 MC14580B 타입의 2개의 4대 4 멀티 포트 등록기로 구성된다. 이렇게 되면 W0, W1, R0A, R1A는 각각 핀 8,9,13,14에 대응하게 되고 WE 단말기는 핀 15에 대응되며 클럭 단말기는 핀 16에 대응된다. 4 입력 단말기와 4 출력 단말기는 각각 핀 20, 19, 18, 17, 4, 5, 6, 7에 대응된다.

어큐뮬레이터(144)로부터의 8 출력 신호는 AC1에서 AC8로 지정된다. 이들은 어떤 샘플링 기간동안 16개의 연속 시프트 등록기의 에러의 총합에 대응된다. 도 15에서 AC1-AC4까지로 지정딘 신호들은 4비트 규모의 비교기(450)의 4 입력 단말기에 공급된다. 신호 AC5-AC8은 4 비트 규모의 비교기(452)의 4 입력 단말기에 연결된다. 신호 AC1-AC4는 4 비트 규모의 비교기(454)의 4 입력 단말기에 공급되고, AC5-AC8 신호는 4 비트 규모의 비교기(456)의 4 입력 단말기에 공급된다. 비교기(450)는 입력 단말기보다 크거나 같은 정도로 공급되는 B+를 가지고 반면에 입력 단말기보다 작은 것은 기초가 된다. 같은 출력 단말기와 적은 출력 단말기는 각각 비교기(452)의 같거나 적은 입력 단말기에 연결된다. LL1에서 LL4로 지정된 신호들은 비교기(450)의 입력 단말기의 제 2 세트에 공급된다. 신호 LL5는 비교기(452)의 입력 단말기의제 2 세트의 제 1 부에 공급되며 제 2 세트의 나머지 3개의 입력 단말기는 기초가 된다. 신호 LL1에서 LL5까지는 시스템 선택 신호S1과 S2를 ROM에 연결함으로서 하드웨어에서 선택된다. 마이크로컴퓨터의 실행에 있어서 분리된 등록기는 이러한 정보를 지정하는데 사용된다. 그러한 기술은 선행기술에 잘 나타나 있다. 비교기(452)의 출력 단말기와 같거나 적은 것은 OR 게이트(458)의 입력에 연결된다. B+는 비교기(454)의 입력단말기와 크거나 같은 곳에 적용되고 적은 입력 단말기는 기초가 된다. 비교기(454)의 입력 단말기와 같거나 적은 것은 각각 비교기(456)의 같거나 적은 입력 단말기에 연결된다.

신호 UL1에서 UL4까지는 각가 4 비트 비교기(454)의 입력 단말기 제 2 세트에 연결된다. 신호 UL5에서 UL8까지는 비교기(456)의 입력 단말기의 제 2 세트에 공급된다. 비교기(456)의 출력 단막기와 같거나 큰 것은 OR 게이트(460)의 입력에 연결된다.

OR(458)의 출력은 플립플롭(462)의 D 입력 단말기와 OR 게이트(464)의 제 1 입력과 멀티플렉서(466)의 B 입력 단말기에 연결된다. OR(460)의 출력은 D 타입 플립플롭(468)의 D 입력 단말기에 연결되고 OR(464)의 제 2 입력에 연결된다. 어큐뮬레이터 리드 신호는 AND 게이트(469)의 제 1 입력에 공급된다. AND(469)의 출력은 자료 플립플롭(462),(468)의 클록 입력 단말기에 연결된다. 플립플롭(468)의 Q 출력 단말기는 OR 게이트(470)의 제 1 입력에 연결된다. 데이터 플립플롭(462)의 Q 출력 단말기는 OR(470)의 제 2 입력과 멀티플렉서(466)의 A 입력 단말기에 연결된다. OR(470)의 출력은 인버터(471)를 통해 윈도우 타이머(472)의 리셋 입력 단말기에 연결되고, OR(470)의 출력은 제 2 단어 선택이라고 지정된 신호이다. 인버터(471)의 출력은 AND(469)의 제 2 입력에 연결된다. 윈도우 타이머(472)는 12개 대응 출력 단말기는 갖는 12 단계 이진수 계수이다.

타이밍 윈도우의 제 1 단계와 이후 제 2 단계를 형성하기 위한 디코딩 게이트는 평범하게 보여질 것이다. 현실 시간은 아래에 자세히 설명될 것이고 이 작동을 실행하기 위해 어떠한 타이머 연결 관계가 어떠한 게이트에 연결되는지 선행기술에서 명확히 설명되어야 한다. 장치 1 선택 라인은 AND 게이트(474),(476)의 제 1 입력에 연결된다. AND 게이트(474)의 나머지 입력은 윈도우 타이머(472)의 출력 단말기에 다양하게 연결된다. 실제 연결 관계를 선택하는 것은 윈도우 타이머의 개시에 필요한 값에 따라 결정된다. 이것은 이후에 자세히 설명될 것이다. 마찬가지로, AND 게이트(476)에 나머지 입력은 윈도우 타이머(472)의 윈도우가 닫힐 때 적절한 출력 단말기에 연결된다. 다시, 출력 단계에 실제로 연결된 것은 타이밍 작동의 상한선에 대해 선택된 숫자에 따라 결정된다.

비슷하게, 시스템 2에 있어서 체계 2 신호 S2는 AND 게이트 (478),(480)의 제 1 입력 단말기에 연결된다. AND(474)의 출력은 OR 게이트(482)의 제 1 입력에 연결된다. AND(478)의 출력은 OR(482)의 제 2 입력에 연결된다. OR (482)의 출력은 플립플롭(490)의 세트 단말기에 연결된다. AND(480)의 출력은 OR 게이트(492)의 제 1 입력에 연결되고 AND(476)의 출력은 OR(492)의 제 2 입력에 연결된다. OR(492)의 출력은 필립플롭(490)의 리셋 단말기와 자료 플립플롭(462),(468)의 리셋 단말기에 연결된다. 플립플롭(490)의 Q 출력 단말기는 NAND 게이트(494)의 제 1 입력에 연결된다. NAND(494)의 제 2 입력은 그 웨이브 형태가 도 (121)에 나타난 어큐뮬레이터 리드라고 지정된 신호이다. OR(464)의 출력은 NAND(494)의 제 3 입력에 연결된다. NAND(494)의 출력은 멀티플렉서(466)의 가능 입력과 D 타입 래칭 등록기(496)의 클럭 단말기에 연결된다. 멀티플렉서(466)의 4 출력 단말기는 AND 게이트(500),(502),(504),(506) 각각의 제 2 입력이 도 13에 보여진 코드 플러그 옵션 데이터에서 파생된 것이다. AND 게이트(500),(502),(504),(506)의 출력은 각각 등록기(496)의 4 자료 입력 단말기에 공급된다. 어넌시에이터(74)에서 나온 경보 리셋으로 지정된 신호가 등록기(496)의 리셋 단말기에 공급된다. 등록기(496)의 Q0-Q3 출력은 경보 패턴 회로(72)에 공급되는 신호이다. 표본 클럭 신호는 프로그램 가능 지연 카운터(510)의 클럭 입력 단말기에 공급된다. 신호 CO1, CO2, CO3는 도 13의 코드 어드레스 메모리(26)의 옵션 메모리 부분에 의해 제공되고 프로그램 가능 지연 카운터(510)의 대응 입력 단말기에 공급된다. 표본 클럭 신호는 또한 AND 게이트(512),(514)의 제 1 입력에 공급된다. 장치 선택 신호 S1, S2는 각각 AND(512),(514)의 제 2 입력 단말기에 공급된다. 프로그램 가능 지연 카운터(510)의 출력 단말기는 AND(514)의 제 3 입력에 연결된다. AND(512),(514)의 출력은 OR 게이트(516)의 입력에 연결된다. OR (516)의 출력은 윈도우 타이머(472)의 클럭 입력 단말기에 연결된다. 인버터(471)의 출력은 프로그램 가능 지연 카운터(510)의 리셋 단말기에 연결되고 윈도우 타이머(472)는 인버터(471)을 통해 제 2 단어 선택 신호가 발생하는 OR(470)의 출력에 연결된다. 작동에 있어서, 비교기에서 나온 출력은 저제한 비교기와 고제한 비교기에 동시에 공급되어 코드 플러그 메모리에 저장된 정보와 통신 수신기에서 나와 해독된 이진수 자료 사이에 비료에 의해 발생한 에러에 대하여 가장 좋고 가장 나쁜 것을 결정한다. 비교기(452)의 단말기와 같거나 적은 출력이 있을 경우, OR(458)의 출력은 에러의 수가 저계수 제한과 같거나 적은 것을 나타내도록 멀티플렉서(466)의 단말기 B와 필립플롭(462)의 자료 단말기에 신호를 적용한다. OR(458)의 출력은 또한 OR 게이트(464)를 통하여 NAND(494)에 공급되는 감지 신호를 발생시키기 위해 작동하는데 감지 신호가 제 2 단어인 경우 멀티플렉서(466)과 등록기(496)의 클럭 단말기에 공급될 경보 가능 신호를 발생시키게 된다.

만약, 비교기(456)의 출력 단말기와 같거나 큰 신호가 있다면, 이것은 에러 수가 최대 제한 보다 큰 것을 나타내기 위하여 자료 플립플롭(468)의 D 입력 단말기에 신호가 공급되는 OR(460)의 출력을 발생시킨다. OR(460)의 출력은 OR(464)를 통해 NAND(494)의 입력에 감지 신호를 제공하기 위해 작동된다. 또, 감지가 제 2 단어일 경우, NAND(494)는 경보 가능 신호가 멀티플렉서(466)에 제공되고 등록기(496)의 클럭 단말기에 공급되도록 한다. 적절한 때에, 축적기 리드 신호 시간은 멀티플렉서(466)의 가능 입력과 D 타입 래칭 등록기(496)의 클럭 단말기에 경보 가능 펄스가 제공된다. 비교기(456)의 출력 단말기 양쪽에서 출력된 결과인 비교기(452)의 양 단말기에서 나온 출력으로부터의 단어 감지 또는 단어 역 감지에 있어서, 데이터 플립플롭(462),(468)은 다음 축적기 리드 신호에서 감지에 대응하는 정보가 각각의 Q 출력 단말기는 통해 시간을 잴 수 있게 하는 기능을 한다. Q 출력 단말기들은 OR 게이트(470)을 통해 연결되어 윈도우 타이머가 가능하게 하고 제 2 단어 선택 신호를 형성하게 한다.

OR (470)의 출력은 인버터(471)에 의해 타이머에 적용된 리셋 신호를 제거함으로써 윈도우 타이머(472)가 가능할 수 있게 한다. 덧붙여, (471)의 출력에 응답하는 AND(469)의 입력은 AND(469)가 기능을 하지 못하게 작동하여 더 이상의 축적기 리드 클럭 신호가 플립프롭(462),(468)에 적용되지 못하게 한다. 이러한 작동은 단어 1이 수신되었는지 그 역이 수신되었는지를 식별하도록 한다.

ECHO 시스템이 해독된다면, AND(512)에 대한 S1 입력이 가능해지고 AND(512)의 제 2 입력에서 표본 클럭 신호는 OR(516)을 통해 윈도우 타이머(472)의 클럭 입력에 공급된다. 결과적으로 윈도우 타이머는 샘플 클럭 신호에 따라 (368)에서 카운트를 시작하게 되고, 플립플롭(490)을 설치한 AND 게이트(474)가 제 2 단어 감지 타임 윈도우를 열 수 있게 한다. 만일 윈도우 타이머(472)가 제 2 단어가 감지되기 전에 카운트(380)에 도달한다면, AND 게이트(476)에 입력된 것은 OR(492)를 통해 플립플롭(490)을 리셋하는 출력 신호를 발생시킬 수 있게 된다. 이 신호는 단어 2 감지 윈도우를 닫고 감지 플립플롭(462),(468)을 리셋시킨다.

POCSAG 시스템이 해독되고 있는 중이라면, 윈도우 타이머(472)의 클럭은 프로그램 가능 지연 카운터(510)의 작동에 의해 지연된다. 특히, 리셋 신호가 윈도우 타이머(472)로부터 제거되면, 비슷한 리셋 신호가 프로그램 가능 카운터(510)으로부터 제거된다. 그러나, 윈도우 타이머(472)까지 표본 클럭 신호가 가는 통로는 프로그램 가능 지연 카운터(510)가 입력 CO1에 의해 발생한 프로그램 가능 숫자인 N이 있는 256배의 프로그램된 결과에 도달할 때까지 AND 게이트(514),(512)의 기능 제어 상태에 의해 차단된다. 도 13의 코드 메모리(26)로부터의 CO2, CO3는 POCSAG 코딩 포맷에 대한 개인 페이저 어드레스에 할당된 어드레스 프레임 숫자에 대응한다. 지연 카운터(510)가 제한 계수에 도달하면, 출력 신호를 발생시켜 S2 신호와 함께 AND (514)가 샘플 클럭이 OR 게이트(5160을 통해 윈도우 타이머(472)의 클럭 입력에 도달할 수 있도록 입력된다.

윈도우 타이머(472)가 (124) 카운트에 도달하면, AND 게이트(478)의 입력은 가능해지면서, OR(482)를 통해 플립플롭(490)의 세트 입력에 연결된 출력 신호가 발생하게 된다. 따라서, AND(478)에서의 출력 신호는 적절한 프레임에 있어서 POCSAG 어드레스 단어의 감지를 위해 감지 윈도우를 열어놓도록 작동된다. 그것과 비슷하게, 윈도우 타이머(472)가 (260) 카운트에 도달하면 AND(480)에 입력된 것은 OR(492)를 통해 플립플롭(490),(462),(468)을 리셋시키도록 연결된 출력 신호를 발생시키고, 감지 윈도우와 감지 플립플롭의 리셋을 종료시킨다.

따라서, POCSAG 장치에 있어서, 프로그램 가능 지연 카운터(510)의 순 효과는 할당된 어드레스 프레임에 대한 적절한 때가 올 때까지 어드레스 단어 감지 윈도우가 열리는 것을 지연시키는 신호를 발생시킨다. POCSAG 코드가 역 단어 어드레스를 할당하지 않기 때문에 역단어감지통로는 모든 1 레벨 신호를 고에러제한 입력 UL1에서 Ul8까지 적용함으로써 장치 2를 작동하지 못하게 하고 따라서 고제한에러비교 테스트를 통과하는 입력 에러 카운트를 발견하지 못하게 한다는 것을 주지해야만 한다. 단어 1 감지가 형성되었다는 것을 가정하면, 저카운트제한을 통하였거나 고카운트제한을 통하였거나 상기 체계1은 선택될 것이고 플립플롭(490)은 플립플롭(490)의 Q 출력이 NAND(494)가 제 2 단어 검파기에 올바른 경보가능신호를 제공할 수 있도록 설치되다. 디멀티플렉서(466)의 출력은 감지된 특정 제 1, 제 2 단어에 의존하여 적절한 경보가 발생된다.

저제한 그리고 고제한을 감지하는 데 있어 그리고 특히 ECHO 시스템에서의 뚜렷한 장점은, 비교가 올바르게 된 경우에 에러가 이미 결정된 가치보다 적다는 사실이다. 같은 식으로, 에러가 많다면, 그것은, 예상했던 코드 어드레스를 감지하기보다는 시스템이 상기 어드레스의 이진수 역 어드레스를 감지한 것이다. 따라서, 데이터를 분석하면서, 이러한 코딩 체계는 두 개의 코드 단어 또는 그 이진수 역을 감지할 수 있게 하는 것이다. ECHO 시스템은 대응 경보 신호에 대해 다른 결함을 지정하기 위해 이러한 감지 방법을 사용한다. 따라서, 어떤 사람이 ECHO 시스템에서 어드레스 단어를 선택한다면, 어드레스 단어와 제 1, 제 2단어에 대한 이진수 역을 적절히 결합시킨 4개의 다른 어드레스를 얻을 수 있다. 도 15의 해독 장치는 이런 식의 실행을 할 수 있게 한다. 저카운트제한과 고카운트제한의 병행 실행은 코드 메모리 어드레스(26) 또는 그것의 이진수 역에 있는 단어들을 감지할 수 있게 한다.

어떠한 제 1 단어가 감지되면, ECHO 시스템에서 제 1 단어를 예로 든 것처럼, 윈도우 타이머(472)는 다음 단어가 언제 감지되어야 하는가를 결정하기 위한 카운팅 기간이 시작될 수 있게 한다. 적절한 때에, 윈도우가 열려서, 시스템이 제 3 단어를 발생시키는지 찾게 한다. 윈도우가 열리면, NAND 게이트(494)가 가능하게 되어 OR(464)를 통한 감지 신호와 연합한 축적기 리드 신호가 작동하자마자, 경보 패턴 회로(72)가 어넌시에이터를 작동시켜 경보를 제공할 수 있도록 제공될 수 있다. 디코딩 타입과 일치하여, 시스템이 제 1 단어 감지 뿐 아니라, 오히려 제 1 단어 또는 그 역 이진수를 감지하도록 하는 것이 필요하다. 멀티플렉서(466)의 기능은 A, B 입력 단말기에서의 감지 정보로부터, 디코드 된 신호 시퀀스를 디코드하고 적절한 AND 게이트가 코드 플러그 옵션 데이터에 응답하고 등록기(496)에 충분한 졍보를 제공하여 패턴 검파기(72)에 경보 신호를 발생시키고 어넌시에이터(74)가 사용자에게 경보 신호를 함으로써 응답하게 하는 기능을 한다.

또, 대부분의 장치에서 일반적인 것처럼, 경보는 손으로 조작되기 전까지 일정기간 게속 된다. 어떤 경우에서, 경보 리셋 라인은 등록기(496)를 깨끗하게 하고 시스템이 다음 디코딩 실행을 할 수 있게 리셋되도록 한다.

도 15의 장치들에 있어서, 콤퍼레이터(450),(452),(454),(456)용 MC14585B를 사용하는 것이 유리하다는 것이 밝혀졌다. 이것을 선택하면, 다음과 같이 핀들이 대응된다. 더 크거나, 같거나 적은 입력 단말기는 핀 4, 6, 5에 대응된다. 더 크거나, 같거나, 적은 출력 단말기는 핀 13, 3, 12에 대응된다. 4비트 입력 단말기의 제 1, 제 2 세트는 핀 10, 7, 2, 15, 11, 9, 1 14에 대응된다.

윈도우 타이머(472)는 MC14040B 타입의 장치이다. 이것을 선택하면, 클럭과 리셋 단말기는 핀 10, 11에 대응한다. 가장 낮은 단계에서, 가장 높은 단계의 출력 단말기는 핀 9, 7, 6, 5, 3, 2, 4, 13, 12, 14, 15, 1에 대응한다. MC14555B 타입의 장치는 디멀티플렉서(466)에 적당하고 MC14076 타입의 장치는 D 타입 등록기(496)에 적당하다. 두 타입 모두 이미 설명하였다.

지연 카운터는 선행기술에서 잘 알려져있고 지연 카운터(510)의 설치에 대한 정확한 설명은 불필요하다. 이는 나누기 2⁸카운트와 프로그램 가능 나누기 N 카운터를 사용함으로써 수행된다. 상기 실시예에서 이미 논의된 MC14040B 타입 카운터는 나누기 256 카운터로서 사용되고, MC14526B 프로그램 가능 나누기 N 카운터는 나누기 N 요소로 사용될 수 있다.

도 16에서, 도 11A의 멀티플렉서 제 1 타이어의 출력으로부터의 신호 MT1, MT2, MT3, MT4는 비트율 ROM(520)의 4 입력 단말기에 공급된다. 신호 MT5-MT8는 비트율 ROM(522)의 4 입력 단말기에 공급된다. 신호 MT9-MT12는 비트율 ROM(524)의 4 입력 단말기에 공급된다. 신호 MT13과 MT16은 비트율 ROM(526)의 4 입력 단말기에 연결된다.

도 11B로부터의 신호 MT17-MT20는 비트율 ROM(530)의 4 입력 단말기에 연결된다. 신호 MT21-MT24는 비트율 ROM(532)의 입력 단말기에 연결된다. 신호 MT25-MT28는 비트율 ROM(534)의 4 입력 단말기에 공급된다. 신호 MT29-MT32는 비트율 ROM(536)의 4 입력 단말기에 공급된다.

비트율 ROM(520),(522)의 두 출력 단말기는 4비트 애더(540)의 대응 입력 단말기에 공급된다. 비트율 ROM(524),(526)의 두 출력 단말기는 4 비트 애더(542)의 대응 입력 단말기에 공급된다. ROM(530),(532)의 두 출력 단말기는 4 비트 애더(544)의 대응 입력 단말기에 연결된다. 비트율 ROM(534)의 두 출력 단말기는 4 비트 애더(546)의 제 1 두 출력 단말기에 연결된다. 비트율 ROM(536)의 두 출력 단말기는 각각 AND(548),(550)의 제 1 입력에 공급된다. AND(548),(550)의 출력은 각각 4 비트 애더(546)의 제 3, 제 4 입력 단말기에 연결된다.

바이트 선택 신호 BA는 인버터(552)를 통해 NAND 게이트(554)의 제 1 입력 단말기에 연결된다. 바이트 선택 신호 BB는 NAND(554)의 제 2 입력에 공급된다. NAND(554)의 출력은 AND(548),(550)의 각 제 2 입력에 연결된다. 시스템 선택 신호 S1는 NAND(554)의 제 3 입력에 연결된다. NAND(554)의 출력은 도 13의 NAND(384)의 출력과 같다 그러나, 설명을 간략히 할 목적으로 여기에 포함된다.

4 비트 애더(540)의 3 출력 단말기는 각각 4 비트 애더(560)의 입력 단말기의 제 1 세트의 처음 3개에 연결된다. 4 비트 애더(542)의 3 출력 단말기는 각각 4 비트 애더(560)의 제 2 입력 단말기 세트의 처음 3개에 연결된다. 4 비트 애더(544)의 처음 3 출력 단말기는 각각 4 비트 애더(562)의 입력 단말기의 처음 세트의 처음 3개에 연결된다. 4 비트 애더(546)의 처음 3 출력 단말기는 각각 4 비트 이진수 애더(562)의 제 2 입력 단말기 세트의 처음 3개에 연결된다. 애더 (540),(542),(544),(546)에 있어서, 사용되지 않는 입력 단말기가 기초가 된다. 5 비트 이진수 애더(540),(542),(544),(546)의 4 출력 단말기는 연결되지 않는다. 4 비트 이진수 애더(560),(562)에 대한 제 1, 제 2 입력 세트의 4번째 입력 단말기 또한 기초가 된다.

4 비트 이진수 애더(560),(562)의 4 출력 단말기는 각각 4 비트 애더(564)의 8가지 입력 단말기에 연결된다. 이진수 애더(564)의 4 출력 단말기는 각각 이진수 애더(566)의 입력 단말기 제 2 세트의 4개에 각각 연결된다. 애더(566)의 CO 단말기는 이진수 애더(568)의 CIN 단말기에 연결된다. 두 이진수 애더(566),(568)는 대응하는 래칭 등록기에 연결되어 이진수 애더(564)의 출력에 대한 애더/어큐뮬레이터를 제공한다. 애더(564)의 CO 출력 단말기는 4 비트 이진수 애더(568)의 입력 단말기 제 1 세트의 제 1 입력 단말기에 연결된다. 이진수 애더(566)의 4 출력 단말기와 이진수 애더(568)의 4 출력 단말기는 각각 D 타입 등록기(570),(572)의 4 입력 단말기에 연결된다. 클럭 A 신호는 D 타입 등록기(570),(572)의 클럭 입력 단말기에 적용되고, 축적기 리셋 신호는 양 D 타입 등록기의 리셋 단말기에 연결된다. 상기해보면, 이러한 D 타입 등록기들은 그들에 대응하는 애더에 연결되어 입력으로 제공된 정보를 축적하기 위해 래칭 행동을 제공한다. D 타입 등록기(570)의 4 입력은 각각 이진수 애더(566)의 4 출력에 연결된다. D 타입 등록기(572)의 4 입력은 각각 이진수 애더(568)의 출력 단말기에 연결된다. 이진수 애더(568)의 입력 단말기의 제 1 세트의 나머지 3개의 입력 단말기는 기초가 되기 위해 연결된다.

이제 도 16B에 대해 언급하면, D 타입 등록기(570)의 4 출력 단말기와 D 타입 등록기(572)의 4 출력 단말기는 각각 4 비트 정도의 콤퍼레이터(574),(576) 각각의 4 입력 단말기에 공급된다. 진도 콤퍼레이터(574)의 출력 단말기와 같거나 적은 것은 각각 진도 콤퍼레이터(576)의 입력 단말기와 같거나 적은 것에 연결된다. 4 비트 진도 콤퍼레이터(574)의 입력 단말기 제2 세트는 L0에서 L3까지로 지정된 신호를 수신하고 4 비트 이진수 진도 콤퍼레이터(576)의 대응 제 2 입력 단말기는 L4-L7로 지정된 신호를 수신한다. 이 신호들은 이전의 제한 값을 발생시키는데 사용되었던 방식으로 발생하고 그 값은 S1, S2신호에 의해 제어되어, 대응 시스템에 대한 비트 결정에 대한 올바른 비교 제한을 두게 한다.

진도 콤퍼레이터(576)의 출력과 같거나 적은 것은 각각 OR 게이트(580)의 제 1, 제 2 입력에 연결된다. OR(580)의 출력은 AND 게이트(582)의 제 1 입력에 연결된다. 축적기 리드 신호는 AND(582)의 제 2 입력에 연결된다. AND(582)의 출력은 2 단계 이진수 카운터(584)의 리셋 단말기에 연결되고 비트율 검파 래치(586)으로서 기능하는 플립플롭의 S 단말기에 연결되고, OR(590)의 제 1 입력에 연결된다. OR(590)의 출력은 그 클럭 입력 단말기에서 게이트된 클럭 신호를 수신하는 타이머(592)의 리셋 단말기에 연결된다. 타이머(592)는 각각의 12 단계에 의해 대표된 각각의 전력에 대응하는 복수의 출력을 갖는다. 도 15에서 설명된 것을 상기해보면 타이머(592)는 도 15에서 보여진 윈도우 타이머(472)에 근접하여 대응한다. 또한 도 15의 타이머(472)에 적절히 부착된 것은 새로 들어오는 자료를 테스트하기 위한 윈도우 제한의 선택과 적용을 제한하는 일련의 AND 게이트이다. 도 16의 타이머(592)와 같은 방식으로 시스템 선택 신호S1는 AND (594),(596)의 제 1 입력에 적용된다. 시스템 선택 신호(S2)는 AND(598)와 AND(600)의 제 1 입력에 적용된다. AND(594),(596),(598),(600)의 나머지 입력은 타이머(592)의 이미 결정된 단말기에 연결된다.

어떠한 시간 제한이 적절한지에 대해 적절하게 연결되어 있다. 특히, 시스템 1에서 카운트(92)에서의 출력이 1로 가도록 연결된 AND(594)를 갖는 것이 유리하다는 것이 발견되었다. 비슷하게, 시스템 1의 고제한에 있어서 AND (596)이 제한 카운트(97)에 대응하게 된다. 시스템 2 선택 AND(598)는 (128)의 값에서 저 제한에 응답하고 AND(600)은 (133)의 값에서 고제한에 응답한다.

AND(594),(598)의 출력은 각각 OR(602)의 입력에 접속된다. OR(602)의 출력이 플립플롭(604)의 세트 단말기에 접속된다. AND(596),(600)의 출력은 OR 게이트(606)의 입력에 연결된다. OR 게이트(606)의 출력은 플립플롭(604)의 리셋 단말기와 OR(590)의 제 2 입력과 AND(610)의 제 1 입력과 카운터(584)의 클럭 단말기에 연결된다. 플립플롭(604)의 Q 출력은 AND(582)의 제 3 입력에 공급된다. AND(610)의 출력은 D 타입 플립플롭(612)의 C 단말기에 연결된다. 플립플롭(612)의 Q와 Q 출력에서의 신호가 각각 시스템 신호 S1, S2에 대응한다. 이미 설명했듯이 S1 신호는 NAND(554)의 제 3 입력에 적용된다. 시스템 S2 신호는 플립플롭(612)의 D 입력에 또한 적용된다.

카운터(584)의 2¹출력 단말기는 플립플롭(586)의 R 단말기에 공급된다. 플립플롭(586)의 Q 출력은 AND(610)의 제 2 입력에 연결된다. 플립플롭(586)의 Q 출력은 비트율에 대한 올바를 검파를 나타내주는 신호이다.

작동에 있어서, 도 16A와 16B의 비트율 검파 체계는 도 11A와 11B에서 보여진 멀티플렉서의 제 1 타이어로부터 정보를 접수하여, 다양한 샘플 등록기의 상대적 일치성을 결정하기 위해 일련의 비트율 에러 ROM을 적용한다. 이러한 정보 분석 과정의 결과는 입력 신호가 올바른 비트율을 가지는 디지털 비트 스트림인지 아닌지를 보여준다.

입력 신호가 올바른 비트율의 디지털 웨이브 형태라는 것을 확실히 하기 위해 샘플 등록기의 자료가 4개의 샘플 등록기의 비트 패턴이 같거나 또는 일반적 노이즈에 의해 발생한 에러를 고려한 에러 마진 사이에서 거의 비슷한 샘플 클럭의 단계가 있었는지를 결정하기 위해 검토된다.

즉, 만약 상기 입력이 적절한 비트율의 디지털 신호라면 모든 또는 거의 모든 대응 비트 샘플이 같은 값을 가지는 곳에서 샘플 신호의 일부 단계가 있어야 한다.

샘플 등록기에서의 일치 정도, 각각의 등록기 에서의 대응 비트 포지션은 일련의 비트율 ROM에 연결된다. 각각의 ROM의 입력에서 4 입력 신호는 16개의 다른 결합 중 하나를 갖게 되고 이들은 ROM에서 다양한 위치를 어드레스하는데 사용되어 비트 데이터 중 상응하는 관계의 값을 갖는 숫자를 생산해 낸다. 일치에 대한 측정은 이진수 출력으로 전환되고 일련의 4 비트 애더 공급된다. 4 비트 애더의 제 1 타이어는 여러 쌍의 비트율 ROM으로부터 출력된 것을 조합하고 애더의 제 2 타이어는 4 개의 애더 중 제 1 타이어의 대응 쌍으로부터 나온 출력을 조합한다. 애더의 제 3 타이어는 제 2 타이어의 제 2 쌍의 출력을 조합한다. 애더(564)에 들어있는 정보는 사실상 비트율 ROM(520),(522),(524),(526),(530),(532),(534),(536)에서 발생한 대응 실행에 대한 총합이다.

상기 타입의 실행을 더 자세히 이해하기 위해서 비트 사이에서의 일치를 결정하는 것이 필요하다. 테이블 II는 각각의 비트율 ROM에 들어있는 정보 형태를 보여준다. 테이블 II는 ROM을 어드레스할 비트를 나타내는 4 열을 보여준다. 상기 테이블은 입력의 16가지 가능 이진수 조합을 보여준다. 제 5열은 그에 상응하는 십진수 상당 값을 보여준다. 상응은 비트들의 유사성 또는 비유사성에 관한 문제이고 한 패턴에서의 각각의 비트 위치를 정하는 기능을 하는 것은 아니다. 제 6, 제 7 열은 입력 정보들과 상응하는 10진수 값의 이진수 코드화한 것이다. 테이블 II에 나타난 정보에서, 선행기술에서의 누군가가 애더의 3개 타이어에 공급되는 대응 정보를 제공하기 위해 적절한 비트율 ROM을 설게할 수 있다.

도 14에 설명된 것을 상기해보면, 4 비트 애더가 다양한 비트 조합을 가산하는데 사용될 수 있다 하더라도, 축적할 수는 없다. 따라서, 애더 (566),(568)를 D 타입 등록기(570),(572)와 조합하여 어큐뮬레이터를 형성하는 일이 필요하다. 그것이 그러한 4 개의 장치의 정확한 기능이고, 도 14의 두 어큐뮬레이터의 기능을 설명한 것과 비슷한 방식으로 연관되어 있는 것이다.

래치의 역할로 작동하는 D 타입 등록기(570),(572)의 8가지 출력 단말기는 진도 콤퍼레이터(574),(576)에 공급된다. 진도 콤퍼레이터(574),(576)는 MT 신호로부터의 다양한 비트 패턴에 상응하는 총합 4 비트 의 제 1, 제 2부분을 비교하고 이것을 시스템 선택 신호 S1, 또는 S2에 의해 선택된 8 비트 숫자와 비교한다. 비트율이 올바로 확인되기 위해서는 비트 검파 작동 시간을 재는 일이 또한 필요하다. 타이머(592)는 게이트된 클럭과 접속되어 시간 제한을 결정하는 복수의 출력을 제공한다. 시스템 1, 시스템 2 신호는 진도 콤퍼레이터(574),(576)에 의해 실행되는 비료 작동으로부터 나온 결과가 받아들일만한 것인지를 확인하기 위한 적절한 시간 즉, 윈도우를 열고 닫기 위한 상기 제한선의 적절한 조합을 선택한다. 특히, 시스템 1의 저 제한은 AND(592)의 타이머(592)의 상호 연결관계에 의해 결정되고 고제한은 AND(596)의 타이머(592)의 상호 연결관계에 의해 결정된다.

이와 비슷하게, 장치 2 선택에 있어서, 타이머(592)의 AND(598)의 연결관계에 의해 결정되고 타이머(592)의 AND 게이트(600)의 상호 관계에 의해 결정된다. OR(602)의 출력은 선택된 장치에 있어서 윈도우가 열리고 적절한 비교가 이루어지는 것을 나타낸다. OR(606)의 출력은 윈도우가 닫히는 것을 나타내는 신호이고 만약 올바른 비교가 되지 않는다면, 비교를 계속하는 것은 부적절하다.

ECHO 시스템에 있어서, 카운트(92)에서 가능한 AND(594)를 가지고 카운트(96)에서 가능한 AND(596)를 갖는 것이 적절하다. POCSAG 시스템에 있어서, 카운트(128)에서 가능한 AND(598)과 카운트(132)에서 가능한 AND(600)을 갖는 것은 부적절하다.

플립플롭(604)의 Q 출력은 타임 윈도우가 열리는 것을 나타내는 신호이고 그것은 AND(582)를 가능하게 하기 위해 제공된다. 도 14에서 자세히 설명된 축적기 리드 신호는 또한 OR(580)을 통해 작동하는 출력과 같거나 적을 것과 연결되어 비트율 검파 신호를 생산해내는 AND 게이트(582)를 가능하게 하도록 적용된다. AND(582)의 출력은 비트율이 검파되었다는 것을 나타내는 신호이다. 이것은 비트율이 올바른 것인지를 확인하기 위해 비트율 가산 테스트를 게쏙하는 한 래치된 검파 및 우선 상태를 계속 유지하는 플립플롭(586)으로 구성된 비트율 검파 래치에 적용된다.

윈도우 타이밍 실행 동안 비교가 발생하지 않는 경우에, OR(606)의 출력은 플립플롭(604)을 리세팅하고 AND(582)의 기능을 막고 타이머 (592)의 리세팅과 AND(610)의 기능을 막음으로써 윈도우를 닫게 한다. 그것은 또한, 카운터(584)에 클럭 펄스를 공급하여, 한 카운트에 의해 그 상태가향상되게 한다.

일단 비트율이 올바르게 검파되면, 검파 비트율 신호는 래치되고 추가 측정이 있을 경우 디코딩 과정 동안 같은 비트율이 전달되는 것을 확인하도록 되어야 된다. 비트율 실패를 확인하는 두 가지 시도에 있어서 카운터(584)의 2¹출력은 플립플롭(586)의 R 단말기에 신호를 발생시켜 래치 관계를 끊고 우선적인 실행을 종료시켜 시스템 선택 실행이 적절한 시스템 특성의 검파를 확인하기 위해 다른 시스템 검색을 계속하도록 한다.

도 !6A와 16B의 디코더 수행에 IC 숫자가 사용되는 동안, 이전에 설명한 다음 관계가 적합하게 된다. 즉 ROM(520),(522),(524),(526),(530),(532),(534),(536)에는 장치 MC14524타입, 애더(540),(542),(544),(546),(560),(562),(564),(566),(568)에는 장치 MC14008 타입, 카운터 또는 타이머(592)에는 장치 MC14040, D 타입 등록기(570),(572)에는 MC14076 타입의 장치, 콤퍼레이터(574),(576)에는 MC14585타입 장치, 카운터(584)에는 MC14024 타입 장치를 사용하는 것이다.

도 16B는 또한 어댑티브 신호 디코더용 에너지 보존 부재를 설명한다. 이후에 자세히 설명하겠지만 대응 마이크로프로세서가 실행될 때, 내부적으로 에너지 보존 기능을 제공할 수 있고, 디코더는 새로운 디코등 체계를 선택하는 시간 동안 지연시키고 전력을 다운시킴으로써 에너지 보존을 제공하기 위한 카운팅 시스템이 필요하게 된다.

카운터(584)의 2¹출력은 3 단계 이진수 카운터(620)의 클럭 입력에 연결된다. 카운터(620)의 2²출력 단말기는 플림플롭(622)의 세트 단말기에 연결된다. 플립플롭(622)의 Q 출력 단말기는 OR 게이트(623)의 제 1 입력에 연결된다. OR(623)의 출력은 카운터(620)의 리셋 단말기에 연결된다. 플립플롭(622)의 Q 출력 단말기는 멀티 스테이지 이진수 카운터(624)의 리셋 단말기와 OR 게이트(625)의 제 1 입력에 연결된다. OR(626)의 제 2 입력은 페이저 작동자가 어떠한 때라도 페이저 작동을 다시 시작하고 카운터의 에너지 보존 작동을 우선하도록 하는 외부 우선 신호에 의해 공급된다. OR(625)의 출력은 도 8과 도 9의 장치에 공급되는 파워 업이라고 지정된 신호이다.

클럭(120)은 카운터(624)의 클럭 단말기에 연결된다. 카운터(624)는 몇 단계를 가지도록 지정되고, 이미 사용된 12 단계 카운터 중 하나라도 그 작동에 적합하게 된다. 시스템 선택 신호 S1, S2는 AND 게이트(626),(628)의 제 1 입력에 공급된다. AND(626),(628)에 공급되는 제 2, 제 3 입력은 보여지지 않고 요구되는 타임 딜레이 작동에 의존하는 카운터(624)의 다양한 단계의 출력 단말기 중 하나에 연결된다. AND(626),(628)의 출력은 OR(630)의 입력에 연결된다. OR(630)의 출력은 플립플롭(622)의 리셋 단말기에 연결된다.

작동에 있어서, 만약 비트율 검색 과정이 수차례의 시도를 한 뒤에도 적절한 디지털 신호를 발견하는데 실패하면, 에너지 보존 장치는 게이트된 클럭 신호가 작동하지 못하게 하고 따라서 디코더 대부분도 작동하지 못하게 한다. 디코더가 COMS 논리 요소에서 실행되기 때문에, 이렇게 작동하지 못하게 된 클럭 신호는 디코더에 의해 파워 다운이 감축되고 배터리의 에너지를 보존하게 된다.

특히 각각의 시간 실패 카운터(584)는 2¹출력 단말기에서의 출력 신호를 발생시키고 본 시스템 선택에 있어서 적절한 비트율을 발견하기 위해 실패를 표시한다. 카운터(620)는 하나의 카운트에 의해 향상된다. 만약 4개의 연속적인 실패가 있다면 카운터(620)는 플립플롭(622)을 부착한 2²출력 단말기에서 출력 신호를 발생시킨다. 플립플롭(622)을 설치하는 것은 기능하기 못하게 되는 Q 출력을 발생시키고 결과적으로 외부 우선 신호가 또한 기능하지 못하게 되는 경우에, OR(625)의 출력에서 파워 업 출력 신호가 낮은 단계로 전화된다.

낮은 레벨에서의 파워 업 신호는 게이트(122)의 출력에서 게이트된 클럭 신호를 기능하지 못하게 한다. 동시에, 플립플롭(622)의 Q 출력 신호는 카운터(624)로부터의 리셋 카운터를 제거하고 카운터(624)는 카운트를 시작한다. 상기 시스템과 선택 플립플롭(612)의 현 상태의 기능이 작동할 수 있는 적절한 때에, AND 게이트(626),(628) 중 하나가 플립플롭(622)를 리셋시키는 OR(630)의 출력에서 신호를 발생시킨다. 이러한 리세팅 실행은 플립플롭(622)의 Q 출력에서 가능 신호 레벨을 발생시키고 이는 차레대로, OR(625)의 출력에서 하이 레벨, 파워 업 신호를 발생시킨다. 상기 장치는 올바른 비트율을 발견하기 위해 4개의 연속적인 실패가 있을 때까지 가능하도록 유지된다. OR 게이트(623)는 어떠한 AND(582)로부터의 비트율 검파 신호가 카운터(620)을 리셋 시키기 때문에, 오직 4개의 연속적 실패가 디코더가 파워 저장 모드로 복귀도록 유발하는 것을 확실히 하도록 실행된다.

신호 디코더에 있어서, 양 카운터(620),(624)용 MC14040 이진수 카운터를 사용하는 것이 바람직하다. 비슷하게는 MC14043 퀘드 R-S 래치가 플립플롭(622)용으로 사용될 수 있다. MC14040카운터 연결은 이전에 설명되었고, R-S 플립플롭의 적절한 연결관계가 선행기술에 명백히 드러나 있다.

도 17A, B, C, D, E는 도 1-4, 6-16에 나타난 어댑티브 신호 디코더와 기능적으로 비슷한 장치인 마이크로컴퓨터의 작동에 제공되는 프로그램의 흐름도를 나타낸다. 마이크로컴퓨터 실시예에서, 다시 도 5를 참조하면 마이크로컴퓨터와 신호 디코딩 장치와 같은 기능을 수행하는 펌웨어의 연관성을 보여준다. 도 17A는 타이밍 블록(652)에 접속된 시행 클럭(650)을 보여준다. 블록(652)의 출력은 타임 아웃 블록(654)를 기다리기 위해 연결된다. 블록(654)은 이후에 자세히 설명하겠지만, 배터리에서의 파워 드레인을 줄이는 에너지 보존 부재의 일부로서의 역할을 한다. 대기 블록(654)의 출력은 샘플에 연결되고 입력 명령 블록(656)의 출력이 데이터 샘플의 수가 정해진 제한와 일치하는지 여부를 결정하는 결정 블록(658)과 연결되는 입력 명령 블록(656)을 저장한다. 결정 블록(658)의 NO 브랜치는 대기 브럭(654)에 역 접속된다. 결정 블록(658)의 YES 브랜치는 계산 블록(660)에 접속된다. 샘플 등록기가 데이터로 채워지면, 계산 블록(660)은 비트율 비교 작동 내의 표본 데이터 사이에서 차이점과 일치점을 계산하기 시작한다. 계산 블록(660)의 출력은 결정 블록(662)에 접속된다. 결정 블록(662)의 YES 브랜치는 도 17B에 개시 블록96700에 접속된다. 결정 블록(662)의 NO 브랜치는 결정 블록(664)에 접속된다. 결정 블록(664)은 4 개 이상의 샘플이 획득되고 NO 브랜치가 타임 아웃 블록(654)를 기다리는데 역 접속되는 것을 확실하게 한다. 결정 블록(664)의 YES 브랜치는 다음 시스템을 선택하기 위해 선택 블록(666)에 연결된다. 다음 시스템 블록(666)을 선택하는 출력은 셋 업 시스템 타이밍 블록(652)에 역 접속된다. 엔트리 포인트 RB는 이후에 설명될 다음 시스템 블록(666) 선택에 연결된다.

결정 블록(662)의 긍정 브랜치를 따라서, 도 17B에는 시스템 개시 블록(670)이 보여진다. 블록(670)의 출력은 코드 플러그 메모리 블록(672)를 읽기 위해 접속된다. 블록(672)의 출력은 셋업 타이머 블럭(674)에 연결되고 타이머 블록(674)의 출력은 대기 타임 아웃 블록(676)에 연결된다. 블록(676)은 이후에 자세히 설명할 엔트리 포인트RA를 갖는다. 대기 타임 아웃 블록(676)은 또한 상기 장치용 에너지 보존 부재의 일부를 구서안다. 대기 블록(676)의 출력은 재시작 타이머 블록(678)에 연결된다. 재시작 타이머 블록(678)의 출력은 결정 블록(680)에 연결된다. 결정 블록(680)은 현재의 단어가 제 2 단어인지 아닌지를 시험한다. 결정 블록(680)의 YES 브랜치는 결정 블록(682)에 연결된다. 블록(682)는 윈도우가 끝났는지 아닌지 여부를 결정한다. 결정 블록(682)의 YES 브랜치는 블록(684)에 연결되어 단어 하나의 재로딩을지시한다. 재로드 단어 1 출력과 함께 결정 블록(680),(682)과 블록(684)이 샘플에 연결되고 입력 블록(686)을 저장한다. 블록(686)은 개인 페이징 장치용 어드레스 단어를 검파하기 위해 사용되는 표본화 및 저장화 작동을 대표한다. 샘플 및 저장 블록(686)의 출력은 등록기 1을 참조하여, 샘플 등록기를 비교하는 블록(688)에 연결된다. 이후에 자세히 설명하겠지만, 여기서 등록기 1은 페이저 어드레스워드를 포함한다.

비교 블록(688)의 출력은 도 17C에 복사된 알파벳 A가 표시된 연결점에 연결된다.

도 17C는 결정 블록(690)에 연결된 점 A를 보여준다. 결정 블록(690)으로부터의 단어 검파 브랜치는 이것이 단어 2인지 아닌지를 결정하는 제 2 결정 블록(692)에 연결된다. 결정 블록(692)로부터의 부정 브랜치는 단어2의 로딩과 타이머의 재시작을 명령하는 블록(694)에 연결된다. 결정 블록(692)로부터의 YES 브랜치는 세트 경보 플래그 블록(696)에 연결된다. 테스트 에러 결정 블록(690)으로부터 지나치게 높거나 낮은 제한, 로드 단어 2 그리고 시작 타이머 블록(694)와 세트 경보 플래그 블록(696)의 출력은 결정 블록(698)에 연결된다.

연결 점 B에서 끝나는 다음 일련의 테스트 및 명령 블록은 ECHO 시스템에만 적용된다. 이것은 ECHO 시스템이 두 개의 독립적인 어드레스를 갖는다는 사실에서 나온 결과이다. 결정 블록(698)은 이것이 제 2 단어인지 아닌지를 테스트한다. S2 POCSAG 장치에서의 특정화 기간동안 접수된 결정 블록(698)으로부터의 NO 브랜치는 연결 점 B에 연결된다. 결정 블록(698)의 YES 브랜치는 샘플 등록기와 등록기 2에서 참조된 것을 비교하는 블록(700)에 연결된다. 등록기2는 제 2의 독립적 어드레스 단어를 포함한다. 비교 블록(700)의 출력은 결정 블록(702)에 연결된다. 결정 블록(702)은 블록(700)에 의해 명령된 비교 실행에 대한 에러 제한을 테스트한다. 결정 블록(702)로부터의 단어 검파 브랜치는 결정 블록(704)에 연결된다. 결정 블록(704)은 이것이 제 2 단어인지 아닌지를 테스트한다. 결정 블록(704)로부터의 NO 브랜치는 단어 2의 로딩과 타이머의 재시작을 유발하는 블록(706)에 여녈된다. 결정 블록(704)의 YES 브랜치는 세트 경보 플래그 블록(708)에 연결된다. 테스트 에러 결정 블록(702)에서 나온 과도하게 높거나 낮은 제한 브랜치, 로드 단어 2 블록 (706)의 출력, 세트 경보 플래그 블록(708)의 출력이 모두 점 B를 빠져나가기 위해 연결된다.

도 17D는 결정 블록(710)에 연결되는 점 B를 보여준다. 결정 블록(710)은 경보 플래그가 결정되었는지 아닌지를 결정한다. 결정 블록(710)으로부터의 YES 브랜치는 체크 코드 메모리 옵션 블록(712)에 연결된다. 블록(712)의 출력은 경보 출력 블록(714)에 할당된 시작에 연결된다. 블록(714)의 출력은 결정 블록(716)에 연결된다. 블록(716)은 만약 외부 리셋 신호가 수신되거나 자동 타임 아웃 리셋이 발생할 경우 경보 출력을 리셋 시킨다. 결정 블록(716)의 부정 브랜치는 그 것의 입력에 역 연결된다. 결정 블록(716)의 YES 브랜치는 경보 회복 재개시 블록(718)에 연결된다. 경보 플래그 세트 결정 블록(710)의 부정 브랜치와 함꼐 경보 회복 블록0718)의 출력은 결정 블록(720)에 연결된다. 결정 블록(720)은 비트율을 재테스트하기에 올바른 시간인지 아닌지를 테스트한다. 결정 블록(720)으로부터의 YES 브랜치는 샘플 등록기 블록(722)의 차이점을 계산하기 위해 연결된다. 이미 설명하였듯이, 블록(722)가 블록(660)과 같다는 것은 관찰되었다. 계산 블록(722)의 출력은 결정 블록(724)에 연결된다. 결정 블록(724)가 이미 설명된 결정 블록(662)와 같다는 것은 관찰되었다. 결정 블록(724)의 NO 브랜치는 연결 점 C에 연결된다. 결정 블록(720)의 NO 브랜치와 결정 블록(724)의 YES 브랜치는 점 RA를 빠져나가기 위해 연결된다. 출구 점 RA는 도 17B에 지정된 엔트리 포인트RA에 대응한다.

도 17E는 제 4 샘플이 테스트 되었는지 여부를 결정하는 결정 블록(726)에 연결된 점 C를 보여준다. 결정 블록(726)으로부터의 YES 브랜치는 실패 카운터가 그 제한점이 있는지 여부를 결정하는 결정 블록(728)에 연결된다. 결정 블록(728)으로부터의 YES 브랜치는 현재 선택된 시스템이 더 이상 검파되지 않는다는 것을 나타내는 정보 블록(730)에 연결된다. 정보 블록(730)은 가상 라인으로 그려진 블록(732)을 통해 점 RB를 빠져나가기 위해 연결된다. 출구 점 RB는 다음 선택 시스템 블록(666)에 연결된 도 A 위에 엔트리 포인트 RB에 대응한다는 것을 알 수 있다. 결정 블록(726)으로부터의 NO 브랜치와 결정 블록(728)으로부터의 NO 브랜치는 도 17B의 블록(676)의 엔트리 포인트인 RA에 연결된다. 클럭(732)는 이미 설명된 대기 블록(654),(676)과 연합하여 시스템의 에너지 저장을 제공하기 위해 작동하는 선택적 파워 다운 타이머이다. 블록(732)의 출력은 점 RB를 빠져나가기 위해 연결된다. 출구 점 RB는 도 17A의 엔트리 포인트RB에 대응하는 것을 상기할 수 있을 것이다.

기능적으로, 흐름도에 의해 나타난 프로그램은 마이크로컴퓨터가 어댑티브 신호 디코더에 같은 방식으로 기능하는 것을 나타낸다. 따라서, 블록(650)에서 시작하는 턴 온 개시 과정이 있은 후에, 프로그램 시퀀스는 데이터 샘플로 채워지고, 이는 입력 신호가 비트율 블록(660)에 대한 수신가능한 제한내에서 디지털 비트 스트림인지 아닌지를 결정하기 위해 샘플 데이터가 테스트 되기 전이다. 만약 비트율이 발견되면, 프로그램 블록(662)은 프로그램이 어드레스 신호가 전송되는지 아닌지를 결정하기위해 데이터를 디코딩 하기 시작하도록 지시한다. 프로그램은 적절한 때(블록 (676)에서 (686)까지)에 입력이 표본화되고, 표본들이 적절한 등록기(블록(686))에 저장되도록 지시한다. 그러고 나면, 샘플 등록기의 내용은 코드 플러그 메모리에 답겨진 어드레스 또는 어드레스들과 비교된다. 블록(690),(692),(694),(696)에 의해 설명된 단계에 있어서, 샘플들은 어댑티브 신호 디코더에서 사용된 것과 같은 방식으로 어드레스 단어와 비교된다. 그러나, 블록(700),(702),(704),(706),(708)에 의해 나타난 단계에 있어서, 샘플 등록기는 두 번째 어드레스와 비교되고 두 번째 어드레스는 어댑티브 신호 디코더가 가지지 않은 특징을가진다. 이 블록은 시퀀스 어드레서 할당의 8가지 가능 조합이 가능하게 하고 프로그램의 이러한 부분이 POCSAG 시스템이 디코드 될 때 바이패스된다.

각각의 디코딩 단계에 있어서, 프로그램은 만약 할당된 어드레스신호가 수신된 경우 경보 신호를 생산해 내고, 이 경보 신호 또는 플래그가 블록(710), (712), (714), (716), (718)에 의해 나타난 프로그램의 섹션에 디코드되고, 적절한 경보 신호가 발생된다. 어댑티브 신호 디코더에서처럼, 경보의 형태는 코드 플러그안에 들어있는 정보에 의해서 결정된다.

마지막으로, 입력 신호는 정기적으로 올바른 비트율이 여전히 수신되는지를 결정하기 위해 다시 테스트되고, 이러한 기능은 프로그램 블록(720), (722), (724), (726), (728), (730)에 의해 제공된다. 만약 비트율 테스트에서 올바른 비트율이 수신되지 않는다고 나타나면, 펌웨어 시스템은 어댑티브 신호 디코더에서처럼 다른 시스템 디코딩 체계를 찾을 것이다.

선택적 타이머 파워 다운 블록(732)는 외부 입력의 통제하에서 미리 정해진 기간 동안 디코더의 작동을 차단할 수 있고 이러한 방시은 어댑티브 신호 디코더의 작동 방식과 비슷하다. 후자의 방식은 배터리의 에너지 보존을 제공한다. 덧붙여서, 다른 에너지 보존 부재는 어댑티브 신호 디코더 안에는 상응부가 없는 마이크로컴퓨터 실행을 위한 프로그램된 펌웨어와 연합된다. 즉, 펌웨어 루틴의 조직화 및 배제화의 결과로서 마이크로컴퓨터는 전형적으로 샘플 사이에서의 시간보다 적은 시간이 걸리는 샘플에서 샘플까지의 디코딩 작동을 지시하는 프로그램 루프를 실행시킨다.그러면, 마이크로컴퓨터 스스로가 다음 데이터 샘플을 처리하는데 시간이 걸릴 때까지 낮은 드레인 모드로 파워 다운 시킨다. 이러한 작동 모드는 펌웨어 프로그램 및 대부분의 내부 회로에서 클럭 신호를 제거함으로써 마이크로프로세서의 파워 드레인을 급격히 낮추는 146805 MOS 마이크로프로세서의 유일한 대기 및 정지 명령에 의해 가능하게 된다.

본 발명의 마이크로컴퓨터의 실시예의 설명을 좀더 자세히 하면, 메모리에 저장된 자세한 정보를 포함하는 프로그램 테이블을 들 수 있다.테이블 III은 마이크로프로세서안에 저장된 전체 펌웨어 프로그램의 메모리 코어 덤프이다. 이 프로그램의 주요 기능은 도 17A에서 도 17E까지의 흐름도에 나와 있다. 흐름도에 지정된 주요 프로그램 모듈은 또한 ROM 12가 들어있는 도 5에서 보여진다.

상기와 같은 본 발명의 구성에 의하여, 본 발명의 멀티 시스템 디코딩 수신기는 멀티체계 신호 해독 능력을 갖고, 다수의 디코딩 체계 중 어느 하나에 따라 검출된 신호들을 처리하는 능력을 가지며, 통신 채널을 통해 전송된 입력 자료들을 감지하는 배터리로 작동하는 통신 수신기와 배터리에 연결되어 감지된 입력 신호에 실시간으로 응답하고 내부에 클럭을 포함하여 시간 신호를 보낼 수 있는 휴대용 통신 메시지 신호 장치이다.

또한, 타이밍 신호에 응답하는 보존수단을 가짐으로써 일시적으로 메시지 신호 장치의 선택 기능이 작동하지 못하게 함으로써 배터리의 전력 소모를 줄일 수 있는 에너지 절약형 통신 시스템이다.

Claims (3)

1. 다수의 다른 인코딩 포맷들 중 하나에 따라 전송되는 신호들을 디코딩하기 위한 수신기로,

   통신 채널을 통해 전송된 인코드된 신호를 검파하기 위한 통신 수신기;

   제공된 디코드 신호로 다수의 정보 디코딩 포맷들 중 하나에 따라 상기 검파된 인코드 신호를 처리하기 위해 상기 수신기에 접속된 데이터 샘플러;

   상기 데이터 샘플러에 접속되고 인코드된 신호를 인코딩하는데 사용되는 포맷을 확인하기 위해 상기 검파된 인코드 신호의 소정의 특성에 대응하는 확인 수단을 포함하고, 상기 확인 수단에 대응하여 상기 복수의 정보 디코딩 포맷 중에 어느 것이 상기 검파된 인코드된 신호를 처리하는데 사용되는지를 자동적으로 선택하는 코딩 포맷 선택 수단;

   상기 복수의 정보 입력 포맷들 중 적어도 일부에 해당하는 소정 특성의 디코드 신호를 포함하는 상기 코드 포맷 선택 수단에 접속된 메모리; 및

   상기 데이터 샘플러와 상기 메모리에 접속되고 상기 디코드된 신호가 상기 선택된 정보 디코딩 포맷에 대하여 소정 특성의 디코드 신호와 관련이 있는지를 판별하고 상기 신호가 관련이 있다면, 메시지가 수신되었음을 알려주기 위해 제어신호를 발생시키기 위한 비교 수단을 포함하는 전송된 신호 디코딩용 수신기.
2. (a) 통신 채널을 통해 전송된 인코드된 신호를 검파하고;

   (b) 상기 복수의 정보 인코딩 포맷들에 대응하는 복수의 정보 디코딩 포맷들 중 하나에 따라 검파된 입력 신호를 표본화 및 처리하고;

   (c) 검파된 인코드된 신호의 인코딩 포맷의 소정의 특성을 확인하고, 상기 검파된 인코드된 신호를 처리하기 위해 특정 디코딩 포맷을 자동선택하고, 코드 메모리 내에 저장된 소정 특성의 디코드 신호와의 일치점을 알아냄으로써 상기 검파된 인코드된 신호를 처리하기 위해 특정 디코딩 포맷을 자동적으로 선택하고;

   (d) 만일 상기 신호가 관련이 있을 경우 제어신호를 발생시키는 단계를 포함하는 복수의 다른 입력 포맷중 하나에 따라 전송된 신호를 디코딩 하기 위해 수신하는 방법.
3. 검파된 입력 신호를 제공하기 위해 통신 채널을 통해 전송된 입력 신호 검파 수단;

   복수의 정보 디코딩 포맷 중 하나에 따라 상기 검파된 입력 신호를 처리하기 위한 수단;

   검파된 인코드된 신호를 인코딩하기 위해 사용된 포맷을 확인하기 위한 검파된 인코드된 신호의 소정의 특성에 대응하는 확인 수단을 포함하고, 복수의 정보 디코딩 포맷 중 어느 것이 상기 검파된 입력 신호를 처리하는데 사용될 것인가를 상기 확인 수단에 따라 자동적으로 선택하는 코드 포맷 선택 수단;

   적어도 상기 복수의 정보 인코딩 포맷들 중 일부에 해당하는 소정의 특성의 디코드된 신호들을 저장하고, 상기 코드 포맷 선택 수단에 접속되는 저장 수단 및;

   상기 디코드 신호가 상기 선택된 정보 디코딩 포맷용 디코드 신호의 소정의 특성과 관계가 있는지를 판별하고 만약 관계가 있다면, 메시지가 왔음을 알리기 위해 제어신호를 발생시키는 상기 처리 수단과 상기 저장 수단에 접속된 비교 수단을 포함하는 복수의 다른 인코딩 포맷중 하나에 따라 전송된 신호 디코딩용 수신기.