KR940004328B1 - 연속 워드 비교기 - Google Patents

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Abstract

내용 없음.

Description

[발명의 명칭]
연속 워드 비교기
[도면의 간단한 설명]
제1도는 선택 호출 페이징 수신기의 블록도.
제2도는 본 발명에 따른 연속 비교 장치의 블록도.
[발명의 상세한 설명]
[발명의 배경]
본 발명은 일반적으로 선택 호출 라디오 수신기에 관한 것으로, 특히, 두 이진수 워드의 연속 비교를 실행하기 위한 장치에 관계한다. 특별히, 본 발명은 저장된 기준 워드(어드레스)를 가진 선택 호출 라디오 수신기(페이저(pager))에 의해 수신된 연속 데이터 워드의 연속 비교를 실행하기 위한 장치에 관계한다. 보다 특별히, 본 발명은 저장된 기준 워드를 가진 데이터 워드나 그 역의 연속 비교를 실행하는 장치에 관계한다.
개인용 페이징 장치는 전형적으로 라디오 주파수(RF)부 및 디코더부로 구성된 이진수 디지털 FM 수신기를 포함한다. 한 페이지가 코드화된 이진수 시퀀스에 의해 변조된 주파수인 RF캐리어를 통해 수신된다.
RF부에 있는 회로는 코드화 된 이진수 데이터를 나타내는 오디오 출력 신호를 회수하기 위해 RF/IF 변환, 주파수 복조, 및 논리 레벨 판단 기능을 실행한다. 제어부는 가청 및 가사 경보 또는 그 어느 한쪽만을 제어하기 위해 디지털 기술을 사용하여 코드화 된 데이터를 처리한다.
많은 신로 코딩 타입 및 포맷이 오늘날 페이징 시스템에 사용될 수 있다. 그 중 공지된 한 타입이 골레이 연속 코드(Golay Sequential Code : GSC)이다. GSC는 선택 호출 페이징 프로토콜로써, 그것에 대한 상세한 설명이 1978년 3월 22일부터 24일까지 콜로라도, 덴버의 28 IEEE차량 기술 회의에서 레오나르도 이. 낼슨에 의해 "휴대폰 장치를 위한 선택 신호법"이라는 제목의 논문에 실려있다. 상기 GSC는 페이저가 개별적으로 또는 배치를 이루어 전달하는 동기 페이징 포맷으로 톤-온리, 톤-앤드-데이타, 및 톤-앤드-보이스 페이징을 수용한다. 그것은 또한 개선된 배터리-절약 능력 및 증가된 코드 수용 능력을 제공한다. 정논리 협약이 사용된다.
상기 GSC는 서문, 즉, 개시 코드, 및 어드레스 코드 및 보이스 페이징을 위한 활성 코드로 구성된 단일-호출 어드레스를 사용한다. 본 시스템안의 각 수신기는 서문에 의해 그룹으로 나누어진다. 상기 개시코드는 서문의 끝을 표시하고 배치 모드 디코딩을 위해 타이밍 정보를 공급한다. 상기 어드레스 코드는 유일하게 각 수신기를 확인해 주며, 상기 활성 코드는 보이스 페이징을 위해 오디오 회로를 제어해 준다.
데이터 메시지는 하나 이상의 데이터 블록에 의해 이어지는 어드레스로 구성된다. 이들 데이터 메시지는 단일-호출 모드에 의해 개별적으로 전달될 수도 있고, 또는 전송 배치 모드에 의해 어드레스-온리 페이지와 혼합될 수도 있다.
상기 어드레스 정보는 각기 23비트로 구성된 두 개의 골레이 어드레스 워드(W1 및 W2)로써 전송된다.
W2 코드 세트가 약 2,000 워드 및 그것의 보수를 포함하는 반면 W1 코드 세트는 약 50 워드 및 그것의 보수를 포함한다. 상기 두 코드 세트로부터 선택된 유일한 W1/W2 조합은 100,000 GSC 코드를 제공한다.
GSC 코드는 특정 페이지로 할당될 수도 있는 제1GSC 이진수 워드(W1) 및 제2GSC 이진수 워드(W2)의 유일한 조합으로, 각 GSC 코드는 서로 다른 네 개의 기능 어드레스(W1 W2, W1 W2, W1 W2 및 W1 W2)를 제공할 수 있다. 각 기능 어드레스는 어드레스가 지정된 페이저가 어떻게 응답하는지를 결정한다. 몇몇 가능한 기능은 톤 온리 페이지, 프라이어리티를 가진 톤 온지 페이지, 보이스 페이지, 영숫자(alphanumeric) 데이터 페이지등이다. 따라서 , 상기 페이저가 두 개의 이진수 워드 및 그들의 역 워드 또는 보수를 디코딩할 수 있어야 한다. 공지된 바와 같이, 역 이진수 워드가 이진수 대열 안에서 이진수 0를 이진수 1로 대체하고 이진수 1을 이진수 0으로 대체함으로써 발생될 수 있다. 상기 페이지 디코더가 인입 이진수 어드레스를 페이저에 할당되어 그 안에 저장된 GSC 어드레스 코드와 비교해야만 한다. 이진수 워드를 비교하기 위한 많은 기술이 공지되어 있으며, 그 중 가장 간단한 기술은 각기 일련의 저장 요소로 구성된 레지스터안에 각 워드를 저장하는 것과 매치가 존재하는지 여부를 결정하기 위해 나란하게 저장 요소의 내용을 비교하는 것을 포함한다. 이 처리 과정은 빠르지만 각 비트가 비교될 수 있도록 제공된 회로를 필요로 한다. GSC 코드의 경우에 있어서, 23비트가 페이저로 전달되고, 이 페이저는 각 비트를 4회 샘플링하므로 결과적으로 92-비트 데이터 열을 발생시킨다. 분명하게도, 내부적으로 저장된 워드와 92-비트 어드레스워드의 병렬 비교는 매우 큰 레지스터를 필요로 할 것이다.
이진수 데이터 워드를 연속적으로 (비트-바이-비트) 비교하는 것이 공지되어 있다. 완전한 매치가 요구될 경우, 각 워드 안의 대응 비트 사이에서 비대치가 검출되자마자 상기 비교과정이 종결될 것이다. 골레이의 경우, 12에러가 92비트 데이터 열로 발생되어, 결국 매치를 초래하게 될 것이다. 불행하게도, 수신된 워드가 진수형인지 보수형인지는 공지되어 있지 않다. 그러므로, 12에서 보다 큰 검출이 반드시 비대치를 의미하지는 않다. 이것은 역 워드(W1 또는 W2)가 수신됨을 의미할 수도 있다.
진수형 또는 보수형의 워드의 디코딩을 제공하기 위해, 92-비트 워드의 각 비트를 연속적으로 비교하는 것이 공지되어 있으며, 13에러 보다 작거나 또는 79에러 보다 큰 것이 검출될 경우, 매치가 결정된다. 즉, B에러 보다 작은 것이 검출될 경우, 진수 형태의 정확한 워드(W1 또는 W2)가 수신되는 것으로 추측된다.
대신, 79에러 보다 큰 것이 검출될 경우, 보수 형태(W1 또는 W2)의 정확한 워드가 수신되는 것으로 추측된다. 불행하게도, 이러한 접근법은 92비트 데이터 열안의 모든 비트가 비교되는 것을 요구한다. 이것은 많은 시간을 소모하게 되며, 바테리로 동작되는 페이저인 경우, 상당한 양의 전력을 소모하게 된다는 불리한 점이 있다.
[발명의 요약]
본 발명의 목적은 두 이진수 워드 사이에 연속 비교를 실행하기 위해 개선된 장치를 제공하는 것이다.
본 발명의 다른 목적은 비교적 적은 회로 및 적은 전력을 소모하는 두 데이터 워드의 연속 비교를 실행하기 위한 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 저장된 기준 워드(어드레스)를 가진 선택 호출 라디오 수신기(페이저)에 의해 수신된 연속 데이터 워드의 연속 비교를 실행하기 위한 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 데이터 워드 또는 그 보수형을 저장된 기준 워드와 연속 비교하기 위한 장치를 제공하는 것이다.
본 발명의 여러 실시예에 따라, 각기 특정 비트 위치를 점유하며, 제1및 제2스테이트를 나타낼 수 있는 다수의 비트를 포함하는 제1및 제2이진수 워드를 비교하기 위한 장치가 제공된다. 대응 비트 위치를 점유한 제1및 제2이진수 워드의 비트를 연속적으로 비교하고 각 매치를 위해 제1출력을 제공하고 각 비매치를 위해 제2출력을 제공하기 위한 제1수단이 제공된다. 상기 제1수단에 연결된 카운팅 수단이 제1출력의 수가 제1소정수를 초과할 때는 제1신호를 발생시키고 제2출력의 수가 제2소정수를 초과할 때는 제2신호를 발생시킨다.
본 발명의 상기 목적, 특징 및 장점이 첨부된 도면과 관련해서 이하에 상세한 설명에 의해 분명하게 이해 될 것이다.
[양호한 실시예의 설명]
제1도는 선택 호출 라디오 수신기 장치(즉, 페이저)의 기능 블록도이다. 본 시스템은 안테나(12)를 가진 수신기(10), 비트 동기화 회로(14), 동기화 코드워드 검출기(16), 클럭 및 타이밍 발생기(18), 디코딩 제어기(20), 경보 및 출력 신호 발생기(22), 및 어드레스 코드워드 검출기(23)를 포함한다.
변조된 신호가 수신기(10)에서 안테나(12)에 의해 수신된다. 동작가능한 수신기(10)가 비트 결정 회로 소자를 수신된 신호 비트 열과 동기시키는 기능을 가진 비트 동기화 회로(14)에 인가된다. 본 장치가 첫 번째로 턴온 될 때 이것은 비트 동기화를 이루고자 시도할 것이다. 비트 동기화가 이루어질 경우, 비트 동기화 회로(14)는 동기화 코드 워드 검출기(16)를 동작시켜 동기화 코드워드를 조사한다.
동기화 코드워드 검출기(16)는 비트-바이-비트 상관기(correlator)로 동작하며, 수신된 비트 시퀀스가 소정의 비트 위치 수보다 작게 동기화 코드워드 시퀀스와 다를 경우, 동기화 코드워드 검출기는 디코딩 검출기(20)에게 동기화 코드워드가 검출되었음을 알린다. 그때 디코딩 제어기(20)는 기준 코드워드 시퀀스를 페이저의 어드레스 시퀀스로 스위칭하고, 그때 어드레스 코드워드 검출기(23)는 어드레스 코드워드를 조사한다. 어드레스 코드워드 검출기(23)는 한 개의 어드레스 워드가 조합된 기능을 네 개씩이나 검출해 낼 수 있다.
어드레스 기능이 검출될 때, 하나 이상의 경보 신호가 경보 및 출력 신호 발생기(22)에 위해 발생된다. 서로 상이한 경보 패턴이 싱글 어드레스와 조합된 네 개의 기능중 각 기능에 대해 발생될 수 있다. 상기 경보는 가시, 가청, 및 촉각(진동) 내지 그 어느 한쪽일 수 있다.
클럭 및 타이밍 발생기(18)는 크리스탈 제어 클럭 발진기 및 이 발진기에 의해 구동되는 타이밍 체인을 포함할 수도 있다. 발생기(18)는 비트 동기화 회로(14), 동기화 코드워드 검출기(16), 어드레스 코드워드 검출기(23), 경보 및 출력 신호 발생기(22) 및 디코더 제어(20)의 동작에 필요한 모든 타이밍 신호를 제공한다. 경보 및 출력 신호 발생기(22)에 대한 타이밍 신호는 경보 신호 주파수 및 지속 기간을 결정한다.
끝으로, 디코딩 제어기(20)는 전체 동작을 제어한다. 디코딩 제어기(20)는 특정 회로로 구성될 수도 있고 또는 사실상 모토로라 인코포레이티드사에 의해 상업용으로 만들어진 MC 146805 HZ와 같은 호스트 마이크로 컴퓨터로 구성될 수도 있다.
제1도에 도시된 타입의 선택 호출 라디오 페이징 수신기의 구조 및 동작을 보다 상세하게 설명하기 위해, "전력 유지 기능을 가진 만능 페이징 장치" 라는 제목으로 1985년 5월 21일 특허가 허여된 U.S. 특허원 제4,518,961호; "개선된 테스트 모드를 가진 라디오 페이징 장치" 라는 제목으로 1987년 3월 10일 특허가 허여된 U.S 특허원 제4,649,588호; 및 "선택 라디오 페이징 수신기를 위한 축전지 절약 방법"이라는 제목으로 1988년 7월 5일 특허가 허여된 U.S. 특허원 제4,756,816호와 같은 참고 자료가 제공된다.
제2도는 인입 어드레스를 특정 페이저에 할당되어 그 속에 저장된 어드레스의 진수 및 보수와 비교하는데 사용될 수 있는 본 발명의 연속 비교 장치의 블록도이다. 페이저에 할당된 어드레스는 각기 특정 비트 위트를 갖고 있는 다수의 비트를 포함하고 있으며, 레지스터(24)안에 저장될 수도 있다. 각기 지정된 비트 위치를 가진 다수의 비트를 포함하고 있는 인입 이진수 어드레스 워드가 레지스터(26)안에 저장된다. 레지스터(24 및 26)의 출력이 멀티 플렉서(28 및 30)의 입력에 인가된다.
NAND 게이트(32)의 출력이 하이인 동안, NAND 게이트(32)의 출력에 연결된 제1입력 및 클럭 신호(CLK)의 소스에 연결된 제2입력을 가진 AND 게이트(34)가 클럭 신호를 멀티 플렉서(28 및 30)에 인가시킨다. 이 클럭 펄스는 멀티 플렉서(28 및 30)를 동작시켜 레지스터(24)안에 저장된 어드레스 워드의 대응 비트 및 레지스터(26)에 저장된 인입 어드레스 워드를 배타 논리합(36)의 제1및 제2입력에 연속적으로 인가시킨다. 멀티플렉서(28 및 30)로부터 배타 논리합(36)의 입력에 인가된 비트가 동일할 경우, 그것의 출력에 로우 또는 논리 "0"를 발생시킬 것이다. 반대로 배타 논리합(36)에 인가된 비트가 서로 정반대(즉, 논리"0"과 논리"1")일 경우, 배타 논리합(36)의 출력은 에러를 나타내면서 하이가 될 것이다. 다르게 말해서, 레지스터(24 및 26)안에서 대응 비트 위치를 가진 비트가 서로 다르고 또 이 비트가 배타 논리합(36)의 입력에 인가될 때, 논리 하이 에러 신호가 발생될 것이다. 배타 논리합(36)의 출력이 에러 카운터(38)의 입력에 인가되고 또 인버터(40)로 반전된 후, 매치 카운터(42)의 입력에 인가된다. 따라서, 대응 비트가 서로 다를 경우, 에러 카운트(38)로 카운트되는 논리 1이 발생된다. 이 하이 신호가 인버터(40)에 의해 반전될 것이므로, 매치 카운터(42)는 증가되지 않는다. 반대로, 서로 비교되는 비트가 서로 같은 경우, 논리 "0"가 배타 논리합(36)의 출력에 나타날 것이고, 따라서 논리 "1"이 인버터(40)의 출력에 나타나게 될 것이다. 이때, 매치 카운터(42)가 증가될 것이다.
제3레지스터(44)는 수신된 어드레스 워드 안에서 허용될 에러수(E)의 이진수 표시를 저장한다. E의 이진수 표시가 비교기(46 및 48)의 입력의 제1세트에 인가된다. 이진수 에러 카운터(38)의 내용이 비교기(46)의 입력의 제2세트에 인가되며, 이진수 매치 카운터(42)의 내용이 비교기(48)의 입력의 제2세트에 인가된다.
앞서 언급한 바와 같이, 수신된 어드레스 워드는 레지스터(24)안에 저장된 어드레스 워드의 진수일 수도 있고 또는 그것의 보수일 수도 있다. 초기 비교 단계에 있어서 수신된 어드레스 워드가 저장된 어드레스 워드의 진 또는 보수 형태 도 아니라고 결정될 경우, 비교 과정이 비교적 작은 전력을 소모하면서 끝나게 될 수 있다. 이 과정은 다음과 같이 이루어진다. 비교기(46)에 의해 결정되는 바와 같이 에러 카운터(38)의 내용(1)이 레지스터(44)의 내용(2=E+1)을 초과할 때, 플립-플롭(50)이 세트되어 신호 F1를 발생시킨다.
이 신호는 저장된 어드레스 워드의 지수형이 되기에는 너무 많은 에러를 수신된 어드레스 워드가 포함함을 나타낸다.
이진수 매치 카운터(42)의 내용(2)이 레지스터(44)의 내용(2=E+1)을 초과할 때, 비교기(48)는 플립-플롭(52)을 세트시키는 신호를 발생시켜 신호 F2가 발생되게 한다. 플립-플롭(50 및 52)은 각 비교 싸이클의 시작시 리세트된다.
NAND 게이트(32)에 대해 언급하건데, 플립-플롭(50 및 52)에 의해 발생된 신호(F1 및 F2)가 각각 게이트(32)의 제1및 제2입력에 인가된다. F1 및 F2가 모두 하이가 아닌 동안, 게이트(32)의 출력이 하이로 되어 AND 게이트(34)를 동작시킨다. 한편, F1 및 F2가 모두 하이일 경우, 게이트(32)가 논리 "0"를 발생시킴에 따라, AND 게이트(34)를 정지시키게 되고 클럭 펄스(CLK)가 그것을 통과하지 못하게 된다. 이때, 멀티플렉서(28,30)가 정지되고 비교 과정이 중지된다. 요약하건데, 어드레스 워드를 저장된 워드와 비교한 후 플립-플롭(50)이 세트(F1 하이)되고 플립-플롭(52)이 리세트(F2 로우)될 경우, 수신된 어드레스 워드가 레지스터(34)안에 저정된 어드레스 워드의 반전형이 될 수도 있다. 반대로, 비교 과정의 끝에서 F2가 하이이고 F1이 로우일 경우, 수신된 어드레스 워드가 레지스터(24)안에 저장된 어드레스와 매치할 수도 있다. F1과 F2 모두가 하이로 될 경우, 수신된 어드레스 워드는 레지스터(24)안에 저정된 어드레스 워드의 진수형도 보수형도 아니며, F1과 F2가 하이로 되자마자, 이 비교 과정은 중지된다.
상술한 내용은 단지 할 실시예를 통해 주어진 것이다. 따라서 본 발명의 범위를 벗어나지 않는 한 형태 및 세부 사항에 있어서 변화가 본 기술에 숙련된 사람에 의해 이루어질 수도 있다 .예컨대, 여러개의 에러 및 매치가 동일한 에러 한계(E)에 비교했을 때와 같이 도시되는 반면, 입력 어드레스 워드의 진수형 및 보수형에 대해 상이한 에러 한계를 사용하는 것도 가능하다.

Claims (14)

  1. 각기 특정 비트 위치를 점유하며, 제1및 제2스테이트를 나타낼 수 있는 다수의 비트를 포함하는 제1및 제2이진수 워드 비교 장치에 있어서, 각 매치를 위해 제1출력을 발생시키고, 각 비매치를 위해 제2출력을 발생시키는 수단을 포함하며 대응 비트 위치를 점유한 상기 제1및 제2이진수 워드의 비트를 연속적으로 비교하기 위한 제1수단, 상기 제1출력의 수가 제1소정수를 초과할 때는 제1신호를 발생시키고 제2출력의 수가 제2소정수를 초과할 때는 제2신호를 발생시키도록 상기 수단에 연결된 카운팅 수단, 및 상기 카운팅 수단에 연결되어 상기 제1수단의 동작을 중지시키기 위해 상기 제1및 제2신호에 응답하는 수단을 포함하는 제1및 제2이진수 워드 비교 장치.
  2. 제1항에 있어서, 상기 제1및 제2소정수가 동일한 제1및 제2이진수 워드 비교 장치.
  3. 제2항에 있어서, 상기 제1수단이, 상기 제1및 제2이진수 워드의 비트를 연속적으로 비교하고 각 비매치를 위해 상기 제2출력을 발생시키기 위한 제1논리 수단, 및 상기 제1출력을 발생시키기 위해 상기 제2출력을 반전시키도록 상기 논리 수단에 연결된 제1인버터 수단을 포함하는 제1및 제2이진수 워드 비교 장치.
  4. 제3항에 있어서, 상기제1논리 수단이, 상기 제1이진수 워드를 저장하기 위한 제1저장 수단이, 상기 제2이진수 워드를 저장하기 위한 제2저장수단, 상기 제1이진수 워드 및 그 출력의 비트를 연속적으로 발생시키기 위해 상기 제1저장 수단에 연결된 제1멀티플렉서 수단, 상기 제2이진수 워드 및 그 출력의 비트를 연속적으로 발생시키기 위해 상기 제2저장수단에 연결된 제2멀티플렉서 수단, 및 상기 제2출력을 발생시키기 위해 상기 제1및 제2멀티플렉의 출력에 연결된 입력을 가진 배타 논리합 수단을 포함하는 제1 및 제2이진수 워드 비교 장치.
  5. 제4항에 있어서, 상기 제1및 제2저장수단이 제1및 제2레지스터를 포함하는 제1및 제2이진수 워드 비교 장치.
  6. 제3항에 있어서, 상기 카운팅 수단이, 상기 제1출력을 카운팅하기 위해 상기 제1수단에 연결된 제1카운터, 상기 제2출력을 카운팅하기 위해 상기 제1수단에 연결된 제2카운터, 상기 제1및 제2카운터의 내용을 상기 제1소정수와 비교하기 위한 비교 수단, 및 상기 제1및 제2신호를 발생시키기 위해 상기 비교 수단에 연결된 제3수단을 포함하는 제1및 제2이진수 워드 비교 장치.
  7. 제3항에 있어서, 상기 제1이진수 워드가 선택 호출 라디오 수신기에 전달되고 상기 이진수 워드가 상기 선택 호출 라디오 수신기에 저장되는 제1및 제2이진수 워드 비교 장치.
  8. 각기 특정 비트 위치를 점유하고, 제1및 제2스테이트를 나타낼 수 있는 다수의 비트를 포함하는 제1및 제2이진수 워드 비교 방법에 있어서, 연속 비교 수단에 의해 대응 비트 위치를 점유한 상기 제1및 제2이진수 워드의 비트를 연속적으로 비교하는 단계, 상기 제1및 제2이진수 워드의 대응 비트 사이에서 매치의 수를 카운팅하는 단계, 상기 제1및 제2이진수 워드의 대응 비트 사이에는 비매치의 수를 카운팅하는 단계, 상기 비매치의 수가 소정수를 초과할 때, 제1신호를 발생시키는 단계, 상기 매치의 수가 소정수를 초과할 때, 제2신호를 발생시키는 단계, 및 상기 제1및 제2신호의 일치에 따라 연속 비교 수단을 정지시키는 단계를 포함하는 제1및 제2이진수 워드 비교 방법.
  9. 각기 다수의 비트를 포함하는 제1및 제2이진수 워드 비교 장치에 있어서, 상기 제1및 제2이진수 워드의 비트를 연속적으로 비교하기 위한 제1비교수단, 상기 제1이진수 워드가 상기 제2이진수 워드에 일치하는지 여부를 결정하기 위해 상기 제1수단에 연결된 제1카운팅 수단, 상기 제1이진수 워드가 상기 제2이진수 워드에 일치하지 않는지 여부를 결정하기 위해 상기 제1수단에 연결된 제2카운팅 수단, 및 상기 제1이진수 워드가 상기 제2이진수 워드 또는 그 보수와 매치하지 않을 때 상기 제1비교 수단의 동작을 중지시키기 위해 상기 제1비교수단 및 상기 제1및 제2카운팅 수단에 연결된 동작 중지 수단을 포함하는 제1및 제2이진수 워드 비교 장치.
  10. 제9항에 있어서, 상기 제1비교수단이, 매치하지 않는 상기 제1및 제2이진수 워드안의 각 비트 위치에 대해 에러 출력 신호를 발생시키기 위해 제1카운터 수단에 연결된 제1수단, 및 상기 에러 출력 신호를 반전시키기 위해 상기 제2카운터 수단 및 상기 제1수단에 연결된 인버터 수단을 포함하는 제1및 제2이진수 워드 비교 장치.
  11. 제10항에 있어서, 상기 제1카운팅 수단이 상기 제1카운팅 수단의 내용이 상기 소정수를 초과할 때는 제1신호를 발생시키는 수단을 포함하고 제2카운팅 수단이 상기 제2카운팅 수단의 내용이 상기 소정수를 초과할 때는 제2신호를 발생시키는 수단을 포함하는 제1및 제2이진수 워드 비교 장치.
  12. 각기 특정 비트 위치를 점유하고, 제1및 제2스테이트를 나타낼 수 있는 다수의 비트를 포함하는 제1및 제2이진수 워드 비교 장치에 있어서, 상기 제1및 제2이진수 워드 안에서 최소한 몇몇 대응 비트를 연속적으로 비교하기 위한 제1수단, 비매치의 수가 제1소정수를 초과할 때 제1신호를 발생시키기 위한 제2수단, 매치의 수가 제2소정수를 초과할 때, 제2신호를 발생시키기 위한 제3수단, 및 상기 제1수단에 연결되어 상기 제1수단의 동작을 중지시키기 위해 상기 제1및 제2신호에 응답하는 수단을 포함하는 제1및 제2이진수 워드 비교 장치.
  13. 제12항에 있어서, 상기 제1및 제2신호의 발생에 따라 상기 제1수단의 동작을 중지시키는 수단을 포함하는 제1및 제2이진수 워드 비교 장치.
  14. 제13항에 있어서, 상기 제1 및 제2소정수가 동일한 제1및 제2이진수 비교 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239497A (en) * 1991-10-02 1993-08-24 Motorola, Inc. Fast pattern correlator and method
US5394140A (en) * 1992-11-23 1995-02-28 Motorola, Inc. Method and apparatus for pre-programmed call-back-number-determined alert
EP0663635A1 (en) * 1993-12-15 1995-07-19 Firma Erika Köchler Fast serial comparator
US5508695A (en) * 1994-07-28 1996-04-16 Motorola, Inc. Method and apparatus for identifying messages associated with a sports team in a communication system
US5535428A (en) * 1994-07-28 1996-07-09 Motorola, Inc. Method and apparatus for selectively retaining messages received by a radio receiver based upon message content
US5504476A (en) * 1994-07-28 1996-04-02 Motorola, Inc. Method and apparatus for generating alerts based upon content of messages received by a radio receiver
WO1996004619A1 (en) * 1994-08-01 1996-02-15 Motorola Inc. Prioritizing message transmissions and alerts in a communication system
JP2707981B2 (ja) * 1994-10-21 1998-02-04 株式会社デンソー 通信制御装置
US5581713A (en) * 1994-10-25 1996-12-03 Pyramid Technology Corporation Multiprocessor computer backplane bus in which bus transactions are classified into different classes for arbitration
JPH0951358A (ja) * 1995-08-09 1997-02-18 Mitsubishi Electric Corp Ｐｗｍ通信システム
KR100824378B1 (ko) * 2001-06-26 2008-04-22 삼성전자주식회사 워드의 비트역순크기 비교장치 및 방법
US20060123285A1 (en) * 2004-11-16 2006-06-08 De Araujo Daniel F Dynamic threshold scaling in a communication system
TWI309939B (en) * 2006-01-06 2009-05-11 Princeton Technology Corp Packet preamble search method and device thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2848532A (en) * 1954-06-01 1958-08-19 Underwood Corp Data processor
US3103577A (en) * 1959-07-13 1963-09-10 willard
US3344353A (en) * 1963-12-24 1967-09-26 Philco Ford Corp Error free data transmission system
US3469084A (en) * 1965-08-24 1969-09-23 Us Navy Universal encoder tester
FR2140321B1 (ko) * 1971-06-10 1974-03-22 Dassault Electronique
US3863215A (en) * 1973-07-03 1975-01-28 Rca Corp Detector for repetitive digital codes
US4064488A (en) * 1976-06-10 1977-12-20 Motorola, Inc. Sampled signal detector
US4103286A (en) * 1977-02-22 1978-07-25 Motorola, Inc. Digital binary group call circuitry arrangement
EP0166838B1 (fr) * 1984-06-29 1988-09-28 International Business Machines Corporation Procédé et dispositif pour détecter une configuration de bits particulière dans un train de bits en série
JPS63164556A (ja) * 1986-12-25 1988-07-07 Nec Corp 位相偏移変調信号の受信回路

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