JPH04503742A - シリアルワードコンパレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 シリアルワードコンパレータ 技術分野 本発明は一般に選択呼出無線受信機に関し、さらに詳細には２つの二進ワードを シリアルに（Ｈ次に）比較する装置（シリアルワードコンパレータ）に関する。

さらにもっと詳細には、選択呼出無線受信機（ページャ−）によって受信された 連続したデータワードと蓄積されている参照ワード（アドレス）とをシリアルに 比較するための装置に関する。

背景技術 個人選択呼出装置は一般的に二進デジタルＦＭ受信器から成り、この受信器は無 線周波数（ＲＦ）部とデコーダ部から構成される。呼出情報はコード化された二 進数列で周波数変調された無線搬送波として受信される。ＲＦ部の回路はＲＦ／ ＩＦ（無線周波／中間周波）変換、復調、論理レベルの判断を行ない、コード化 された二進データを含むオーディオ出力信号を復元する。制御部はデジタル技術 を用いてコード化されたデータを処理し、聴覚的または視覚的なアラームを制− 御する。

今日のベージングシステムにおいては様々なタイプの信号コーディング（符号Ｃ ｏｄｅ　（ＧＳＣ）方式という方式が知られている。ＧＳＣ方式は選択呼出ベー ジングプロトコルであり、これの完全な説明については５ｅｌｅｃｔｉｖｅ　Ｓ ｉｇｎａｌｌｉｎｇ　ｆｏｒ　Ｐｏｒｔａｂｌｅ　Ａｐｐｌｉｃａｔｉｏｎｓ” 、　Ｌｅｏｎａｒｄ　Ｅ、　Ｎｅ１ｓｏｎ、　２８１ＥＥＥ　Ｖｅｈｉｃｕｌａ ｒ　Ｔｅｃｈｎｏｌｏ■凵@Ｃｏｎｆｅｒｅｎｃｅ。

Ｄｅｎｖｃｒ、　Ｃｏ１ｏｒａｄｏ、　Ｍａｒｃｈ　２２−２４．１９７８に詳 しい、ＧＳＣは同期式ベージングフォーマットであって、呼出信号は各ページャ −に対して個別に送信されてもよいし、バッチ形式でまとめて送信されてもよい 。さらにトーン信号のみ、トーン信号とデータ信号、トーン信号と音声信号を送 ることが可能である。消費電力を低く抑える機能（バッテリーセーブ機能）やよ り多くのコードを送れる（コード容量が多い）という改良点もある。正論理規則 が用いられている。

ＧＳＣ方式は単一コールアドレスフォーマットを採用している。このアドレスフ ォーマットはプリアンプル、スタートコード、アドレスコード、および音声伝送 のためのアクテイベーションコードから構成されている。ベージングシステム内 の個々の受信器はプリアンプルによってグループ分けされている。スタートコー ドはプリアンプルの終了を通知し、バッチ形式のデコーディングのための同期情 報を供給する。アドレスコードはそれぞれの受信器に対して特定のかつ唯一のコ ードをもって区別する。アクテイベーションコードは音声信号のためにオーディ オ回路を制御する。

データメツセージはアドレスとそれに続く１以上のデータブロフクによって構成 される。これらのデータメツセージは単一コールモードにおいて個別に送信され るか、またはバッチ形式での送信においてアドレス情報のみの呼出情報と混ぜて 送信される。

アドレス情報はそれぞれ２３ｂ　ｉ　ｔからなる２つのゴーレイ（Ｇｏｌａｙ） アドレスワード（ＷｌとＷ２）　として送られる。ｗｌのコードセットは５０の ワードとその補数とから構成され、一方ｗ２のコードセットはおおよそ２０００ 種類のワードとその補数とから構成される。したがってこの２つのコードセット から唯−無二であるｗｌとｗ２の組み合わせを選ぶことによって１０万種個のＳ ＧＣコードを作ることができる。

ＧＳＣコードは第１ＧＳＣ二進ワード（Ｗｌ）と第２ＧＳＣ二進ワード（Ｗ２） との唯−無二の組み合わせであり、このコードが特定のページャ−に割り当てら れる。さらに個々のＧＳＣコードは４つの異なる機能アドレス（ＷＩＷ２；ＷＩ Ｗ２．ＷＩＷ２．ＷＩＷ２）　を作ることが−Ｃ’きる。

それぞれの機能アドレスはそれらに対していかにページャ−が応答するかを定義 している。つまり実現可能な機能としてはトーンのみの呼出、優先順位付きのト ーンのみの呼出、音声による呼出、文字と数字によるデータ呼出、等である。

したがって、ページャ−・選択呼出受信器は上述の２つの二進ワードまたはそれ らの逆数ワード、またはそれらの補数をデコードできることが必須である。よく 知られているように、二進の逆数ワードは二進ビット列中の二進１を二進０に、 二進０を二進ｌに置き換えることによって生成される。

ページャ−のデコーダーは入力された二進のアドレスとそのページャ−に割り当 てられ保持されているＧＳＣアドレスコードとを比較しなければならない。二進 ワードを比較するための技術は数多く知られているが。もっとも単純な方法は一 連の保存エレメントからなるレジスタにそれぞれのワードを蓄積し保存エレメン トの内容をパラレルに比較して、一致するがどうかを決定するやり方である。

この方法は高速であるが、比較対象となる各ビットに対して専用の回路を必要と する。ＧＳＣコードの場合には２３個のｂｉｔがページャ−に対して送信され、 ページャ−はそれぞれのビットを４倍にサンプリングするので結果として９２ｂ ｉｔのデータピッ）・列となる。９２ｂ　ｉ　を長のアドレスワードと内部に保 持されたワードとをパラレルに比較するのには明らかに非常に大きなレジスタを 必要とする。

一方、二進データワードをシリアル形式で（ビットごと順次に）比較する方法も よく知られている。もし完全な一致が必要とされているのであれば、それぞれの ワードの対応するビットの間で不一致が検出されたときすぐに比較プロセスを中 断することができる。ゴーレイ方式の場合には、９２ｂ　ｉ　ｔのデータ列の中 に１２個の不一致が発見された場合でも、結果としては２つのコードは一致して いるということがありうる。残念ながら受信されたワードが「真の値」であるの がその補数であるのかということはわからない。したがって１２以上の不一致が 検出された場合でも、必ずしも全体として不一致であるということにはならない 。

この場合には逆数（ＷｌまたはＷ２）が受信されているのかも知れない。

「真の値」のまたはその補数のワードの両方をデコードするために、９２ｂ　ｉ ｔのワードのそれぞれのビットをシリアルに比較し、不一致の検出が１３個以下 であるか、または７９個以上である場合には一致が認められる。つまりもしエラ ーの検出が１３個以下であれば一致するワードＷｌまたはＷ２が「真」の形式で 受信されたものと仮定される。一方、もし７９個以上エラーが検出されたのなら 、一致するワードが逆の形で（Ｗｌ、、Ｗ２）受信されたものと推定される。残 念ながらこの方法では９２ビツトのデータ列の全てのビットが比較されなければ ならない。これでは比較に多くの時間がかがり、さらに相当量の電力を消費して しまう。電池で駆動されるページャ−の場合ではこれは問題となる。

発明の開示 したがって本発明の目的は２つの二進ワードをシリアルに比較する改良された装 置を提供することにある。

さらに本発明の目的は２つのデータワードのシリアル比較をより少ない回路数で より少ない消費電力で実行する装置を提供することにある。

さらに本発明の目的は選択呼出無線受信器（ページャ−）で受信された連続する データワードを保持されている参照ワード（アドレス）とシリアルに比較する装 置を提供することにある。

さらに本発明の目的はデータワードまたはその補数形を保持された参照ワードと シリアルに比較する装置を提供することにある。

本発明の多様な面に従って、特定のビット位置を占める複数のビットをそれぞれ 含む、第に二進ワードと第２二進ワードとを比較するための装置が提供される。

ここでそれぞれのビットは第１状態または第２状態にあるものと仮定できる。

第１手段は第に二進ワードおよび第２二進ワードの対応するビット位置を占める ビットをシリアルに比較し、それぞれのビットが一致した場合には第１出力を生 成し、不一致の場合には第２出力を生成する。前記第１手段に結合されたカウン ト（計数）手段は前記第１出力の数が第１所定数を越えたときには第１信号を生 成し、前記第２出力の数が第２所定数を越えたときには第２信号を生成する。

本発明の前記の目的および特徴をより明確に理解するために、以下で添付の図面 を参照しながらより詳しく説明する。

図面の簡単な説明 図１は選択呼出ページング受信器のブロック図である。

図２は本発明のシリアル比較装置である。

発明を実施するための最良の形態 図１は選択呼出無線受信装置（例：ページャ−）の機能ブ０７り図である。シス テムはアンテナ１２を備えた受信器ｌＯ、ビット同期回路１４、同期コードワー ド検出回路１６、クロックおよびタイミング生成回路１８、デコード制御回路２ ０、アラームおよび出力信号生成回路２２およびアドレスコード検出回路２３か ら構成される。

変調信号はアンテナ１２によって受信器１０で受信される。受信器１０はビット 同期回路１４に接続される。ビット同期回路１４はビット判定回路の構成要素を 受信された信号ビット列に同期させるように動作する。

装置が動作を開始するとまず最初に回路はビット同期を確立しようと試みる。

ビット同期が確立されれば、ビット同期回路１４は同期コードワード検出回路１ ６を動作状態にし、同期コードワード検出回路１６は同期コードワードの検出を 行なう。

同期コードワード検出回路ユ６はビットごとの相関器として働き、受信したピッ ）列と同期コードワードとの違いが所定のビット位置数よりも少ない数であれば 、同期コードワード検出回路は同期コードワードが検出されたことをデコード制 御回路２０に知らせる。デコード制御回路２０は次に参照コードワードシーケン スをページャ−のアドレスシーケンスへと切り換える。そしてアドレスコードワ ード検出回路２３は次にアドレスコードワードを検索する。アドレスコードワー ド検出回路２３は１つのアドレスワードに関連する４つの異なった関数を検出す ることができる。

アドレス関数が検出されると、アラームおよび出力信号生成回路２２より１また はそれ以上の警告信号が生成される。１つのアドレスに関連する４つの関数のそ れぞれに対応して異なった警告音のパターンを生成することが可能である。゛警 告は視覚的なものでもよいし、音響によるもの、触覚的なもの（振動）、および これらの組み合わせで行なうことが可能である。

クロックおよびタイミング発生回路１８は水晶制御のクロック発振器およびこの 発振器で駆動されるタイミングチェーンから構成されうる。発生回路１８はビッ ト同期回路１４、同期コードワード検出回路１６、アドレスコードワード検出回 路２３、アラームおよび出力信号発生回路２２およびデコード回路２０の動作に 必要な全てのタイミング信号を供給する。アラームおよび出力信号発生回路２２ に入力されるタイミング信号はアラーム信号の周波数および持続時間を決定する 。

デコード制御回路２０は全ての動作を制御する。デコード制御回路２０は専用回 路で構成してもよいし、実際にはモトローラ製のＭＣ１４６８０５Ｈ２のような マイクロプロセッサをホストとして構成することが可能である。

図１に示されるような型の選択呼出無線ページング受信器の動作および構造につ いてのもっと詳しい説明は次の米国特許に開示されている。１９８５年３月２１ 日登録の第４，５１８，９６１、発明の名称”Ｕｎｉｖｅｒｓａｌ　Ｐａｇｉｎ ｇ　Ｄｅｖｉｃｅ　ｗｉｔｈ　Ｐｏｗｅｒ　Ｃｏｎ５ｅｒｖａｔ堰B ｎ＝１．１９８７年３月１０日登録の第４，６４９，５８３号、発明の名称″Ｒ ａｄｉｏ　ＰａｇｉｎｇＤｅｖｉｃｅ　ｗｉｔｈ　Ｉｍｐｒｏｖｅｄ　Ｔｅ５ｔ 　Ｍｏｄｅｓ”および１９８８年７月５日登録の第４，７５５，８１６号”Ｂａ ｔ＋ｅｒｙ　Ｓａｖｉｎｇ　Ｍｅｔｈｏｄｓ　ｆｏｒ　５ｅｌｅｃｔｉｖｅ　Ｒ ａｄｉｏ　Ｐａｇｉｎｇ　Ｒｅｃｅｉｖｅｒｌｌ。

図２は本発明のシリアルコンパレータ（比較装置）のブロック図である。この装 置はそのページャ−に割り当てられたアドレスの真の値およびその補数値の両方 を含む入力アドレスと内部に保持されているアドレスとを比較することができる 。ページャ−に割り当てられているアドレスは複数のビットから構成され、それ ぞれのビットは特定のビット位置を占めている。このアドレスはレジスタ２４に 保持される。受信された二進アドレスワードもまた複数のビットから構成され、 それぞれのビットは特定のビット位置を占めている。このアドレスはレジスタ２ ６に保持される。レジスタ２４および２６の出力はマルチプレクサ２８および３ ０の入力にそれぞれ与えられる。

ＮＡＮＤゲート３２の出力がＨＩＧＨレベルであるかぎり、第１人力がＮＡＮＤ ゲート３２の出力に結合し、第２人力がクロック信号（ＣＬ　Ｋ）の発振源に結 合したＡＮＤゲート３４はクロック信号をマルチプレクサ２８．３０に通過させ る。クロックパルスはマルチプレクサ２８および３０を動作させ、レジスタ２４ に保持されたアドレスワードとレジスタ２６に保持された受信アドレスワードの 対応するビットを排他的論理和回路３６　（ＥｘｃｌｕｓｉｖｅＯＲ）の第１入 力と第２人力に対してシリアルに印加する。

もし排他的論理和回路３６の入力にマルチプレクサ２８および３０から印加され るビットが同一であれば、排他的論理和回路３６はその出力においてＬＯＷしベ ルまたは論理「０」を生成する。

一方、排他的論理和回路３６に加えられるビットが反対であるときく例、論理「 ０」と論理「ＩＪ）は、排他的論理和回路３６の出力はエラー（不一致）を示す ＨＩＧＨレベルになる。別な言い方をすれば、レジスタ２４とレジスタ２６とで 対応するビット位１を占めるビットが異なっていて、それらが排他的論理和回路 ３６の入力に加えられたとき、ＨＩ　Ｇ　Ｈ論理の不一致（エラー）信号が生成 される。

排他的論理和３６の出力は不一致カウンタ３８の入力に加えられ、インバータ４ ０で反転されてから一致カウンタ４２の入力に加えられる。したがってもし対応 するビットが異なっていれば不一致カウンタ３８でカウントされる論理「１」が 生成される。このＨＩＧＨ信号はインバータ４０ぐ反転されるため一致カウンタ ４２は増加しない。一方比較されるビットが同じであれば、排他的論理和回路３ ６は論理ｒＯＪをその出力に出力し、結果インバータ４０の出力には論理「１」 が現われる。この場合には一致カウ／り４２は増加する。

第３番目のレジスタ４４は受信されたアドレスワー　ド中で許容される不一致の 数（Ｅ）の二進表現を保持している。Ｅの二進表現は比較器４６および４８の第 １人力組に加えられる。二進エラーカウンタ３８の内容は比較器４６の第２人力 に加えられ、二進一致カウンタ４２の内容は比較器４８の第２人力に加えられる 前述のように、受信されたアドレスワードはレジスタ２４に記憶されたアドレ　 −スワードの真の値であるかも知れないし、またはその補数であるかも知れない 。

その受信されたアドレスワードが記憶されているアドレスワードの真性値でもな く補数値でもないということが比較プロセスの初期の段階で決定できれば比較プ ロセスを停止することができ、これによって消費電力を抑さえることができる。

次のようにして上の機能は実現される。エラーカウンタ３８の内容（Ｃ１）がレ ジスタ４４の内容を越えたこと（Ｃ２＝Ｅ＋１）が比較器４６によって決定され るとフリップフロップ５０はセットされ信号Ｆ１を生成する。この信号Ｆｌは、 受信したアドレスワードが記憶されているアドレスワードの真の値であるとすれ ば不一致の数（エラーの数）が多すぎるということを示している。

二進一致カウンタ４２の内容（Ｃ２）がレジスタ４４の内容を越えた（Ｃ２＝Ｅ ＋１）ときには比較器４８はフリップ７０ツブ５２をセットする信号を生成し、 結果信号Ｆ２が生成される。フリップフロップ５０および５２は各々の比較す・ イクルの最初にリセットされる。

Ｎ　Ａ　Ｎ　Ｄゲート３２について説明する。信号Ｆ１および信号Ｆ２はフリッ プフロップ５０および５２によってそれぞれ生成され、ゲート３２の第１人力お よび第２人力に加えられる。ＦｌおよびＦ２の両方ともＨＩＧＨでないかぎり、 ゲート３２の出力はＨＩＧＨであって、ＡＮＤゲート３４をイネーブルに（ＯＮ に）しておく。しかしながらＦｌおよびＦ２の両方がＨＩＧＨであるならば、ゲ ート３２は論理ｒＯＪを生成し、これによってＡＮＤゲート３４はＯＦＦになり 、クロックパルス（ＣＬＫ）がＡＮＤゲート３４を通過できなくなる。この場合 にはマルチプレクサ２８および３０は動作しなくなり、比較プロセスは停止する 。

要約して言うと、記憶されている「７−ドと受信したアドレスワードとの比較の 結果、フリップフロップ５０がセットされ（ＦｌがＨＩＧＨ）でフリップフロッ プ５２がセットされていない（Ｆ２がＬＯＷ＞であるならば、受信したアドレス ワードはレジスタ２４に記憶されているアドレスワードの逆数であると判断され る。一方、比較的プロセスの最後において、Ｆ２がＨＩＧＨで、ＦｌはＬＯＷで あれば、受信したアドレスワードはレジスタ２４に保持されているアドレスワー ドと一致していると判断できる。もしＦｌおよびＦ２がともにＨＩＧＨになれば 受信されたアドレスワードはレジスタ２４に保持されているアドレスワードの真 性値でもなければ補数値でもない。ＦｌとＦ２がともにＨＩＧＨになるとすぐに 比較動作を中止することができる。

前記の説明は本発明を実施するための一実施例について行なったにすぎない。

当該技術分野に精通したものによるその実施の形態および細部における変更は本 発明の範中に含まれるものである。例えば、図中でエラーの数および一致の数は 同じエラーしきい値（Ｅ）に対して比較されているが、受信されたアドレスワー ドの真性値および補数値に対して異なったしきい値を使うことも可能である。

＋　Ｎ 国際調査報告

Claims (14)

【特許請求の範囲】
1. １．第１二進ワードおよび第２二進ワードを比較する装置において、前記第１二 進ワードおよび前記第２二進ワードは特定のビット位置を占める複数のビットを 含み、前記ビットは第１状態または第２状態をとることが可能である、前記装置 は： 前記第１二進ワードおよび前記第２二進ワードの対応するビット位置を占めるビ ットをシリアルに比較する第１手段であって、前記比較が一致した場合に第１出 力を生成するための手段と前記比較が不一致の場合に第２出力を生成するための 手段とを含むところの第１手段； 前記手段に結合され、前記第１出力の数が第１所定数を越えた場合に第１信号を 生成し、前記第２出力の数が第２所定数を越えた場合には第２信号を生成するカ ウント手段；および 前記カウント手段に結合され、前記第１信号および前記第２信号に応答して前記 第１手段の動作を停止させる手段； を含むことを特徴とする装置。
2. ２．請求項１記載の装置であって、前記第１所定数および前記第２所定数は同じ である、ところの装置。
3. ３．請求項２記載の装置であって、前記第１手段は：前記第１二進ワードおよび 前記第２二進ワードのビットをシリアルに比較し、不一致一回につき前記第２出 力を生成する第１論理手段；および前記論理手段に結合して前記第２手段を反転 し前記第１出力を生成する第１反転手段； を含むことを特徴とする装置。
4. ４．請求項３記載の装置であって、前記第１論理手段は：前記第１二進ワードを 記憶するための第１記憶手段；前記第２二進ワードを記憶するための第２記憶手 段；前記第１記憶手段に結合して前記第１二進ワードのビットをシリアルに生成 してそれを出力する第１マルチプレクサ手段；および前記第１マルチプレクサの 手段の出力と前記第２マルチプレクサ手段の出力とに結合する入力を持ち前記第 ２出力を生成する排他的諭理和諭理手段；を有することを特徴とする装置。
5. ５．請求項５記載の装置であって、前記第１記憶装置と前記第２記憶装置とは第 １レジスタと第２レジスタとを含んで成る、ところの装置。
6. ６．請求項３記載の装置であって、前記カウント手段は：前記第１手段に結合し 、前記第１出力をカウントする第１カウンタ；前記第１手段に結合し、前記第２ 出力をカウントする第２カウンタ；前記第１カウンタの内容と前記第２カウンタ の内容とを前記第１所定数に対して比較する比較手段；および 前記比較手段に結合し、前記第１信号および前記第２信号を生成する第３手段を 含むことを特徴とする装置。
7. ７．請求項３記載の装置であって、前記第１二進ワードは選択呼出無線受信器に 送信され、前記第２二進ワードは前記呼出無線受信器に記憶されている、ところ の装置。
8. ８．第１二進ワードおよび第２二進ワードを比較する方法であって、前記第１二 進ワードおよび前記第２二進ワードは特定のビット位置を占める複数のビットを 含み、前記ビットは第１状態または第２状態をとることが可能である、前記方法 は： 前記第１二進ワードおよび前記第２二進ワードの対応するビット位置を占めるビ ットのうち少なくともいくつかのビットをシリアルに比較する手段によって比較 する段階； 前記第１二進ワードおよび前記第２二進ワードの対応するビット間の一致する数 をカウントする段階； 前記第２二進ワードおよび前記第２二進ワードの対応するビット間の不一致の数 をカウントする段階； 前記不一致の数が所定の数を越えたときに第１信号を生成する段階；前記一致の 数が前記所定の数を越えたときに第２信号を生成する段階；および前記第１信号 と第２信号とが一致した場合に前記シリアルに比較する手段を動作停止にする段 階； を含むことを特徴とする方法。
9. ９．複数のビットから成る第１二進ワードと第２二進ワードとを比較する装置で あって： 前記第１二進ワードおよび前記第２二進ワードの少なくともいくつかのビットを シリアルに比較する第１比較手段； 前記第１比較手段に結合し、前記第１二進ワードが前記第２二進ワードに一致す るかどうかを判定するための第１カウント手段；前記第１比較手段に結合し、前 記第１二進ワードが前記第２二進ワードに不一致であるかどうかを判定するため の第２カウント手段；および前記第１比較手段、前記第１カウント手段、および 第２カウント手段に結合され、前記第１二進ワードが前記第２二進ワードまたは 前記第２二進ワードの補数値に一致しなかったときに前記第１比較手段を動作停 止にするための動作停止手段； を合むことを特徴とする装置。
10. １０．請求項９記載の装置であって、前記第１比較手段は：前記第１カウント手 段に結合し、前記第１二進ワードおよび前記第２二進ワードの対応するビット位 置のビットが一致しないときに不一致出力信号を生成する第１の手段； 前記第２カウント手段と前記第１手段とに結合し、前記不一致出力信号を反転す るための反転手段； を含むことことを特徴とする装置。
11. １１．請求項１０記載の装置であって、前記第１カウント手段は前記第１カウン ト手段の内容が所定の数を越えたときに第１信号を生成する手段を含み、前記第 ２カウント手段は前記第２カウント手段の内容が前記所定の数を越えたときに第 ２信号を生成する手段を含む、ことを特徴とする装置。
12. １２．第１二進ワードおよび第２二進ワードを比較する装置において、前記第１ 二進ワードおよび前記第２二進ワードは特定のビット位置を占める複数のビット を含み、前記ビットは第１状態または第２状態をとることが可能である、前記装 置は： 前記第１二進ワードおよび前記第２二進ワードの対応するビットの少なくともい くつかをシリアルに比較する第１手段；前記比較による不一致の数が第１所定数 を越えたとき第１信号を生成する第２手段； 前記比較による一致が第２所定数を越えたとき第２信号を生成する第３手段：お よび 前記第１手段に結合し、前記第１信号および前記第２信号に応答して前記第１手 段を動作停止にする手段； を含むことを特徴とする装置。
13. １３．請求項１２記載の装置であって、前記装置は、前記第１信号と前記第２信 号とが生成されたときに前記第１手段を動作停止にする手段をさらに含む、こと を特徴とする装置。
14. １４．請求項１３記載の装置であって、前記第１所定数と前記第２所定数とは同 じ数である、ところの装置。