JPH1188933A - プリアンブル検出回路、デコーダ回路および無線呼出し受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 検出性能を向上させ、簡単な回路構成で信頼
性を高くする。 【解決手段】 同期コードワードが検出されていないと
き、プリアンブルの1010・・・・が入力されると、回路10の
入力には1111・・・・が入力される。回路10は、ハイレベル
信号を出力し回路50に与え、回路40からハイレベル信号
が与えられているため、回路50はハイレベル信号を出力
し、この信号をプリアンブル検出信号Ｏ1 として出力す
る。同期コードワードが検出され、プリアンブルパター
ンの1010・・・・が入力されると、回路10および20の入力に
は1111・・・・が入力される。回路10および20はハイレベル
信号を出力する。回路10のハイレベル出力信号は回路50
に与えられ、回路20のハイレベル出力信号は回路40に与
えられ、この回路40の他方の入力にはインバータ30から
同期コードワードが検出されているときロウレベル信号
が与えられ、回路40はハイレベル信号を出力し、回路50
はハイレベルで検出信号Ｏ1 を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリアンブル検出
回路、デコーダ回路および無線呼出し受信装置に関し、
たとえば、P0CSAG (Post Office Code Standardization
Advisory Group)方式のページャに適用することができ
るものである。

【０００２】

【従来の技術】近年、無線呼出しシステムが普及してい
る。この無線呼出しシステムの方式として、POCSAG方式
が知られている。この無線呼出しシステムでは、基地局
から端末のページャ（ポケットベル）に対して図２に示
すような所定のフォーマットの信号が送信される。この
信号フォーマットは、財団法人電波システム開発センタ
ーが標準化した、文献：RCR STD-42、「POCSAG無線方式
無線呼出しシステム」、平成６年11月10日策定、に示さ
れている。

【０００３】図２は、POCSAG方式の信号フォーマットを
表したフォーマット図である。この図２において、信号
フォーマットは、基地局から送信される最初の無線呼出
し信号としてのプリアンブル21として最低576 ビット以
上の２進パターン「10」の繰返しが含まれている。この
プリアンブル21の後に、各バッチの同期用信号として、
32ビットの同期コードワード（SC）22が配置形成されて
いる。この同期コードワード22の後にはフレーム23が配
置される。このフレーム23の後には再び同期コードワー
ド（SC）24とフレーム25が継続して配置形成される。フ
レーム23、25には、アドレスやメッセージなどのデータ
が含まれている。

【０００４】このような信号構成のPOCSAG方式の信号フ
ォーマットを受信し、デコードするデコーダにおけるプ
リアンブル検出回路では、最初の最低576 ビット以上で
構成されるプリアンブル21を検出することによって、そ
の後、第１バッチ、第２バッチの同期コードワード22、
24を検出するための動作に移り、第１バッチ、第２バッ
チ内のフレーム23、25の中のフレームF0〜F7のいずれか
のアドレスおよびメッセージを受信する。フレームF0〜
F7の各フレームは、２つのコードワードから構成されて
いる。一つのコードワードは、32ビットから構成されて
いる。

【０００５】一般にプリアンブルの検出条件のビット数
は、デコーダの内部状態に関わらず、同じ条件で行って
いた。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
方法によるプリアンブルの検出においては、プリアンブ
ルの検出条件のビット数を少なく設定した場合は、プリ
アンブルは検出しやすく、検出のためにかかる検出時間
も短い。しかしながら、フレームの中のアドレスやメッ
セージを受信中に、プリンアンブルの検出条件を満たす
０と１の繰り返しパターンが生じた場合、この０と１の
繰り返しパターンをプリアンブルとみなしてしまう確率
が高くなり、本来のアドレスとメッセージに対する受信
動作が正常になきなくなるという問題がある。

【０００７】一方、プリアンブル検出条件のビット数を
多く設定した場合は、上述のプリアンブル検出条件のビ
ット数を少なくした場合のような問題は生じないが、フ
レームの中のアドレスやメッセージを受信中に、何らか
の原因、たとえば、バーストノイズや回線符号誤りなど
によって、デコーダで同期保持状態から非同期状態に変
化した場合、次のプリアンブル21が到来するまで同期復
帰を行うことができない。このため、同期復帰までに受
信されるフレーム内のアドレスやメッセージを受信し復
調することができなくなるという問題がある。

【０００８】このようなことから、簡単な回路構成で信
頼性の高いプリアンブル検出回路と、このようなプリア
ンブル検出回路を使用したデコーダ回路および無線呼出
し受信装置の実現が要請されている。

【０００９】

【課題を解決するための手段】そこで、本発明によれ
ば、複数ビットＡのパターンからなるプリアンブル信号
と、同期コードワードを有するフレームデータとを含む
無線呼出し信号を受信しプリアンブル信号を検出するプ
リアンブル検出回路は、受信したプリアンブル信号をシ
リアル信号からｍ＋ｎ（ｍ＋ｎ＜Ａ）ビットのパラレル
信号に変換する変換手段と、同期コードワードが検出さ
れていないときには、パラレル信号の内のｍビットにつ
いてパターンが一致したところで、プリアンブル信号の
検出として判断する非同期状態プリアンブル判断手段
と、同期コードワードが検出されているときには、パラ
レル信号の内のｍ＋ｎビットについてパターンが一致し
なければプリンブル信号の検出として判断しない同期状
態プリアンブル判断手段とを含む。

【００１０】このような構成を採ることで、同期コード
ワードが検出されていない、非同期状態では、プリアン
ブル信号の内のｍビットを検出することで、プリアンブ
ルを検出したと判断することができ、短時間に検出する
ことができる。しかも、同期コードワード検出されてい
る、同期状態においては、フレームデータを誤ってプリ
アンブル信号として判断しないようにｍ＋ｎビットを監
視し、ｍ＋ｎビットに亘ってプリアンブル信号のパター
ンと一致しない限りプリアンブルとして判断しないた
め、従来に比べフレームデータを誤ってプリアンブルと
して検出することを低減でき、ｍとｎの値を最適に設定
することで検出性能および信頼性を非常に向上させるこ
とができる。

【００１１】

【発明の実施の形態】次に本発明の好適な実施例を図面
を用いて説明する。本実施例においては、プリアンブル
パターンで同期をとる無線呼出し受信装置において、プ
リアンブルパターンを検出するためのプリアンブル検出
回路を設け、このプリアンブル検出回路の動作状態によ
ってプリアンブル検出条件を最適に変更する構成と、プ
リアンブルパターンが論理１信号で受信開始されても、
また論理０信号で受信開始されてもプリアンブルとして
検出する構成とを含む。

【００１２】図３は、本実施例のPOCSAG方式のプリアン
ブル検出回路を使用したページャ98の機能構成図であ
る。この図３において、ページャ98は、基地局からの無
線呼出し信号を捕捉し、捕捉した無線呼出し信号を高周
波回路92に与えるアンテナ部91と、受信した高周波の無
線呼出し信号からプリアンブルやバッチなどのデータを
復調しデコーダ93に与える高周波回路92と、プリアンブ
ル検出回路80を備えプリアンブルの検出を行うと共にプ
リアンブル検出後に各バッチ内の同期コードワードを検
出し、同期を確立すると共に自ページャ宛のデータを検
出し、マイクロコントロールユニット94に与えるデコー
ダ93とを備えている。

【００１３】更に、本ページャ98は、EEPROM95に格納さ
れているID（識別）データを使用してデコーダ93からの
データを処理して表示回路96に与え、更に音による呼出
しを行うためブザー回路97を制御するマイクロコントロ
ールユニット94と、自ページャの識別のためのIDデータ
などを格納しているEEPROM95と、メッセージを表示する
表示回路96と、呼出しを音で知らせるブザー97とを備え
ている。本実施例においては、特に、デコーダ93内のプ
リアンブル検出回路80の構成方法について以下で説明す
る。

【００１４】図１は、第１の実施例のPOCSAG方式のプリ
アンブル検出回路80の回路構成図である。この図１にお
いて、受信データ101 から同期コードワードを検出し、
検出信号としてハイレベル信号を出力し、同期コードワ
ードが検出されていないときにはロウレベル信号を出力
する同期コードワード検出回路60と、入力受信データ10
1 をサンプルクロック102 によってサンプルすると共に
１ビットづつシフトさせてサンプルデータＩ1 〜Ｉm 〜
Ｉm+n を出力するシフトレジスタ回路70と、サンプルデ
ータＩ1 〜Ｉm 〜Ｉm+n を一つおきに論理レベルを反転
させるためのインバータ31、32、33、34とを含む。

【００１５】さらに、プリアンブル検出回路80は、サン
プルデータＩ1 とインバータ31の出力信号とサンプルデ
ータＩ3 と、・・・、サンプルデータＩm-1 とインバー
タ32の出力信号とを論理積演算し、論理積結果信号を論
理積演算回路50に与える論理積演算回路10と、サンプル
データＩm+1 とインバータ33の出力信号とサンプルデー
タＩm+3 と、・・・、サンプルデータＩm+n-1 と、イン
バータ34の出力信号とを論理積演算し、論理積結果信号
を論理和演算回路40に与える論理積演算回路20とを含
む。

【００１６】さらに、プリアンブル検出回路80は、同期
コードワードの検出を表す検出信号Isc がハイレベルで
出力され、同期がとれていないときにはロウレベルが出
力されるのでこの信号を反転して出力し論理和演算回路
40に与えるインバータ回路30と、インバータ30の出力信
号と論理積演算回路20の出力信号とを論理和演算して、
論理和演算結果信号を論理積演算回路50に与える論理和
演算回路40と、論理積演算回路10の出力信号と論理和演
算回路40の出力信号とを論理積演算し、この論理積演算
結果信号をプリアンブル検出信号Ｏ1 として出力する論
理積演算回路50とから構成されている。

【００１７】なお、図１において、点線で囲まれている
回路の論理積演算回路10と論理積演算回路20とインバー
タ30、31、32、33、34と論理和演算回路40と論理積演算
回路50とからなる回路をプリアンブルパターン検出部90
としている。このプリアンブルパターン検出部90は、種
々の回路構成方法によって実現することができる。

【００１８】図４は、図１のPOCSAG方式のプリアンブル
検出回路の動作タイミングチャートである。この図４に
おいて、図(a) は、上述の図２に示した、POCSAG方式の
信号フォーマットのNRZ (Non Return to Zero)の入力受
信データ101 を第１ビットから第ｍビットまでの波形で
表した図である。 この図(a) においては、入力受信デ
ータ101 としてプリアンブルパターンを第１のビットか
ら第ｍビットまで101010・・で表している。

【００１９】また、図４(b) は、上記図(a) の受信デー
タ101 をサンプルするためのサンプルクロック102 の波
形を表す図である。図(c) は、上記(b) のサンプルクロ
ック102 の立ち上がりタイミングで上記図(a) の入力受
信データ101 のビット幅の中心付近をサンプルしたサン
プルデータI1の波形図である。図(d) は、上記図(c)の
サンプルデータI1を上記図(b) のサンプルクロック102
によって１ビットシフトさせたサンプルデータI2の波形
図である。図(e) は、上記図(d) のサンプルデータI2を
上記図(b) のサンプルクロック102 によって１ビットシ
フトさせたサンプルデータI3の波形図である。図(f)
は、サンプルデータIm-2を上記図(b) のサンプルクロッ
ク102 によって１ビットシフトさせたサンプルデータIm
-1の波形図である。図(g) は、上記図(f) のサンプルデ
ータIm-1を、上記図(b) のサンプルクロック102 によっ
て１ビットシフトさせたサンプルデータImの波形図であ
る。図(h) は、プリアンブル検出信号Ｏ1 の波形図であ
る。

【００２０】次に、図１のプリアンブル検出回路80の動
作を説明する。先ず、同期コードワード検出回路60にお
いて、同期コードワードが検出されていないときは、同
期コードワード検出Ｉscはロウレベルであり、この信号
はインバータ30によって反転され、ハイレベル信号とし
て論理和演算回路40に与えられる。これによって論理和
演算回路40は、ハイレベル信号を出力し、論理積演算回
路50に与える。

【００２１】一方、入力された受信データ101 （図４
(a) ）に対して、シフトレジスタ回路70でサンプルクロ
ック102 （図４(b) ）によって、サンプルされると共に
１ビットづつシフトされてサンプルデータＩ1 〜Ｉm
（図４(c) 〜(g) ）〜Ｉm+n が出力される。サンプルデ
ータＩ1 は直接に論理積演算回路10に与えられるが、サ
ンプルデータI2は、インバータ31によって論理レベルが
反転されて論理積演算回路10に与えられる。これはＩ2
として論理０信号が出力された場合に論理１信号にさせ
るためである。また、サンプルデータＩm-1 も直接に論
理積演算回路10に与えられる。サンプルデータＩm は、
インバータ32によって論理レベルが反転されて論理積演
算回路10に与えられる。これはＩm として論理０信号が
出力された場合に論理１信号にさせるためである。

【００２２】同期コードワードが検出されていないとき
に、受信データ101 として、プリアンブルとして1010・・
・・10が入力されると、論理積演算回路10の入力には1111
・・・・11が入力される。これによって論理積演算回路10
は、初めてハイレベル信号を出力し、このハイレベル信
号は、論理積演算回路50に与えられ、論理和演算回路40
からハイレベル信号が与えられているため、論理積演算
回路50はハイレベル信号を出力し、この信号をプリアン
ブル検出信号Ｏ1 （図４(h) ）として出力する。

【００２３】このプリアンブル検出信号Ｏ1 （図４(h)
）は、同期コードワードの処理および高周波回路92の
制御に使用される。

【００２４】シフトレジスタ回路70としては、ｍ＋ｎ個
のサンプルデータＩを出力するものの、同期コードワー
ドが検出されていない非同期状態においては、ｍ個のサ
ンプルデータＩ1 〜Ｉm の1010・・・・・・10パターンが検出
されることによってプリアンブル検出信号Ｏ1 （図４
(h) ）を出力することができる。したがって、ｍの値を
プリアンブルのビット数として最低５７６ビットよりも
かなり小さくしておくことで、短時間にプリアンブルで
あることを検出することができるようになる。なお、ｎ
の値もプリアンブルのビット数として最低５７６ビット
よりもかなり小さくし、しかもｍとｎの値を加算した値
が５７６ビットよりも小さくなるようにするとよい。ｍ
とｎの値は等しくても、異なる値でもよい。

【００２５】また、アドレスやメッセージなどのデータ
を受信中に同期状態を失っても、ｍビットのサンプルデ
ータからプリアンブルを検出することができるようにな
り、プリアンブル検出性能を向上させることができる。

【００２６】また、同期コードワードが検出された後に
おいては、同期コードワード検出信号Ｉscがハイレベル
で出力されることになる。このような状況で同期がとれ
ているときには、プリアンブルの検出のためのビット数
をｍ＋ｎに多くし、誤ってプリアンブルを検出すること
を防止する。すなわち、フレーム内のアドレスやメッセ
ージを受信中に誤ってプリアンブルであると認識するこ
とを防止する。

【００２７】そのため、同期コードワードが検出された
後においては、同期コードワード検出信号Ｉscのハイレ
ベル信号はインバータ30で、論理レベルを反転し、ロウ
レベルにし、論理和演算回路40に与え、論理積演算回路
20の出力結果も使用してプリアンブルの検出の有無を判
定するように動作させる。

【００２８】図５は、同期コードワードが検出された後
において、同期状態でプリアンブルをｍ＋ｎビット検出
するときの動作タイミングチャートである。この図５に
おいて、図(a) は、上述の図２に示した、POCSAG方式の
信号フォーマットのNRZ （Non Return to Zero）の受信
データ101 を第１ビットから第ｍ＋ｎビットまでの波形
で表した図である。この図(a) においては、受信データ
101 としてプリアンブルパターンを第１のビットから第
ｍ＋ｎビットまでを101010・・・・で表している。

【００２９】また、図５(b) は、上記図(a) の受信デー
タ101 をサンプルするためのサンプルクロック102 の波
形を表す図である。図(c) は、上記(b) のサンプルクロ
ック102 の立ち上がりタイミングで上記図(a) の入力受
信データ101 のビット幅の中心付近をサンプルしたサン
プルデータI1の波形図である。図(d) は、上記図(c)の
サンプルデータＩ1 を上記図(b) のサンプルクロック10
2 によって１ビットシフトさせたサンプルデータＩ2 の
波形図である。

【００３０】図５(e) は、上記図(d) のサンプルデータ
Ｉ2 を上記図(b) のサンプルクロック102 によって１ビ
ットシフトさせたサンプルデータＩ3 の波形図である。
図(f) は、サンプルデータＩm-2 を上記図(b) のサンプ
ルクロック102 によって１ビットシフトさせたサンプル
データＩm-1 の波形図である。図(g) は、上記図(f)の
サンプルデータＩm-1 を、上記図(b) のサンプルクロッ
ク102 によって１ビットシフトさせたサンプルデータＩ
m の波形図である。図(h) は、上記図(g) のサンプルデ
ータＩm を、上記図(b) のサンプルクロック102 によっ
て１ビットシフトさせたサンプルデータＩm+1 の波形図
である。

【００３１】図５(i) は、上記図(h) のサンプルデータ
Ｉm+1 を、上記図(b) のサンプルクロック102 によって
１ビットシフトさせたサンプルデータＩm+n-1 の波形図
である。図(j) は、上記図(i) のサンプルデータＩm+n-
1 を、上記図(b) のサンプルクロック102 によって１ビ
ットシフトさせたサンプルデータＩm+n の波形図であ
る。図(k) は、プリアンブル検出信号O1の波形図であ
る。

【００３２】シフトレジスタ回路70でサンプルクロック
102 （図５(b) ）によって、サンプルされると共に１ビ
ットづつシフトされてサンプルデータＩ1 〜Ｉm+n （図
５(c) 〜(j) ）が出力される。サンプルデータＩ1 （図
５(c) ）は直接に論理積演算回路10に与えられるが、サ
ンプルデータＩ2 （図５(d) ）は、インバータ31によっ
て論理レベルが反転されて論理積演算回路10に与えられ
る。これはＩ2 として論理０信号が出力された場合に論
理１信号にさせるためである。

【００３３】また、サンプルデータＩm-1 （図５(f) ）
も直接に論理積演算回路10に与えられる。サンプルデー
タＩm （図５(g) ）は、インバータ32によって論理レベ
ル反転されて論理積演算回路10に与えられる。これはＩ
m として論理０信号が出力された場合に論理１信号にさ
せるためである。

【００３４】さらに、サンプルデータＩm+1 （図５(h)
）は、直接に論理積演算回路20に与えられる。サンプ
ルデータＩm+2 は、インバータ33によって論理レベルが
反転されて論理積演算回路20に与えられる。これはＩm+
2 として論理０信号が出力された場合に論理１信号にさ
せるためである。サンプルデータＩm+3 は、直接に論理
積演算回路20に与えられる。サンプルデータＩm+n-1
（図５(i) ）は、直接に論理積演算回路20に与えられ
る。サンプルデータＩm+n （図５(j) ）は、インバータ
34によって論理レベルが反転されて論理積演算回路20に
与えられる。これはＩm+n として論理０信号が出力され
た場合に論理１信号にさせるためである。

【００３５】同期コードワードが検出されているとき
に、受信データ101 として、プリアンブルパターンの10
10・・・・10が入力されると、論理積演算回路10および20の
入力には1111・・・・11が入力される。これによって論理積
演算回路10および20は、ハイレベル信号を出力する。論
理積演算回路10の出力のハイレベル信号は、論理積演算
回路50に与えられる。論理積演算回路20の出力のハイレ
ベル信号は、論理和演算回路40に与えられ、この論理和
演算回路40の他方の入力にはインバータ30から同期コー
ドワードが検出されているときは、ロウレベル信号が出
力され、論理和演算回路40はハイレベル信号を出力し論
理積演算回路50に与える。

【００３６】論理積演算回路50の２つの入力には、論理
和演算回路40および論理積演算回路10からハイレベル信
号が与えられているため、論理積演算回路50はハイレベ
ル信号を出力し、この信号をプリアンブル検出信号Ｏ1
（図４(h) ）として出力する。このように同期コードワ
ードが検出されている同期状態においては、ｍ＋ｎビッ
トのサンプルデータＩ1 〜Ｉm+n が1010・・・・・・10パター
ンで一致検出されなければプリアンブル検出信号Ｏ1 が
ハイレベルで出力されることはない。

【００３７】したがって、同期がとれているときには、
ｍ＋ｎビットのサンプルデータを監視しているため、ア
ドレスやメッセージなどのデータの受信中に誤ってプリ
アンブルのパターン（1010・・・・パターン）として誤認す
ることが少なくなる。誤認を軽減するために、例えば、
ｍとｎの値の関係を、ｍ＜ｎ＜ 576ビットとすることも
よい。

【００３８】第２の実施例のプリアンブル検出部90A ：
本第２の実施例では、プリアンブルパターン検出部90に
おいて、プリアンブルの1010・・・・・・10パターンの途中か
ら01010・・・・・・01 で受信された場合でも認識でき得るよ
うに01パターン検出部99を備える。

【００３９】図６は、第２の実施例のプリアンブルパタ
ーン検出部90A の回路構成図である。この図６におい
て、プリアンブルパターン検出部90A は、サンプルデー
タＩ1とインバータ31の出力信号とサンプルデータＩ3
と、・・・、サンプルデータＩm-1 とインバータ32の出
力信号とを論理積演算し、論理積結果信号を論理積演算
回路50に与える論理積演算回路10と、サンプルデータＩ
m+1 とインバータ33の出力信号とサンプルデータＩm+3
と、・・・、サンプルデータＩm+n-1 と、インバータ34
の出力信号とを論理積演算し、論理積結果信号を論理和
演算回路40に与える論理積演算回路20とを含む。

【００４０】さらに、プリアンブル検出部90A は、同期
コードワードの検出を表す検出信号Isc がハイレベルで
出力され、同期がとれていないときにはロウレベルが出
力されるのでこの信号を反転して出力し論理和演算回路
40、42 に与えるインバータ回路30と、インバータ30の出
力信号と論理積演算回路20の出力信号とを論理和演算し
て、論理和演算結果信号を論理積演算回路50に与える論
理和演算回路40と、論理積演算回路10の出力信号と論理
和演算回路40の出力信号とを論理積演算し、この論理積
演算結果信号を論理和演算回路54に与える論理積演算回
路50と、０で始まるプリアンブルパターン0101・・・・・・01
を検出する01パターン検出部99と、この01パターン検出
部99の出力信号と論理積演算回路50の出力信号とを論理
和演算する論理和演算回路54とから構成されている。

【００４１】図６において、点線で囲まれている01パタ
ーン検出部99が、０で始まるプリアンブルパターン0101
・・・・・・01を検出するために追加した回路である。したが
って、点線で囲まれている01パターン検出部99以外の回
路構成は、上述の図１の回路構成と同様である。

【００４２】図６において、01パターン検出部99は、サ
ンプルデータＩ1 〜Ｉm 〜Ｉm+n を一つおきに論理レベ
ルを反転させるためのインバータ35、36、37、38、39、
41と、インバータ35の出力信号とサンプルデータＩ2 と
インバータ36の出力信号と、・・・、インバータ37の出
力信号とサンプルデータＩm とを論理積演算し、論理積
結果信号を論理積演算回路52に与える論理積演算回路22
と、インバータ38の出力信号とサンプルデータＩm+2 と
インバータ39の出力信号と、・・・、インバータ41の出
力信号とサンプルデータＩm+n とを論理積演算し、論理
積結果信号を論理和演算回路40に与える論理積演算回路
24とを含む。

【００４３】さらに、01パターン検出部99は、インバー
タ30の出力信号と論理積演算回路24の出力信号とを論理
和演算して、論理和演算結果信号を論理積演算回路52に
与える論理和演算回路42と、論理積演算回路22の出力信
号と論理和演算回路42の出力信号とを論理積演算し、こ
の論理積演算結果信号を論理和演算回路54に与える論理
積演算回路52とから構成されている。

【００４４】サンプルデータＩ1 として論理０レベル信
号が出力されると、インバータ35で論理レベルが反転さ
れて、論理１レベル信号が論理積演算回路22に与えら
れ、サンプルデータＩ2 として、論理１レベル信号が出
力されると論理積演算回路22に与えられ、サンプルデー
タＩ3 として論理０レベル信号が出力されると、インバ
ータ36で論理レベルが反転されて、論理１レベル信号が
論理積演算回路22に与えられる。

【００４５】サンプルデータＩm-1 として論理０レベル
信号が出力されると、インバータ37で論理レベルが反転
されて、論理１レベル信号が論理積演算回路22に与えら
れ、サンプルデータＩm として論理１レベル信号が出力
されると論理積演算回路22に与えられ、サンプルデータ
Ｉm+1 として論理０レベル信号が出力されると、インバ
ータ38で論理レベルが反転されて、論理１レベル信号が
論理積演算回路24に与えられ、サンプルデータＩm+2 と
して論理１レベル信号が出力されると論理積演算回路24
に与えられる。

【００４６】サンプルデータＩm+3 として論理０レベル
信号が出力されると、インバータ39で論理レベルが反転
されて、論理１レベル信号が論理積演算回路24に与えら
れ、サンプルデータＩm+n-1 として論理０レベル信号が
出力されると、インバータ41で論理レベルが反転され
て、論理１レベル信号が論理積演算回路24に与えられ、
サンプルデータＩm として論理１レベル信号が出力され
ると論理積演算回路24に与えられる。

【００４７】これらのサンプルデータＩ1 〜Ｉm+n の入
力によって、論理積演算回路22、24は論理積演算を行っ
てハイレベル信号を出力する。論理積演算回路22は、出
力のハイレベル信号を論理積演算回路52に与え、論理積
演算回路24は、出力のハイレベル信号を論理和演算回路
42に与える。

【００４８】同期コードワード検出信号Ｉscがロウレベ
ル（非同期状態）信号のときには、インバータ30からハ
イレベル信号が論理和演算回路40、42に与えられている
ため、ｍビットにわたって1010・・・・・・パターンが検出さ
れると論理積演算回路50からハイレベル信号が出力さ
れ、これによって論理和演算回路54からプリアンブル検
出信号Ｏ1 が出力される。または、0101・・・・・・パターン
が検出されると論理積演算回路52からハイレベル信号が
出力され、これによってプリアンブル検出信号Ｏ1 が出
力される。

【００４９】また、同期コードワード検出信号Ｉscがハ
イレベル（同期検出）信号のときには、インバータ30か
らロウレベル信号が論理和演算回路40、42に与えられて
いるため、ｍ＋ｎビットに亘って1010・・・・・・パターンが
検出されると論理積演算回路50からハイレベル信号が出
力され、これによって論理和演算回路54からプリアンブ
ル検出信号Ｏ1 が出力される。または、0101・・・・・・パタ
ーンが検出されると論理積演算回路52からハイレベル信
号が出力され、これによってプリアンブル検出信号Ｏ1
が出力される。

【００５０】このように、図６のプリアンブルパターン
検出部90A の構成によれば、プリアンブルパターンが10
10・・・・・・で受信が開始されようが、0101・・・・・・で受信が
開始されようが、同じように早期にプリアンブルを検出
することができる。また、同期コードワードが検出され
ている同期状態においては、ｍ＋ｎビットのサンプルデ
ータＩ1 〜Ｉm+n が1010・・・・・・10パターン、または0101
・・・・・・01パターンで一致検出されなければプリアンブル
検出信号Ｏ1 がハイレベルで出力されることはない。

【００５１】したがって、同期がとれているときには、
ｍ＋ｎビットのサンプルデータを監視しているため、ア
ドレスやメッセージなどのデータの受信中に誤ってプリ
アンブルのパターン（1010・・・・パターンまたは0101・・・・
パターン）として誤認することが少なくなる。

【００５２】第３の実施例のプリアンブルパターン検出
部90B ：図７は、第３の実施例のプリアンブルパターン
検出部90B の回路構成図である。この図７において、プ
リアンブルパターン検出部90B は、サンプルデータＩ1
〜Ｉm 〜Ｉm+n からプリアンブルパターン(0101・・・・・・)
を検出するために、NOR演算回路12、14を使用して検出
する。そこで、サンプルデータＩ1 として、論理０レベ
ル信号が出力されるとNOR 演算回路12に与えられ、サン
プルデータＩ2 として、論理１レベル信号が出力される
と、インバータ31で論理レベル反転を行いロウレベル信
号がNOR 演算回路12に与えられ、サンプルデータＩ3 と
して、論理０レベル信号が出力されるとNOR 演算回路12
に与えられ、サンプルデータＩm-1として、論理０レベ
ル信号が出力されるとNOR 演算回路12に与えられ、サン
プルデータＩm として論理１レベル信号が出力される
と、インバータ32で論理レベルの反転を行いロウレベル
信号がNOR 演算回路12に与えられる。

【００５３】同期コードワード検出信号Ｉscがロウレベ
ル信号（非同期状態）のときにはインバータ30で論理レ
ベルを反転し、ハイレベル信号が論理和演算回路40に与
えられ、論理和演算回路40は、ハイレベル信号を出力
し、論理積演算回路50に与える。NOR 演算回路12の入力
がすべて論理０レベル信号になると、ハイレベル信号を
出力し、論理積演算回路50に与える。この論理積演算回
路50は、ハイレベル信号を出力し、これをプリアンブル
検出信号Ｏ1 として出力する。

【００５４】このように、プリアンブルパターン検出部
90B をNOR 演算回路12、14で構成することで、同期コー
ドワード検出信号Ｉscがロウレベル信号（非同期状態）
のときに、ｍ個のサンプルデータＩを、0101・・・・・・で検
出すると、プリアンブル検出信号Ｏ1 を出力することが
できる。

【００５５】また、同期コードワード検出信号Ｉscがハ
イレベル信号（同期状態）のときには、ｍ＋ｎ個のサン
プルデータを識別することで、プリアンブルパターンの
識別を行う。このため、サンプルデータＩ1 〜Ｉm に01
01・・・・・・パターンが受信されると共に更に、サンプルデ
ータＩm+1 として論理０レベル信号が出力されるとNOR
演算回路14に与えられる。

【００５６】さらに、サンプルデータＩm+2 として論理
１レベル信号が出力されると、インバータ33で論理レベ
ルが反転されて、論理０レベル信号がNOR 演算回路14に
与えられ、サンプルデータＩm+3 として、論理０レベル
信号が出力されるとNOR 演算回路14に与えられ、サンプ
ルデータＩm+n-1 として、論理０レベル信号が出力され
るとNOR 演算回路14に与えられ、サンプルデータＩm+n
として、論理１レベル信号が出力されると、インバータ
34で論理レベルが反転されて、論理０レベル信号がNOR
演算回路14に与えられる。

【００５７】このようにして、NOR 演算回路12のｍ個の
入力にすべて論理０信号が入力されると、ハイレベル信
号が論理積演算回路50に与えられ、さらに、NOR 演算回
路14の入力にもすべて論理０信号が入力されると、ハイ
レベル信号が論理和演算回路40に与えられる。同期コー
ドワード検出信号Ｉscがハイレベル信号（同期状態）の
ときには、論理和演算回路40の他方の入力には、インバ
ータ30からロウレベル信号が与えられ、この論理和演算
回路40は、ハイレベル信号を出力し、論理積演算回路50
に与える。これによって、論理積演算回路50は、NOR 演
算回路12からのハイレベル信号と論理和演算回路40から
のハイレベル信号とを論理積演算しハイレベル信号を出
力しプリアンブル検出信号Ｏ1 として出力する。

【００５８】したがって、同期がとれているときには、
ｍ＋ｎビットのサンプルデータを監視しているため、ア
ドレスやメッセージなどのデータの受信中に誤ってプリ
アンブルのパターン（0101・・・・パターン）として誤認す
ることが少なくなる。

【００５９】第４の実施例のプリアンブルパターン検出
部90C ：図８は、第４の実施例のプリアンブルパターン
検出部90C の回路構成図である。上述の図７の回路構成
では、0101・・・・・・で始まるプリアンブルを検出できる
が、1010・・・・・・で始まるプリアンブルを検出することが
できないので、図８では、10パターン検出部99A を備え
たプリアンブルパターン検出部90C を回路構成する。

【００６０】図８において、プリアンブルパターン検出
部90C は、点線で囲まれている10パターン検出部99A 以
外の回路構成は、上述の図７の回路構成と同様である。
そこで、10パターン検出部99A は、サンプルデータＩ1
として論理１レベル信号が出力されるとインバータ35に
与えられ、論理レベルを反転されて論理０レベル信号が
出力されNOR 演算回路16に与えられ、サンプルデータＩ
2 として論理０レベル信号が出力されるとNOR 演算回路
16に与えられる。

【００６１】さらに、サンプルデータＩ3 として論理１
レベル信号が出力されるとインバータ36に与えられ、論
理レベルを反転されて論理０レベル信号が出力されNOR
演算回路16に与えられ、サンプルデータＩm-1 として論
理１レベル信号が出力されるとインバータ37に与えら
れ、論理レベルを反転されて論理０レベル信号が出力さ
れNOR 演算回路16に与えられ、サンプルデータＩm とし
て論理０レベル信号が出力されるとNOR 演算回路16に与
えられる。これによって、NOR 演算回路16は、ｍ個の入
力に論理０レベル信号が入力され、論理１レベル信号
（ハイレベル信号）を出力し、論理積演算回路52に与え
る。

【００６２】このときに、同期コードワード検出信号Ｉ
scがロウレベル信号（非同期状態）であれば、インバー
タ30からハイレベル信号が論理和演算回路40、42に与え
られるため、論理積演算回路52は、ハイレベル信号を出
力し、論理和演算回路54に与え、プリアンブル検出信号
Ｏ1 を出力させることができる。

【００６３】したがって、ｍビットに亘って1010・・・・・・
パターンが検出されると論理積演算回路52からハイレベ
ル信号が出力され、これによって論理和演算回路54から
プリアンブル検出信号Ｏ1 が出力される。

【００６４】また、同期コードワード検出信号Ｉscがハ
イレベル信号（同期状態）のときには、さらに、サンプ
ルデータＩm+1 からＩm+n までの1010・・・・・・パターンが
検出される。すなわち、サンプルデータＩm+1 として論
理１レベル信号が出力されるとインバータ38に与えら
れ、論理レベルを反転されて論理０レベル信号が出力さ
れるとNOR 演算回路18に与えられ、サンプルデータＩm+
2 として論理０レベル信号が出力されるとNOR 演算回路
18に与えられ、サンプルデータＩm+3 として論理１レベ
ル信号が出力されるとインバータ39に与えられ、論理レ
ベルを反転されて論理０レベル信号が出力されるとNOR
演算回路18に与えられ、サンプルデータＩm+n-1 として
論理１レベル信号が出力されるとインバータ41に与えら
れ、サンプルデータＩm+n として論理０レベル信号が出
力されるとNOR 演算回路18に与えられる。

【００６５】このようにして、NOR 演算回路18のｎ個入
力に論理０レベル信号が入力されると、論理１レベル信
号（ハイレベル信号）を出力し、論理和演算回路42に与
える。この論理和演算回路42は、論理１レベル信号（ハ
イレベル信号）を出力し、論理積演算回路52に与える。
論理積演算回路52は、他方のNOR 演算回路16においても
ｍ個の入力に論理０レベル信号が入力され論理１レベル
信号（ハイレベル信号）を出力し与えられると、論理積
演算結果としてハイレベル信号を出力し論理和演算回路
54に与え、ハイレベル信号を出力しプリアンブル検出信
号Ｏ1 として出力する。

【００６６】このようにして、同期がとれているときに
は、ｍ＋ｎビットのサンプルデータを監視しているた
め、アドレスやメッセージなどのデータの受信中に誤っ
てプリアンブルのパターン（0101・・・・・・パターンおよび
1010・・・・パターン）として誤認することが少なくなる。

【００６７】第５の実施例のプリアンブルパターン検出
部90D ：図９は、第5 の実施例のプリアンブルパターン
検出部90D の回路構成図である。この図９において、サ
ンプルデータＩ1 として論理１レベル信号が出力され排
他的論理和演算回路13に与えられ、サンプルデータＩ2
として論理０レベル信号が出力されインバータ31でレベ
ル反転され論理１レベル信号が排他的論理和演算回路13
に与えられ、サンプルデータＩm-1 として論理１レベル
信号が出力され排他的論理和演算回路13に与えられ、サ
ンプルデータＩm として論理０レベル信号が出力されイ
ンバータ32でレベル反転され論理１レベル信号が排他的
論理和演算回路13に与えられると、排他的論理和演算回
路13はロウレベル信号を出力しインバータ35でレベル反
転されハイレベル信号が論理積演算回路50に与えられ
る。

【００６８】同期コードワード検出信号Ｉscがロウレベ
ル信号（非同期状態）であれば、インバータ30からハイ
レベル信号が論理和演算回路40に与えられるため、論理
和演算回路40は、ハイレベル信号を論理積演算回路50に
与え、論理積演算回路50は他方に入力されているインバ
ータ35からのハイレベル信号と論理積演算されハイレベ
ル信号が出力されプリアンブル検出信号Ｏ1 として出力
する。

【００６９】また、同期コードワード検出信号Ｉscがハ
イレベル信号（同期状態）のときには、さらに、サンプ
ルデータＩm+1 からＩm+n までの1010・・・・・・パターンが
検出される。すなわち、サンプルデータＩm+1 として論
理１レベル信号が出力されると排他的論理和回路15に与
えられ、サンプルデータＩm+2 として論理０レベル信号
が出力されるとインバータ33によって論理レベルが反転
されて論理１レベル信号が排他的論理和回路15に与えら
れ、サンプルデータＩm+n-1 として論理１レベル信号が
出力されると排他的論理和回路15に与えられ、サンプル
データＩm+n として論理０レベル信号が出力されるとイ
ンバータ34によって論理レベルが反転されて論理１レベ
ル信号が出力されると排他的論理和回路15に与えられ
る。

【００７０】これによって、排他的論理和回路15は、ｎ
個の入力に論理１レベル信号が入力されたので、論理０
レベル信号（ロウレベル信号）を出力し、インバータ36
で論理レベルを反転し、論理１レベル信号を出力し、排
他的論理和回路40に与える。排他的論理和回路40は、論
理１レベル信号を出力し、論理積演算回路50に与え、他
方の入力にもインバータ35から論理１レベル信号が与え
られると、論理１レベル信号（ハイレベル信号）を出力
しプリアンブル検出信号Ｏ1 として出力する。

【００７１】以上のようにして、非同期のときには、ｍ
ビットの1010・・・・・・パターンのサンプルデータを検出す
ることで、プリアンブルを検出することができ、同期が
とれているときには、ｍ＋ｎビットのサンプルデータを
監視しているため、アドレスやメッセージなどのデータ
の受信中に誤ってプリアンブルのパターン（1010・・・・パ
ターン）として誤認することが少なくなる。

【００７２】なお、図９において、0101・・・・・・パターン
が入力されてもこの回路構成でプリアンブルを検出する
ことができる。すなわち、サンプルデータＩ1 〜Ｉm+n
として、0101・・・・・・01が出力された場合に、排他的論理
和演算回路13の入力には、論理０レベル信号が入力され
るので、論理０レベル信号を出力し、インバータ35で論
理レベルが反転され論理積演算回路50に論理１レベル信
号が与えられる。同期コードワード検出信号Ｉscがロウ
レベル信号（非同期状態）であれば、インバータ30から
ハイレベル信号が論理和演算回路40に与えられるため、
論理和演算回路40は、ハイレベル信号を論理積演算回路
50に与え、論理積演算回路50は他方に入力されているイ
ンバータ35からのハイレベル信号と論理積演算されハイ
レベル信号が出力されプリアンブル検出信号Ｏ1 として
出力する。

【００７３】一方、排他的論理和演算回路15の入力にも
論理０レベル信号が入力されるので、論理０レベル信号
を出力し、インバータ36で論理レベル反転を行い、論理
１レベル信号を論理和演算回路40に与える。同期コード
ワード検出信号Ｉscがハイレベル信号（同期状態）のと
きには、論理和演算回路40の他方には論理０レベル信号
がインバータ30から与えられており、論理１レベル信号
を出力し、論理積演算回路50は、論理１レベル信号をプ
リアンブル信号Ｏ1 として出力する。

【００７４】このように、図９の回路構成によれば、プ
リアンブルを０から受信しても、１から受信しても検出
することができ、検出時間も短縮でき、回路構成も簡単
である。

【００７５】

【発明の効果】以上述べたように本発明は、受信したプ
リアンブル信号をシリアル信号からｍ＋ｎビットのパラ
レル信号に変換し、同期コードワードが検出されていな
いときには、パラレル信号の内のｍビットについてパタ
ーンが一致したところで、プリアンブル信号の検出とし
て判断し、同期コードワードが検出されているときに
は、パラレル信号の内のｍ＋ｎビットについてパターン
が一致しなければプリンブル信号の検出として判断しな
いように構成したことで、プリアンブル検出性能を向上
させ、簡単な回路構成で信頼性を高くすることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例のPOCSAG方式のプリアン
ブル検出回路の回路構成図である。

【図２】従来のPOCSAG方式の信号フォーマットを表した
フォーマット図である。

【図３】本実施例のPOCSAG方式のプリアンブル検出回路
を使用したページャの機能構成図である。

【図４】図１のPOCSAG方式のプリアンブル検出回路の動
作タイミングチャートである。

【図５】図１のプリアンブル検出回路において、同期コ
ードワードが検出された後に、同期状態でプリアンブル
をｍ＋ｎビット検出するときの動作タイミングチャート
である。

【図６】第２の実施例のプリアンブル検出回路に使用さ
れるプリアンブルパターン検出部の回路構成図である。

【図７】第３の実施例のプリアンブルパターン検出部の
回路構成図である。

【図８】第４の実施例のプリアンブルパターン検出部の
回路構成図である。

【図９】第５の実施例のプリアンブルパターン検出部の
回路構成図である。

【符号の説明】

10、20、50 論理積演算回路 30〜34 インバータ 40 論理和演算回路 60 同期コードワード検出回路 70 シフトレジスタ回路 80 プリアンブル検出回路 90 プリアンブルパターン検出部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数ビットＡのパターンからなるプリア
   ンブル信号と、同期コードワードを有するフレームデー
   タとを含む無線呼出し信号を受信し前記プリアンブル信
   号を検出するプリアンブル検出回路において、該回路
   は、 前記受信したプリアンブル信号をシリアル信号からｍ＋
   ｎ（ｍ＋ｎ＜Ａ）ビットのパラレル信号に変換する変換
   手段と、 前記同期コードワードが検出されていないときには、前
   記パラレル信号のうちのｍビットについて前記パターン
   が一致したところで、前記プリアンブル信号の検出とし
   て判断する非同期状態プリアンブル判断手段と、 前記同期コードワードが検出されているときには、前記
   パラレル信号の内のｍ＋ｎビットについて前記パターン
   が一致しなければ前記プリンブル信号の検出として判断
   しない同期状態プリアンブル判断手段とを含むことを特
   徴とするプリアンブル検出回路。
2. 【請求項２】 請求項１に記載のプリアンブル検出回路
   において、前記プリアンブル信号のパターンが論理１信
   号と論理０信号との繰り返しによって形成されていると
   きに、 前記非同期状態プリアンブル判断手段は、前記ｍビット
   のパラレル信号について１ビットおきに論理レベルの反
   転を行い、これらのパラレル信号に対してｍビット一致
   検出を行い、一致が検出されると前記プリアンブル信号
   の検出として判断し、 前記同期状態プリアンブル判断手段は、前記ｍ＋ｎビッ
   トのパラレル信号について１ビットおきに論理レベルを
   反転し、これらのパラレル信号に対してｍ＋ｎビット一
   致検出を行い、一致が検出されると前記プリアンブル信
   号の検出として判断することを特徴とするプリアンブル
   検出回路。
3. 【請求項３】 請求項２に記載のプリアンブル検出回路
   において、 前記非同期状態プリアンブル判断手段は、前記パラレル
   信号に対して排他的論理和演算手段を使用して前記ｍビ
   ットがすべて論理０信号または論理１信号になる時を検
   出し、 前記同期状態プリアンブル判断手段は、前記パラレル信
   号に対して排他的論理和演算手段を使用して前記ｍ＋ｎ
   ビットがすべて論理０信号または論理１信号になる時を
   検出することを特徴とするプリアンブル検出回路。
4. 【請求項４】 請求項２に記載のプリアンブル検出回路
   において、 前記非同期状態プリアンブル判断手段は、 前記パラレル信号に対して論理１信号を先頭とする前記
   ｍビット一致検出を行う非同期状態論理１開始一致検出
   部と、 論理０信号を先頭とする前記ｍビット一致検出を行う非
   同期状態論理０開始一致検出部とを含み、 前記同期状態プリアンブル判断手段は、 前記パラレル信号に対して論理１信号を先頭とする前記
   ｍ＋ｎビット一致検出を行う同期状態論理１開始一致検
   出部と、 論理０信号を先頭とする前記ｍ＋ｎビット一致検出を行
   う同期状態論理０開始一致検出部とを含むことを特徴と
   するプリアンブル検出回路。
5. 【請求項５】 請求項２または４に記載のプリアンブル
   検出回路において、 前記非同期状態プリアンブル判断手段は、前記パラレル
   信号に対して論理積演算手段を使用して前記ｍビットが
   すべて論理１信号になる時を検出し、 前記同期状態プリアンブル判断手段は、前記パラレル信
   号に対して論理積演算手段を使用して前記ｍ＋ｎビット
   がすべて論理１信号になる時を検出することを特徴とす
   るプリアンブル検出回路。
6. 【請求項６】 請求項２または４に記載のプリアンブル
   検出回路において、 前記非同期状態プリアンブル判断手段は、前記パラレル
   信号に対して論理和演算手段を使用して前記ｍビットが
   すべて論理０信号になる時を検出し、 前記同期状態プリアンブル判断手段は、前記パラレル信
   号に対して論理和演算手段を使用して前記ｍ＋ｎビット
   がすべて論理０信号になる時を検出することを特徴とす
   るプリアンブル検出回路。
7. 【請求項７】 請求項１ないし６のいずれかに記載のプ
   リアンブル検出回路を含み前記無線呼出し信号をデコー
   ドするデコーダ回路であって、該回路は、 前記プリアンブル信号を検出すると、同期コードワード
   の検索を行う同期コードワード検索手段を含むことを特
   徴とするデコーダ回路。
8. 【請求項８】 請求項７に記載のデコーダ回路を含み、
   無線呼出し受信信号を受信する無線呼出し受信装置であ
   って、該装置は、 前記無線呼出し信号を受信し前記プリアンブル信号およ
   び前記フレームデータを出力する復調手段と、 前記フレームデータを処理するフレームデータ処理手段
   とを含むことを特徴とする無線呼出し受信装置。