JPH01293728A - シリアルデータ受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シリアルデータ受信装置に関し、更に詳しく
は、調歩同期方式のシリアルデータを受信する装置であ
って耐ノイズ特性に優れたシリアルデータ受信装置に関
する。

〔従来の技術〕

従来の調歩同期方式のシリアルデータ受信装置は、受信
信号のリーディングエツジを検出し、それから１７２ピ
ツト後の信号レベルをチエツクし、その信号レベルがス
タートビットとして正しくないレベルであれば先のリー
ディングエツジはノイズだと判定し、データの読み込み
を開始しないようにしている。

ここでリーディングエツジの検出は、有効な１ビットフ
レームの読み込み中以外は常に行われるようになってい
る。

〔発明が解決しようとする課題〕

上記従来のシリアルデータ受信装置では、データフレー
ムとデータフレームの間のアイドル期間にノイズが混入
した時に誤ってデータの読み込みを開始することを防止
する上で有効である。

しかし、ビットフレームのスタートビットにノイズが混
入すると、正しいスタートビットであるにもかかわらず
そのスタートビットを無効と判定して直ちにリーディン
グエツジの検出を再開するので、以後のデータのリーデ
ィングエツジをスタートビットのリーディングエツジと
誤認し、この結果、読み込みのタイミングがずれて、以
後の全てのビットフレームを正しく受信できなくなる問
題点がある。

従って、本発明の目的とするところは、ビットフレーム
のスタートビットにノイズが混入しても、それによるデ
ータの受信ミスを最小限に出来るようにしたシリアルデ
ータ受信装置を提供することにある。

〔課題を解決するための手段〕

本発明のシリアルデータ受信装置は、調歩同期方式のシ
リアルデータを受信する装置であって、リーディングエ
ツジ検出手段と、スタートビットのレベル判定手段と、
スタートビットのレベルが正しければ前記リーディング
エツジ検出後の１ビットフレームのデータを有効データ
として読み込むと共にスタートビットのレベルが正しく
なければ前記リーディングエツジ検出後の１ビットフレ
ーム分のデータを無効とするビットフレーム処理手段と
を具備したことを構成上の特徴とするものである。

〔作用〕

本発明のシリアルデータ受信装置では、受信信号のリー
ディングエツジを検出すれば、それが正しいスタートビ
ットのリーディングエツジであるか否かを問わずに１ビ
ットフレ一ム分の期間中はリーディングエツジの検出を
行わない。

従って、スタートビットにノイズが混入しても、データ
の読み込みのタイミングがずれることはないので、その
ビットフレームのデータは無効となるが、次のビットフ
レームからは正しくデータを受信できるようになる。

〔実施例〕

以下、図に示す実施例に基づいて本発明を更に詳しく説
明する。ここに第１図は本発明の一実施例のシリアルデ
ータ受信装置のブロック図、第２図は第１図に示す装置
におけるＣＰＵの作動の要部フローチャート、第３図は
アイドル期間のビット数１とデータフレームのビットフ
レーム数Ｎのグラフである。なお、図に示す実施例によ
り本発明が限定されるものではない。

第１図に示すシリアルデータ受信装置１において、受信
信号は受信端子Ｒに入力され、バッファインバータ２を
介してリーディングエツジ検出用フリップフロップ３お
よびシリアルパラレル変換Ｎ５に入力される。

ここで説明の都合上、シリアルデータはＮＩＷのビット
フレームからなり、１ビットフレームはｍビットからな
り、そのｍビットの最初がスタートビット最後がストッ
プビットであるものとする。

また、データフレームとデータフレームとの間にはアイ
ドル期間があり、そのアイドル期間は１ビツトの長さに
相当するものとする。

まずアイドル期間中は、リーディングエツジ検出用フリ
ップフロップ３．クロック発信器４およびビットフレー
ムカウンタ６がクリア状態にある。

そして、クロック発信器４から読み込みクロックが出力
されないから、シリアルパラレル変換器５はデータの読
み込みを行なわない。

第１番目のビットフレームのリーディングエツジが受信
されると、リーディングエツジ検出用フリップフロップ
３がクロック発信器４を作動可能にする。そこで、クロ
ック発信器４は、１ビツト分の周期を持つ読み込みクロ
ックを出力する。

シリアルパラレル変換器５は、読み込みクロックの立下
りエツジでデータを読み込むので、リーディングエツジ
から１／２ビツト遅れたタイミングでデータが順次読み
込まれる。

ビットフレームカウンタ６は、読み込みクロック数をカ
ウントしており、ｍ個までカウントすると出力を立ち上
げる。この立上りによりリーディングエツジ検出用フリ
ップフロップがクリアされると共に、ビットフレームカ
ウンタ６も自からクリアされる。この時、シリアルパラ
レル変換器５にはｍビットのデータ即ち１ビットフレ一
ム分のデータがラッチされている。

ＣＰＵ７は、ビットフレームカウンタ６の出力が立ち上
がると、第２図に示す如き処理を行う。

即ち、シリアルパラレル変換器５のデータを読み込み、
第１ビット目即ちスタートビットが「１」であるか否か
をチエツクする。

「１」であれば、正しいスタートビットであり、一応は
正しいデータが受信されたものとして、「データリード
処理」へ移行する。無給、「データリード処理」におい
てパリティ−チエツクを行う等再度データの正否の点検
を行うのが良い。

一方、「１」でなければ、そのデータは無効と判定し、
「データ無効処理」に移行する。つまり、受信した１ビ
ットフレーム分のデータが棄却される。

さて、上記シリアルデータ受信語ｆｆｌによれば、スタ
ートビット中にノイズが混入しても、そのビットフレー
ムのデータは無効になるが、１ビットフレーム分のデー
タの読み込みは行っているので、読み込みのタイミング
はずれない、従って、次のビットフレームから正しくデ
ータを受信できることになる。

ただし、アイドル期間中にノイズが混入すると、タイミ
ングのずれを生じ、全てのデータを正しく受信できなく
なる。

そこて、受信信号にノイズが混入した時に失われるビッ
トフレーム数の期待値を算出すると、次のようになる。

ｌデータフレームはｍビットのビットフレームがＮ個で
あり、アイドル期間はｌビットだから、総ビット数はｍ
ＸＮ＋　１となる。そこで、１ビツトのアイドル期間中
にノイズが混入する確率は、１／（ｍＸＮ＋１）である
、そして、この場合には全てのビットフレームが正しく
受信できなくなるからＮ（―のビットフレームを失うこ
とになる。

そこで、失われるビットフレームの期待値は、ｌＮ／　
（ｒｎＮ＋　１）である。

４に方、Ｎ個のビットフレームのスタートと７）にノイ
ズが混入する確率は、各ビットフレームについて１／　
（ｍＮ＋　１）であり、この場合に失われるビットフレ
ーム数はｌである。従って、Ｎｒｌｌのビットフレーム
のスタートビットにノイズが混入することにより失われ
るビットフレーム数の期待値は、Ｎ／　（ｍＮ＋　１）
である。

そこで合計すれば、Ｎ　（＋＋１）／　（ｍＮ＋１）が
上記シリアルデータ受信語Ｗ１において失われるビーム
数の期待値である。

これに対し、従来のシリアルデータ受信装置では、アイ
ドル期間中にノイズが混入しても、それによってはビー
ムフレームが失われないが、第１番目のビットフレーム
のスタートビットにノイズが混入すると全てのビットフ
レーム即ちＮ１１ｌのビームフレームが失われる。また
、第２番目のビットフレームのスタートビットにノイズ
が混入すると、第２番目以後のビットフレーム即ちＮ−
１個のビットフレームが失われる。こうして第Ｎ番目の
ビットフレームのスタートビットまで考慮すれば、全体
としては、Ｎ　（Ｎ＋　１）／２　（ｍＮ＋　１）が失
われるビットフレーム数の期待値となる。

そこで、本発明に係るシリアルデータ受信装置１の期待
値が従来のシリアルデータ受信装置の期待値より小さく
なる条件は、 Ｎ　　（＋＋１）／　　（ｍＮ＋１）　　≦Ｎ　　（Ｎ
＋１）／２（ｍＮ＋１） だから、これを整理して、 Ｎ≧２％＋１ となる。

第３図はこの関係を示したもので、アイドル期間のビッ
ト数ｌとデータフレームのビットフレーム数Ｎの関係が
、図のＮ−２１＋１の直線より上側の領域にあれば本発
明のシリアルデータ受信装置１の方が失われるビットフ
レーム数の期待値が小さくなり、従来より受信能力が向
上する０例えば、データフレームのビットフレーム数Ｎ
を２１個とすれば、アイドル期間のビット数ｌを１０ビ
ツト以下にすることで、受信能力を従来より向上するこ
とができる。

〔発明の効果〕

本発明によれば、調歩同期方式のシリアルデータを受信
する装置であって、リーディングエツジ検出手段と、ス
タートビットのレベル判定手段と、スタートビットのレ
ベルが正しければ前記リーディングエツジ検出後の１ビ
ットフレームのデータを有効データとして読み込むと共
にスタートビットのレベルが正しくなければ前記リーデ
ィングエツジ検出後の１ビットフレーム分のデータを無
効とするビットフレーム処理手段とを具備したことを特
徴とするシリアルデータ受信装置が提供され、これによ
り受信信号にノイズが混入した時の受信能力を向上する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例のシリアルデータ受信装置の
ブロック図、第２図は第１図に示す装置におけるＣＰＵ
の作動の要部フローチャート、第３図はアイドル期間の
ビット数ｌとデータフレームのビットフレーム数Ｎのグ
ラフである。 （符号の説明〕 １・・・シリアルデータ受信装置 ３・・・リーディングエツジ検出用フリップフロップ４
・・・読み込みクロンク発信器 ５・・・シリアルパラレル変換器 ６・・・ビットフレームカウンタ ７・・・ＣＰＵ。 出願人　　ダイハツ工業株式会社

Claims (1)

1. 【特許請求の範囲】 １、調歩同期方式のシリアルデータを受信する装置であ
   って、 リーディングエッジ検出手段と、スタート ビットのレベル判定手段と、スタートビットのレベルが
   正しければ前記リーディングエッジ検出後の１ビットフ
   レームのデータを有効データとして読み込むと共にスタ
   ートビットのレベルが正しくなければ前記リーディング
   エッジ検出後の１ビットフレーム分のデータを無効とす
   るビットフレーム処理手段とを具備したことを特徴とす
   るシリアルデータ受信装置。