JPH01293728A - シリアルデータ受信装置 - Google Patents
シリアルデータ受信装置Info
- Publication number
- JPH01293728A JPH01293728A JP63124673A JP12467388A JPH01293728A JP H01293728 A JPH01293728 A JP H01293728A JP 63124673 A JP63124673 A JP 63124673A JP 12467388 A JP12467388 A JP 12467388A JP H01293728 A JPH01293728 A JP H01293728A
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- 238000003708 edge detection Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリアルデータ受信装置に関し、更に詳しく
は、調歩同期方式のシリアルデータを受信する装置であ
って耐ノイズ特性に優れたシリアルデータ受信装置に関
する。
は、調歩同期方式のシリアルデータを受信する装置であ
って耐ノイズ特性に優れたシリアルデータ受信装置に関
する。
従来の調歩同期方式のシリアルデータ受信装置は、受信
信号のリーディングエツジを検出し、それから172ピ
ツト後の信号レベルをチエツクし、その信号レベルがス
タートビットとして正しくないレベルであれば先のリー
ディングエツジはノイズだと判定し、データの読み込み
を開始しないようにしている。
信号のリーディングエツジを検出し、それから172ピ
ツト後の信号レベルをチエツクし、その信号レベルがス
タートビットとして正しくないレベルであれば先のリー
ディングエツジはノイズだと判定し、データの読み込み
を開始しないようにしている。
ここでリーディングエツジの検出は、有効な1ビットフ
レームの読み込み中以外は常に行われるようになってい
る。
レームの読み込み中以外は常に行われるようになってい
る。
上記従来のシリアルデータ受信装置では、データフレー
ムとデータフレームの間のアイドル期間にノイズが混入
した時に誤ってデータの読み込みを開始することを防止
する上で有効である。
ムとデータフレームの間のアイドル期間にノイズが混入
した時に誤ってデータの読み込みを開始することを防止
する上で有効である。
しかし、ビットフレームのスタートビットにノイズが混
入すると、正しいスタートビットであるにもかかわらず
そのスタートビットを無効と判定して直ちにリーディン
グエツジの検出を再開するので、以後のデータのリーデ
ィングエツジをスタートビットのリーディングエツジと
誤認し、この結果、読み込みのタイミングがずれて、以
後の全てのビットフレームを正しく受信できなくなる問
題点がある。
入すると、正しいスタートビットであるにもかかわらず
そのスタートビットを無効と判定して直ちにリーディン
グエツジの検出を再開するので、以後のデータのリーデ
ィングエツジをスタートビットのリーディングエツジと
誤認し、この結果、読み込みのタイミングがずれて、以
後の全てのビットフレームを正しく受信できなくなる問
題点がある。
従って、本発明の目的とするところは、ビットフレーム
のスタートビットにノイズが混入しても、それによるデ
ータの受信ミスを最小限に出来るようにしたシリアルデ
ータ受信装置を提供することにある。
のスタートビットにノイズが混入しても、それによるデ
ータの受信ミスを最小限に出来るようにしたシリアルデ
ータ受信装置を提供することにある。
本発明のシリアルデータ受信装置は、調歩同期方式のシ
リアルデータを受信する装置であって、リーディングエ
ツジ検出手段と、スタートビットのレベル判定手段と、
スタートビットのレベルが正しければ前記リーディング
エツジ検出後の1ビットフレームのデータを有効データ
として読み込むと共にスタートビットのレベルが正しく
なければ前記リーディングエツジ検出後の1ビットフレ
ーム分のデータを無効とするビットフレーム処理手段と
を具備したことを構成上の特徴とするものである。
リアルデータを受信する装置であって、リーディングエ
ツジ検出手段と、スタートビットのレベル判定手段と、
スタートビットのレベルが正しければ前記リーディング
エツジ検出後の1ビットフレームのデータを有効データ
として読み込むと共にスタートビットのレベルが正しく
なければ前記リーディングエツジ検出後の1ビットフレ
ーム分のデータを無効とするビットフレーム処理手段と
を具備したことを構成上の特徴とするものである。
本発明のシリアルデータ受信装置では、受信信号のリー
ディングエツジを検出すれば、それが正しいスタートビ
ットのリーディングエツジであるか否かを問わずに1ビ
ットフレ一ム分の期間中はリーディングエツジの検出を
行わない。
ディングエツジを検出すれば、それが正しいスタートビ
ットのリーディングエツジであるか否かを問わずに1ビ
ットフレ一ム分の期間中はリーディングエツジの検出を
行わない。
従って、スタートビットにノイズが混入しても、データ
の読み込みのタイミングがずれることはないので、その
ビットフレームのデータは無効となるが、次のビットフ
レームからは正しくデータを受信できるようになる。
の読み込みのタイミングがずれることはないので、その
ビットフレームのデータは無効となるが、次のビットフ
レームからは正しくデータを受信できるようになる。
以下、図に示す実施例に基づいて本発明を更に詳しく説
明する。ここに第1図は本発明の一実施例のシリアルデ
ータ受信装置のブロック図、第2図は第1図に示す装置
におけるCPUの作動の要部フローチャート、第3図は
アイドル期間のビット数1とデータフレームのビットフ
レーム数Nのグラフである。なお、図に示す実施例によ
り本発明が限定されるものではない。
明する。ここに第1図は本発明の一実施例のシリアルデ
ータ受信装置のブロック図、第2図は第1図に示す装置
におけるCPUの作動の要部フローチャート、第3図は
アイドル期間のビット数1とデータフレームのビットフ
レーム数Nのグラフである。なお、図に示す実施例によ
り本発明が限定されるものではない。
第1図に示すシリアルデータ受信装置1において、受信
信号は受信端子Rに入力され、バッファインバータ2を
介してリーディングエツジ検出用フリップフロップ3お
よびシリアルパラレル変換N5に入力される。
信号は受信端子Rに入力され、バッファインバータ2を
介してリーディングエツジ検出用フリップフロップ3お
よびシリアルパラレル変換N5に入力される。
ここで説明の都合上、シリアルデータはNIWのビット
フレームからなり、1ビットフレームはmビットからな
り、そのmビットの最初がスタートビット最後がストッ
プビットであるものとする。
フレームからなり、1ビットフレームはmビットからな
り、そのmビットの最初がスタートビット最後がストッ
プビットであるものとする。
また、データフレームとデータフレームとの間にはアイ
ドル期間があり、そのアイドル期間は1ビツトの長さに
相当するものとする。
ドル期間があり、そのアイドル期間は1ビツトの長さに
相当するものとする。
まずアイドル期間中は、リーディングエツジ検出用フリ
ップフロップ3.クロック発信器4およびビットフレー
ムカウンタ6がクリア状態にある。
ップフロップ3.クロック発信器4およびビットフレー
ムカウンタ6がクリア状態にある。
そして、クロック発信器4から読み込みクロックが出力
されないから、シリアルパラレル変換器5はデータの読
み込みを行なわない。
されないから、シリアルパラレル変換器5はデータの読
み込みを行なわない。
第1番目のビットフレームのリーディングエツジが受信
されると、リーディングエツジ検出用フリップフロップ
3がクロック発信器4を作動可能にする。そこで、クロ
ック発信器4は、1ビツト分の周期を持つ読み込みクロ
ックを出力する。
されると、リーディングエツジ検出用フリップフロップ
3がクロック発信器4を作動可能にする。そこで、クロ
ック発信器4は、1ビツト分の周期を持つ読み込みクロ
ックを出力する。
シリアルパラレル変換器5は、読み込みクロックの立下
りエツジでデータを読み込むので、リーディングエツジ
から1/2ビツト遅れたタイミングでデータが順次読み
込まれる。
りエツジでデータを読み込むので、リーディングエツジ
から1/2ビツト遅れたタイミングでデータが順次読み
込まれる。
ビットフレームカウンタ6は、読み込みクロック数をカ
ウントしており、m個までカウントすると出力を立ち上
げる。この立上りによりリーディングエツジ検出用フリ
ップフロップがクリアされると共に、ビットフレームカ
ウンタ6も自からクリアされる。この時、シリアルパラ
レル変換器5にはmビットのデータ即ち1ビットフレ一
ム分のデータがラッチされている。
ウントしており、m個までカウントすると出力を立ち上
げる。この立上りによりリーディングエツジ検出用フリ
ップフロップがクリアされると共に、ビットフレームカ
ウンタ6も自からクリアされる。この時、シリアルパラ
レル変換器5にはmビットのデータ即ち1ビットフレ一
ム分のデータがラッチされている。
CPU7は、ビットフレームカウンタ6の出力が立ち上
がると、第2図に示す如き処理を行う。
がると、第2図に示す如き処理を行う。
即ち、シリアルパラレル変換器5のデータを読み込み、
第1ビット目即ちスタートビットが「1」であるか否か
をチエツクする。
第1ビット目即ちスタートビットが「1」であるか否か
をチエツクする。
「1」であれば、正しいスタートビットであり、一応は
正しいデータが受信されたものとして、「データリード
処理」へ移行する。無給、「データリード処理」におい
てパリティ−チエツクを行う等再度データの正否の点検
を行うのが良い。
正しいデータが受信されたものとして、「データリード
処理」へ移行する。無給、「データリード処理」におい
てパリティ−チエツクを行う等再度データの正否の点検
を行うのが良い。
一方、「1」でなければ、そのデータは無効と判定し、
「データ無効処理」に移行する。つまり、受信した1ビ
ットフレーム分のデータが棄却される。
「データ無効処理」に移行する。つまり、受信した1ビ
ットフレーム分のデータが棄却される。
さて、上記シリアルデータ受信語fflによれば、スタ
ートビット中にノイズが混入しても、そのビットフレー
ムのデータは無効になるが、1ビットフレーム分のデー
タの読み込みは行っているので、読み込みのタイミング
はずれない、従って、次のビットフレームから正しくデ
ータを受信できることになる。
ートビット中にノイズが混入しても、そのビットフレー
ムのデータは無効になるが、1ビットフレーム分のデー
タの読み込みは行っているので、読み込みのタイミング
はずれない、従って、次のビットフレームから正しくデ
ータを受信できることになる。
ただし、アイドル期間中にノイズが混入すると、タイミ
ングのずれを生じ、全てのデータを正しく受信できなく
なる。
ングのずれを生じ、全てのデータを正しく受信できなく
なる。
そこて、受信信号にノイズが混入した時に失われるビッ
トフレーム数の期待値を算出すると、次のようになる。
トフレーム数の期待値を算出すると、次のようになる。
lデータフレームはmビットのビットフレームがN個で
あり、アイドル期間はlビットだから、総ビット数はm
XN+ 1となる。そこで、1ビツトのアイドル期間中
にノイズが混入する確率は、1/(mXN+1)である
、そして、この場合には全てのビットフレームが正しく
受信できなくなるからN(―のビットフレームを失うこ
とになる。
あり、アイドル期間はlビットだから、総ビット数はm
XN+ 1となる。そこで、1ビツトのアイドル期間中
にノイズが混入する確率は、1/(mXN+1)である
、そして、この場合には全てのビットフレームが正しく
受信できなくなるからN(―のビットフレームを失うこ
とになる。
そこで、失われるビットフレームの期待値は、lN/
(rnN+ 1)である。
(rnN+ 1)である。
4に方、N個のビットフレームのスタートと7)にノイ
ズが混入する確率は、各ビットフレームについて1/
(mN+ 1)であり、この場合に失われるビットフレ
ーム数はlである。従って、Nrllのビットフレーム
のスタートビットにノイズが混入することにより失われ
るビットフレーム数の期待値は、N/ (mN+ 1)
である。
ズが混入する確率は、各ビットフレームについて1/
(mN+ 1)であり、この場合に失われるビットフレ
ーム数はlである。従って、Nrllのビットフレーム
のスタートビットにノイズが混入することにより失われ
るビットフレーム数の期待値は、N/ (mN+ 1)
である。
そこで合計すれば、N (++1)/ (mN+1)が
上記シリアルデータ受信語W1において失われるビーム
数の期待値である。
上記シリアルデータ受信語W1において失われるビーム
数の期待値である。
これに対し、従来のシリアルデータ受信装置では、アイ
ドル期間中にノイズが混入しても、それによってはビー
ムフレームが失われないが、第1番目のビットフレーム
のスタートビットにノイズが混入すると全てのビットフ
レーム即ちN11lのビームフレームが失われる。また
、第2番目のビットフレームのスタートビットにノイズ
が混入すると、第2番目以後のビットフレーム即ちN−
1個のビットフレームが失われる。こうして第N番目の
ビットフレームのスタートビットまで考慮すれば、全体
としては、N (N+ 1)/2 (mN+ 1)が失
われるビットフレーム数の期待値となる。
ドル期間中にノイズが混入しても、それによってはビー
ムフレームが失われないが、第1番目のビットフレーム
のスタートビットにノイズが混入すると全てのビットフ
レーム即ちN11lのビームフレームが失われる。また
、第2番目のビットフレームのスタートビットにノイズ
が混入すると、第2番目以後のビットフレーム即ちN−
1個のビットフレームが失われる。こうして第N番目の
ビットフレームのスタートビットまで考慮すれば、全体
としては、N (N+ 1)/2 (mN+ 1)が失
われるビットフレーム数の期待値となる。
そこで、本発明に係るシリアルデータ受信装置1の期待
値が従来のシリアルデータ受信装置の期待値より小さく
なる条件は、 N (++1)/ (mN+1) ≦N (N
+1)/2(mN+1) だから、これを整理して、 N≧2%+1 となる。
値が従来のシリアルデータ受信装置の期待値より小さく
なる条件は、 N (++1)/ (mN+1) ≦N (N
+1)/2(mN+1) だから、これを整理して、 N≧2%+1 となる。
第3図はこの関係を示したもので、アイドル期間のビッ
ト数lとデータフレームのビットフレーム数Nの関係が
、図のN−21+1の直線より上側の領域にあれば本発
明のシリアルデータ受信装置1の方が失われるビットフ
レーム数の期待値が小さくなり、従来より受信能力が向
上する0例えば、データフレームのビットフレーム数N
を21個とすれば、アイドル期間のビット数lを10ビ
ツト以下にすることで、受信能力を従来より向上するこ
とができる。
ト数lとデータフレームのビットフレーム数Nの関係が
、図のN−21+1の直線より上側の領域にあれば本発
明のシリアルデータ受信装置1の方が失われるビットフ
レーム数の期待値が小さくなり、従来より受信能力が向
上する0例えば、データフレームのビットフレーム数N
を21個とすれば、アイドル期間のビット数lを10ビ
ツト以下にすることで、受信能力を従来より向上するこ
とができる。
本発明によれば、調歩同期方式のシリアルデータを受信
する装置であって、リーディングエツジ検出手段と、ス
タートビットのレベル判定手段と、スタートビットのレ
ベルが正しければ前記リーディングエツジ検出後の1ビ
ットフレームのデータを有効データとして読み込むと共
にスタートビットのレベルが正しくなければ前記リーデ
ィングエツジ検出後の1ビットフレーム分のデータを無
効とするビットフレーム処理手段とを具備したことを特
徴とするシリアルデータ受信装置が提供され、これによ
り受信信号にノイズが混入した時の受信能力を向上する
ことができる。
する装置であって、リーディングエツジ検出手段と、ス
タートビットのレベル判定手段と、スタートビットのレ
ベルが正しければ前記リーディングエツジ検出後の1ビ
ットフレームのデータを有効データとして読み込むと共
にスタートビットのレベルが正しくなければ前記リーデ
ィングエツジ検出後の1ビットフレーム分のデータを無
効とするビットフレーム処理手段とを具備したことを特
徴とするシリアルデータ受信装置が提供され、これによ
り受信信号にノイズが混入した時の受信能力を向上する
ことができる。
第1図は本発明の一実施例のシリアルデータ受信装置の
ブロック図、第2図は第1図に示す装置におけるCPU
の作動の要部フローチャート、第3図はアイドル期間の
ビット数lとデータフレームのビットフレーム数Nのグ
ラフである。 (符号の説明〕 1・・・シリアルデータ受信装置 3・・・リーディングエツジ検出用フリップフロップ4
・・・読み込みクロンク発信器 5・・・シリアルパラレル変換器 6・・・ビットフレームカウンタ 7・・・CPU。 出願人 ダイハツ工業株式会社
ブロック図、第2図は第1図に示す装置におけるCPU
の作動の要部フローチャート、第3図はアイドル期間の
ビット数lとデータフレームのビットフレーム数Nのグ
ラフである。 (符号の説明〕 1・・・シリアルデータ受信装置 3・・・リーディングエツジ検出用フリップフロップ4
・・・読み込みクロンク発信器 5・・・シリアルパラレル変換器 6・・・ビットフレームカウンタ 7・・・CPU。 出願人 ダイハツ工業株式会社
Claims (1)
- 【特許請求の範囲】 1、調歩同期方式のシリアルデータを受信する装置であ
って、 リーディングエッジ検出手段と、スタート ビットのレベル判定手段と、スタートビットのレベルが
正しければ前記リーディングエッジ検出後の1ビットフ
レームのデータを有効データとして読み込むと共にスタ
ートビットのレベルが正しくなければ前記リーディング
エッジ検出後の1ビットフレーム分のデータを無効とす
るビットフレーム処理手段とを具備したことを特徴とす
るシリアルデータ受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63124673A JPH01293728A (ja) | 1988-05-20 | 1988-05-20 | シリアルデータ受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63124673A JPH01293728A (ja) | 1988-05-20 | 1988-05-20 | シリアルデータ受信装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01293728A true JPH01293728A (ja) | 1989-11-27 |
Family
ID=14891231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63124673A Pending JPH01293728A (ja) | 1988-05-20 | 1988-05-20 | シリアルデータ受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01293728A (ja) |
-
1988
- 1988-05-20 JP JP63124673A patent/JPH01293728A/ja active Pending
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