JP2626937B2

JP2626937B2 - 携帯用通信システムメツセージ受信装置

Info

Publication number: JP2626937B2
Application number: JP3311476A
Authority: JP
Inventors: リーデービス，ウォルター; ラフナサン，クプスワミイ
Original assignee: モトローラ・インコーポレーテツド
Priority date: 1980-10-01
Filing date: 1991-10-31
Publication date: 1997-07-02
Anticipated expiration: 2012-07-02
Also published as: HK81995A; AU5809186A; KR900007702B1; MX151153A; JPH0419729B2; AU7584081A; SG30614G; EP0238097A3; JPH06268573A; AU587033B2; IL63721A; DE3176906D1; WO1982001268A1; KR830006740A; SG6091G; IL63721A0; ZA816135B; CA1212999A; ATE76241T1; IT1171560B

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には携帯用ペー
ジングシステム（装置）の分野に関するもので、特に、
信号処理がデコーダによりリアルタイムに動作して実行
され、多重構成のデコーデイングルーチン及びエネルギ
ー節約ルーチンを与える携帯用通信システムメツセージ
受信装置に関する。

【０００２】

【従来の技術】ページヤは、一般的に使用者個人がポケ
ツト中に又はベルトにクリツプして運ぶように設計され
た小型，携帯用のバツテリ動作無線受信機である。ペー
ジング装置に使用される技術は、特定の受信機用に意図
された送信がその受信機においてのみ応答を与える選択
呼出と呼ばれる。選択呼出し能力は、符号化され、搬送
波を変調した１個又はそれ以上の独特のアドレスコード
をページヤごとに割当ることによつて達成される。各ペ
ージヤは、その割当てられたアドレスコードにのみ応答
を与えるように設計された復号化（デコーデイング）部
分を具える。割当てられたアドレスコードの１つが検出
される場合、ページヤは、付勢されて対応する警報信号
を発生する。即ち、通信システムの他のページヤは、そ
のシステムが群（グループ）呼出し動作をもつのでなけ
れば、その送信によつて付勢されるものはない。

【０００３】ページヤ通信システムは、技術的に周知で
あり、単一又は複数トーン信号，トーン信号と音声(voi
ce) 信号とデジタル符号化信号の選択した組合せを含む
多くの種類の符号化構成により動作する。典型的には、
大都市とその周辺部を通して送信可能な広範囲のページ
ングサービス，及び多くの小さいサービス領域例えば特
定の建物の集団又は他の設備間を送信する局内(local)
ページングサービスが存在する。種々のシステムの動作
範囲は、一般的に使用する送信機の電力により決定され
る。

【０００４】個別のトーンだけの復号化システム，トー
ンと音声信号の復号化システムが存在するが、かような
情報の復号化は、一般的に困難ではないか、又はデジタ
ル的に符号化した信号を使用するシステムを復号する如
く要求される。かようなデジタルシステムは、個々のペ
ージング装置をアドレスするために送信可能なより速い
情報速度のために、単位時間当り送信される高い通信量
を可能としている。

【０００５】デジタル通信システムにおいて送り出され
るデジタル情報は、通常、第１レベルから第２レベルま
でレベル変換を含む２進信号列から成る。これらのレベ
ルは、２進数０と２進数１との区別を示す。また、ビツ
ト間隔に対応する特定の時間間隔が必要である。一般的
に使用されるノンリターンツゼロ（ＮＲＺ）２進符号化
システムは、ビツト間隔を記述していない。従つて、情
報ビツトが何時開始し、何時終了するかを確認し、これ
を同期システム及び非同期システムに何時適用するかを
確認する必要がある。ＮＲＺ直列２進パルス列の情報の
性質の可変性のために、個別ビツト間隔は、信号レベル
変換の発生なしで通過してしまう。かくして、一般的に
は、受信機において受信した情報からビツト間隔が何時
開始し、何時終了したかを正確に知ることは全く自明で
はない。

【０００６】デジタルシステムには、２つの一般形があ
り、送信機と受信機の時間関係によりそれらを区別する
ことは可能である。同期システムにおいて、ビツトアド
レスシーケンスとフレーム記述情報語（ワード）とが正
しく復号されるように、送信機と受信機とは同期しなけ
ればならない。これに反し、非同期システムは、通常、
アドレスの一部を構成する序文の(preliminary) 情報語
（ワード）を復号し、一致している場合には、個々のペ
ージング装置のアドレスの残余部分に関連したデジタル
情報の連続検出に先んじてタイムウインドーを設定させ
る。

【０００７】ページングシステム用の信号デコーダに対
する重要な要件は、情報が失われるまで復号がおくれな
いように、リアルタイムにて信号を処理しなければなら
ないことである。リアルタイム処理の概念は、技術的に
周知であり、物理的事象が発生する間実時間と関連して
いる。デコーダにより処理するリアルタイム信号に関
し、デコーダにより実行される検出及びデコーデイング
プロセスに関係ある動作は、情報の損失なしでデバイス
を制御する場合に得られる結果が有用であるように充分
高速にしなければならない。かくして、デジタル信号処
理を実行する多重システムデコーダの演算速度は、ペー
ジヤ通信システムが動作する情報速度と直接関係があ
る。デジタル情報送信速度は、システムから別のシステ
ムまで変化するであろうし、所定の単位時間に全システ
ムによつてより多くの情報が処理されるからより速い速
度が好ましいことは明らかである。情報速度が速くなれ
ばなるほど、デコーダの処理速度要求が益々大きくなる
ことは明らかである。

【０００８】リアルタイムにて信号処理を実行する多重
システムデコーダ用の高クロツク速度は、システムに必
要な電圧及び消費される電力を増大し、したがつてペー
ジヤの動作経済性に不利に影響を与え、デバイスの大き
さ及び重量に影響する。別個の異なるページヤを持ち歩
く欠点は、まさに大きな又は極めて重い電力源を運びペ
ージング装置の作動用電力を与えるのと等価な欠点とな
る。一般に、電力消費が大きくなればなるほど、動作を
与えるために運ばなければならないバツテリの質量は益
々大きくなる。実際、電力消費が大きくなれば、数時間
動作ごとに新しい一次電池が必要となる。これは、連続
動作を確立するためにページヤを使用する個人により動
作用のバツテリ，別個の新しい電池（セル）を運ぶ状態
をつくり出す。ページヤは、個々のポータブル動作用の
ものであるから、バツテリのエネルギーが信号復号（デ
コーデイング）用の有用な動作寿命を与えるように保全
されることは避けられない。

【０００９】

【発明が解決しようとする課題】本発明の目的の１つは
単一の信号表示フオーマツトのみを復号化する復号シス
テム（デコーダ）を有する通信用受信機において作動可
能な、固有の電力保全手段を具えた、携帯用通信システ
ムメツセージ受信装置を提供することである。

【００１０】本発明の他の目的の１つは単一の信号表示
フオーマツトのみを復号化することのできるデコーデイ
ングシステム（復号器，デコーダ）を有する通信用受信
機において作動可能な、固有のＤＣ−ＤＣ電力変換器及
びデユアルモードデコーダ（復号器）を有する携帯用通
信システムメツセージ受信装置を提供することである。

【００１１】

【発明の概要】バツテリによつて電力を与えられた携帯
用通信システムメツセージ受信装置であり、検出された
符号化信号をリアルタイムにて処理することのできるデ
コーダと、バツテリのエネルギーを節約するように作動
する、検出された信号を独立に動作させるエネルギー保
全手段とを更に含んでいる。デコーダ（復号器）は等価
的にマイクロコンピユータによつて実現される。上記装
置はまた、バツテリとデコーダとの間に結合され、デコ
ーダの２つの動作モードの内の第１の動作モードを維持
するための電力レベルを設定するＤＣ−ＤＣ電力変換器
を含んでいる。第１の動作モードはバツテリからの対応
する電力消費を完全に復号処理を行なう能力に関係し、
第２の動作モードはバツテリからの対応する減少化され
た電力消費に伴なう減少化された復号化処理を行なう能
力に関係する。

【００１２】

【課題を解決するための手段】本発明は、携帯用通信シ
ステムメツセージ受信装置を包含し、携帯用装置は、通
信チヤンネルを通じて送信される符号化信号を検出する
バツテリ作動通信用受信機，及びバツテリに結合され、
検出した符号化信号にリアルタイムにて応答し、内部ク
ロツク設定用タイミング信号を具えるデコーダ，を具備
する。また、デコーダのタイミング信号に応答し、通信
通報装置の選択機能を一時的に動作不能(disabling) に
することによりバツテリの電力消費を減少させる電力保
全手段(conservation means)が含まれる。符号メモリ
は、デコーダに対して結合されかつデコーダによつてア
クセスされ、前もつて指定された情報を含み、その受信
は、個々のデコーダが信号通報に応動させるであろう。
デコーダは、マイクロコンピユータから成る等価な実施
例を有する。

【００１３】本発明の他の局面は、携帯用通信システム
メツセージ受信装置を包含し、この装置は、通信チヤン
ネルを通じて送信される符号化信号を検出するための限
られた容量のバツテリ作動通信用受信機と、バツテリに
結合されかつ検出された符号化信号に対してリアルタイ
ムに応答するデコーダとを含む。該デコーダは２つの動
作モードを有する。第１の動作モードはバツテリからの
対応する電力消費に伴なつて、リアルタイムに完全復号
化処理(full decoding capability)を行なう能力に関係
し、第２の動作モードはバツテリからの対応する減少化
された電力消費に伴なう減少化された復号化処理を行な
う能力に関係する。バツテリとデコーダ（復号器）との
間に結合され、デコーダの第１の動作モードを維持する
電力レベルを設定するＤＣ−ＤＣ電力変換器もまたこの
装置には含まれている。符号メモリはデコーダに対して
結合されかつデコーダによつてアクセスされ、予め指定
された情報を含んでいる。この予め指定された情報の受
信によつて、個々のデコーダは信号表示を行なうことに
よつて応答する。デコーダ（復号器）はマイクロコンピ
ユータを含む等価的な実施例を有している。

【００１４】

【発明の構成】本発明の主要な構成は下記に示す通りで
ある。即ち、本発明は、通信チヤンネル上に伝送された
符号化信号を検出する通信用受信機と、制限された容量
のバツテリと、所定のシーケンスの信号を含む符号メモ
リと、前記バツテリに結合され、前記通信用受信機から
検出された符号化信号に応答して前記符号化信号をリア
ルタイムに処理するデコーダとを具備し、前記デコーダ
は、前記バツテリからの供給電力に応じてリアルタイム
に完全復号化処理能力を発揮する第１の動作モードと、
前記リアルタイムに完全復号化処理能力を発揮する第１
の動作モードが不必要な場合には前記バツテリから減少
化された供給電力に応じて限定的な処理能力を発揮する
第２の動作モードとからなる、２つの動作モードを有
し、更に、前記デコーダは前記符号メモリに結合された
比較器を含み、前記検出された符号化信号が前記所定の
シーケンスの信号と相関する時を決定し、かつ前記比較
器は前記検出された符号化信号が前記所定のシーケンス
の信号と相関する時には制御信号を発生することを特徴
とし、更に、前記バツテリと前記デコーダとの間に結合
され、前記デコーダに応答して前記デコーダの前記第１
の動作モードを維持する第１の電力レベルを設定し、か
つ前記デコーダの前記第２の動作モードを維持し、前記
第１の電力レベルよりも低いレベルの第２の電力レベル
を設定するＤＣ−ＤＣ電力変換器と、及び前記比較器に
結合されかつ前記制御信号に応答してメツセージの受信
をユーザに信号表示する表示器とを具備する携帯用通信
システムメツセージ受信装置としての構成を有する。

【００１５】或いはまた、本発明は、通信チヤンネル上
に伝送された符号化信号を検出する通信用受信機と、制
限された容量のバツテリと、所定のシーケンスの信号を
含む符号メモリと、前記バツテリに結合され、固定メモ
リと相互接続されて復号化ルーチンを含むマイクロプロ
セツサを具え、前記通信用受信機から検出された符号化
信号に応答して前記符号化信号をリアルタイムに処理す
るマイクロコンピユータとを具備し、前記マイクロコン
ピユータは、前記バツテリからの供給電力に応じてリア
ルタイムに完全復号化処理能力を発揮する第１の動作モ
ードと、前記リアルタイムに完全復号化処理能力を発揮
する第１の動作モードが不必要な場合には前記バツテリ
からの減少化された供給電力に応じて限定的な処理能力
を発揮する第２の動作モードとからなる、２つの動作モ
ードを有し、更に、前記マイクロコンピユータは比較器
手段を含み、前記検出され処理された符号化信号が前記
所定のシーケンスの信号と相関する時を決定し、かつ前
記比較器手段は前記検出され処理された符号化信号が前
記所定のシーケンスの信号と相関する時には制御信号を
発生することを特徴とし、更に、前記バツテリと前記マ
イクロコンピユータとの間に結合され、前記マイクロコ
ンピユータに応答して前記マイクロコンピユータの前記
第１の動作モードを維持する第１の電力レベルを設定
し、かつ更に前記マイクロコンピユータの前記第２の動
作モードを維持し、前記第１の電力レベルよりも低いレ
ベルの第２の電力レベルを設定するＤＣ−ＤＣ電力変換
器と、及び前記マイクロコンピユータに結合され、前記
制御信号に応答してメツセージの受信をユーザに信号表
示する表示器とを具備する携帯用通信システムメツセー
ジ受信装置としての構成を有する。

【００１６】新規と考えられる発明の特徴は、添付の請
求の範囲に特定的に述べられる。然し、本発明自身は、
更に他の目的及びその利点と共に、添付図面に関連して
説明されている次の記述を参照することにより最もよく
理解されるであろう。

【００１７】

【実施例】図１は、本発明の第１，第２実施例の両者に
適用可能な機能ブロツク図を示す。通信用受信機２０
は、適合信号デコーダ２２に接続される。デコーダ２２
は、１個以上のデコーデイング構成を復号する情報を含
むことを指示する役目を果すデコーデイング構成と呼ば
れる領域を含む。バツテリ２４は、通信用受信機２０及
びデコーダ２２に接続されて示される。デコーダ２２
は、破線にて囲まれて示される符号メモリ２６に別個に
接続される。符号メモリ２６は、更に、機能選択及びペ
ージヤＩＤと呼ばれる領域を含む。破線にて囲まれた符
号メモリ２６は、取外し可能であり従つてシステムの残
部と別個につくり得る可能性を示す。また、エネルギー
保全手段（装置）２８は、デコーダ２２と相互接続され
る。復号化選択手段（装置）３０、信号デコーダ２２の
デコーデイング構成領域に結合される。信号デコーダ２
２の出力は、表示変換器(annunciation transducer) ３
２に結合される。

【００１８】マイクロコンピユータ３４は、破線にて適
合信号デコーダ２２と相互接続されて示される。この相
互接続は、適合信号デコーダ２２がマイクロコンピユー
タ３４により完全に置き換えられることを示している。
マイクロコンピユータ３４は、更にマイクロプロセツサ
と固定メモリとから構成されることを示し、固定メモリ
部分は、デコーデイング構成と呼ばれる部分を具えてい
る。マイクロコンピユータ３４は、デコーダ２２と同様
に同一の相互接続を有する。マイクロコンピユータ３４
による適合信号デコーダ２２の置換は、また、正確に同
一のデコーデイング機能を与え、その結果のシステム機
能は、ページヤの使用者にとつて区別し難いものとな
る。かくして、２個の別個の実施例の機能は、デバイス
内で区別できない。

【００１９】図１に図示したシステムの動作は、通信用
受信機が別個の通信（メツセージ）形式にあるメツセー
ジを受信可能にしている。適合信号デコーダ２２は、受
信した信号に応動して別個のデコーデイング構成のうち
のデータ選択信号を解析し、通信用受信機２０により受
信された入力情報を適当に復号化する。すべてのページ
ング装置におけると同様に、その結果生ずる復号化信号
は、符号メモリ２６に含まれる指定のページヤアドレス
と比較して試験される。受信し復号化した信号と符号メ
モリ２６のアドレスとの間の対応を検出することによ
り、通信（メツセージ）が受信されたことをページヤ搬
送波に対して指示して出力信号が発生される。特に、デ
コーダ２２からの出力信号は、表示変換器３２に供給さ
れ、メツセージの受信を示す信号を発生する。

【００２０】高速度，リアルタイムにて適合信号を復号
化する要求，ページング装置に含まれるバツテリの有効
寿命を保全し延長する要求のために、エネルギー保全装
置２８は、適合信号デコーダ２２と協同してバツテリ２
４を保全するように機能する。復号化選択手段３０は、
ページヤの操作者（オペレータ）に対して外部セレクタ
を与え、ある可能な復号化構成のみを指定する。この選
択機能は、また符号メモリ２６により供給されるか又は
符号メモリとは独立した工場プリセツトとなるであろ
う。符号メモリ２６は、幾つかのアドレスを含み、各ア
ドレスは、受信機２０により受信される信号に応答して
デコーダ２２により決定される適当に選択した復号化構
成に対応することが理解されるであろう。

【００２１】更に、符号メモリ２６は、ページヤデバイ
スの種々の特徴を選択するのに利用される機能選択領域
を包含する。すべての機能に対して回路形式にて構成
し、次いでページヤのアドレスを識別する情報を符号メ
モリ２６に与え、システム（装置）の可能なる機能及び
表示特徴の種々の組合せを指定することが有利である。

【００２２】マイクロプロセツサ，及び固定メモリ（Ｒ
ＯＭ）領域内に含まれるデコーデイング構成とを包含す
るマイクロコンピユータ３４により適合信号デコーダ２
２を置換することは、ブロツク２２を取り除いてその全
部をブロツク３４により置き換えた同一図面にて示され
る。その差異は、マイクロコンピユータの内部機能にあ
る。即ち受信した通信信号に応動するハードウエアの適
合信号デコーダの代りに、同一の所定のサーチルーチン
により、マイクロコンピユータは受信した信号をリアル
タイムにて処理するマイクロプロセツサを使用する。同
一のプロセスにより識別した後、マイクロプロセツサ
は、固定メモリの復号化構成領域をアクセスし復号化構
成を処理するためそのメモリ内に含まれる正しい命令を
決定する。マイクロプロセツサは、適合信号デコーダが
アクセスすると全く同様に符号メモリをアクセスし、外
部復号化選択装置に応動するであろう。

【００２３】再言すると、エネルギー保全装置は、マイ
クロプロセツサ及びＲＯＭと相互作用し、システム（装
置）のバツテリを保全する。マイクロプロセツサが符号
メモリに含まれるページヤ識別に対応する信号受信を検
出した場合、マイクロコンピユータ３４は、表示変換器
３２に接続され、メツセージが１個の可能な復号化構成
において受信されたことをページヤ携帯者が知り得るよ
うな信号を発生する。デコーダ又はマイクロコンピユー
タの何れかにとつて、ページヤ携帯者に与えられる信号
通報のパターンの形式は、種々の復号化構成のうち検出
された機能となるであろう。復号化構成は、表示変換器
に供給される信号に対応して緊急呼出し、非緊急呼出し
の両方を与え、従つてページヤ携帯者は識別信号を受信
し、直ちに応答できる。

【００２４】図２は、本発明の実施例の更に詳細なブロ
ツク図を示す。アンテナ３６は、無線周波数増幅器及び
選択度(selectivity) 装置３８に接続され、更にそれは
第１混合器（ミクサ）４０に接続される。第１発振器４
１は、また、第１混合器４０に接続される。第１混合器
４０の出力は、フイルタ４２を介して第２混合器４４に
接続される。第２発振器４６は、また第２混合器４４に
接続される。第２混合器４４の出力は、中間周波（Ｉ
Ｆ）利得装置４８を介して検波器５０に接続される。図
２の第１部分は、通信用受信機２０の更に詳細な説明を
含む。

【００２５】検波器５０の出力は、適合信号デコーダ２
２に接続される。適合信号デコーダ２２は、第１発振器
４１に接続される。図１におけると同様に、適合信号デ
コーダ２２の出力は、表示変換器３２に接続される。検
波器５０は、トーン，音声ページングシステム用の正常
接続である表示変換器３２に接続されて図示される。バ
ツテリ２４は、電力を通信用受信機に与えるように図示
され、また、ＤＣ−ＤＣ変換器５２に接続される。ＤＣ
−ＤＣ変換器５２は、また、適合信号デコーダ２２及び
符号メモリ２６と相互接続される。符号メモリ２６は、
前述の如く、デコーダ２２と相互接続される。

【００２６】図２は、適合信号デコーダ２２を対応する
マイクロコンピユータ３４及び周辺装置と完全に置換し
た態様を点線(phantom line)にて示す。特に、マイクロ
コンピユータ３４は、固定メモリ５６と多重的に相互接
続されるマイクロプロセツサ５４から成るように図示さ
れている。固定メモリ５６は、ＤＣ−ＤＣ変換器５２及
び符号メモリ２６と相互接続される。符号メモリ２６及
びＤＣ−ＤＣ変換器５２は、また、相互接続される。マ
イクロプロセツサ５４は、また、デツドマン(deadman)
タイマ５８と相互接続される。３個の周辺装置即ちＤＣ
−ＤＣ変換器５２，符号メモリ２６及びデツドマンタイ
マ５８は、破線にて囲まれて示され、支持(support) モ
ジユール６０と呼ばれる。マイクロコンピユータ３４が
デコーダ（マイクロプロセツサ）５４を置換した場合を
図示していないが、第１発振器４１はマイクロプロセツ
サ５４に接続される。検波器５０は、トーン音声ページ
システムにとつて慣例になつているように表示変換器３
２と点線(phantom) にて接続され図示される。バツテリ
２４は、前述したようにＤＣ−ＤＣ変換器５２と接続さ
れ、電力を通信用受信機部分に供給するように図示され
る。

【００２７】無線受信機において通例であるように、ア
ンテナは、適当に増幅され選択される無線周波数信号を
受信する。スーパーヘテロダイン技術を使用して第１発
振器４１は、混合器４０において入力信号周波数とビー
トをとり、その出力は、フイルタ４２に供給される。フ
イルタ４２の出力は、第２混合器４４に供給され、そこ
では、そのフイルタ４２の出力信号は、第２発振器４６
の出力と混合され、その出力は、中間周波利得回路４８
に供給される。利得回路４８の出力は、検波器５０に供
給され、検波器は、変調ＩＦ出力からの符号化信号を再
生する。特殊のスーパーヘテロダイン無線システムが説
明されたが、多くの他の通信用受信機が利用されること
は当業技術者にとつて明らかである。

【００２８】検波器出力は、多重構成復号化を含む適合
信号デコーダに供給される。適合信号デコーダは、別個
の可能な構成が復号化に適用されるべきであることを識
別する動作において、それが種々の特性測定を入力信号
により実行すると云う意味で適合できる。適当な構成配
列が識別される場合、データは、その書式により復号化
され、符号メモリは、ページング装置がアドレスされた
かどうか知るために質問される。ページング装置が実際
にアドレスされた場合に、前述したように表示変換器３
２は、検出信号をページヤ携帯者に発生する。

【００２９】種々の復号化構成配列が同一通信チヤンネ
ル上ですべて機能することが暗黙に仮定されてきた。適
合信号デコーダ２２の多重構成復号化は、同一周波数に
て動作しないページングメツセージ構成を検索し検波す
ることを包含する。デコーダ２２から第１発振器４１ま
での制御線の機能は、デコーダ２２が、復号化信号を受
ける周波数を、周知の周波数合成法により制御可能にす
ることを示すことである。実施例の等価な機能と両立す
る如く、同一の制御機能がマイクロコンピユータ３４に
より実行されることができる。かくして、多重構成配列
の復号化は、異なる周波数で動作する複数の異なる復号
化構成を包含する。

【００３０】バツテリ２４は、電力を適合信号デコーダ
２２に供給するＤＣ−ＤＣ変換器５２を介して相互接続
される。ＤＣ−ＤＣ変換器は、また、適合信号デコーダ
２２に応動し、エネルギー保全装置を具える。適合信号
が復号化構成を識別する場合に、それは、また、ページ
ヤがアドレスされたかどうかを決定するために全電力を
必要としない期間を特定する。かような時間間隔は、メ
ツセージ構成の送信形式の機構により設定される。更
に、ＤＣ−ＤＣ変換器は、高速リアルタイム動作を支持
する高電圧レベルにおいて適合信号デコーダを動作させ
るのに必要な余分の（付加的）電圧を与えることができ
る。

【００３１】図１におけると同様に、図２の第２実施例
については、適合信号デコーダ２２は、マイクロコンピ
ユータ３４及び相互接続周辺装置と全く置換された。Ｄ
Ｃ−ＤＣ変換器５２は、電力を固定メモリ５６に供給
し、マイクロプロセツサ５４に応動する。再言すると、
検波した符号形式のメツセージを構成する適当な種々の
時間に決定した符号構成により、ＤＣ−ＤＣ変換器５２
は、システムに供給される電力を減少し、それによりバ
ツテリエネルギーを保全することができる。デツドマン
タイマ５８は、自走実行状態が存在しないことを保証す
るように機能する。特に、マイクロプロセツサ５４は、
正規間隔で信号をデツドマンタイマ５８に与えるように
設計される。デツドマンタイマがこれらの信号を正規間
隔にて受信しない場合、探索の初期設定が受信される復
号化構成を識別させるようにマイクロプロセツサ５４の
プログラムルーチンの再初期設定を強制する。

【００３２】検出した信号は、また、検出された復号化
構成及び符号メモリ２６に含まれるページヤアドレス情
報と比較されたその結果の情報に従つて処理される。ペ
ージヤ携帯者の観点から装置がマイクロコンピユータを
含むか適合信号デコーダを含むかを信号検出装置の機能
から判断することは完全に区別し難い。

【００３３】図３は、適合信号デコーダ２２及びマイク
ロコンピユータ３４の共通機能の下部構造を強調する図
１に対応するブロツク図を示す。この図は、２つの実施
例のハードウエア適合信号デコーダシステム及びフアー
ムウエアマイクロコンピユータシステムの両者に等しく
適用可能である。入力と記号を付した図２の検波器５０
からの信号は、データサンプリング記憶回路６２に印加
される。データサンプリング記憶回路６２の出力は、デ
ータシーケンスウインドー比較器６４に供給される。デ
ータサンプリング回路は、多相クロツクタイミング信号
を供給できるクロツク６６からのタイミング信号を受信
する。クロツク６６は、また、符号化システム検索検波
回路６８にタイミング信号を供給する。データサンプリ
ング記憶回路６２は、符号化システム検索検波回路６８
と相互接続される。符号化システム検索検波回路６８の
出力は、複数の信号であり、その信号の各々は、別個の
可能な復号化システムの１つが検波されたことを識別す
る。これらの信号は、データシーケンスウインドー比較
器６４に接続され、適当な復号化が実行される。データ
シーケンスウインドー比較器６４は、また、クロツク６
６に接続される。クロツク６６は、また、符号化システ
ム検索検波回路６８と相互接続される。エネルギー保全
装置２８は、クロツク６６と相互接続され、減少した電
力消費の期間を与える。

【００３４】データシーケンスウインドー比較器６４
は、通常符号メモリ２６内に含まれるページヤアドレス
回路７０に接続される。データシーケンスウインドー比
較器６４の出力は、ページヤアドレス回路７０に応動す
るように接続される。警報パターン回路７２の出力は、
前述した表示変換器３２に対応する表示器装置７４に接
続される。

【００３５】通信用受信機に含まれる検波器５０（図
２）は、データサンプリング記憶回路６２に入力を与
え、クロツク６６は、後で詳細に図示，説明されるよう
に、正規パターンにてデータのサンプリングを与える。
データが受信されると同時に、復号化システムの探索ル
ーチンが開始されて検出した符号の特性に基づき別個の
可能な復号化構成がデータを復号化するのに利用される
べきであることを決定する。これは、可能なシステムの
各々に対応し、特性を識別するデータを試験する検出シ
ステムに種々のパラメータを印加することにより達成さ
れる。ひとたび復号化システムが識別されると、適当な
制限がデータシーケンスウインドー比較器６４に印加さ
れ、サンプルし記憶したデータは、情報を復号化するよ
うに適当に処理される。データをサンプルし記憶する技
術の利点は、ページヤがアドレスされたかどうかを決定
する場合に高信頼度が維持されるようにサンプルされた
データが構成配列処理中に失われることが殆んどないと
いうことである。更に、このプロセスはリアルタイムに
て発生し、従つて受信したデータのすべては、受信した
復号化システムを確認し、復号化システムに検出した信
号を印加するのに利用され、ページヤがアドレスされた
かどうかを確かめる。データシーケンスウインドー比較
器６４の出力は、データサンプリング記憶回路に帰還さ
れ、追加のサンプルを取り出すことを開始させるか、又
は検出した符号化システムの構成に従つてサンプリング
技術を継続させる。

【００３６】データシーケンスウインドー比較器６４と
データサンプリング記憶回路６２との間の相互接続機能
は、選択した構成配列に従つて必要とするサンプリング
を継続させることである。これは、２個又はそれ以上の
順次アドレスワード（語）であろうし、又は、一組の符
号化メツセージ内で信号位置に従つて処理されなければ
ならない追加の符号化信号群となるであろう。単一のア
ドレスワード（語）システムにとつて相互接続は利用さ
れないであろう。

【００３７】図４は、適合信号デコーダ又はマイクロコ
ンピユータを包含し、図１に図示の復号化選択装置３０
と同様な外部セレクタの相互接続を具える何れかのシス
テムに対する更に詳細な図を示す。検波器５０の出力で
ある入力信号は、データサンプリング順序回路７６に印
加される。データサンプリング順序回路７６は、サンプ
ル記憶回路７８に印加される。データサンプリング順序
回路７６及びサンプル記憶回路７８は、図３に図示のデ
ータサンプリング記憶ブロツク６２から成る。サンプル
記憶回路７８の出力は、データシーケンス比較器８０に
供給され、それは、また比較器誤差ウインドー制限装置
８２に接続される。データシーケンス比較器８０及び比
較器誤差ウインドー制限装置８２は、図３のデータシー
ケンスウインドー比較器６４から成る。図３のクロツク
６６に対応する多相クロツク８４は、データサンプリン
グ順序装置７６及びデータシーケンス比較器８０にタイ
ミング信号を供給する。多相クロツク８４は、また、エ
ネルギー保全装置２８と相互接続され、システムの減少
動作期間中にバツテリエネルギーを保全することを可能
にする。

【００３８】多相クロツク８４は、また、符号化システ
ム探索制御回路８６と相互接続され、それは、また、外
部システムサブセツトセレクタ８８に応答するように接
続される。符号化システム探索制御（以下回路を省略）
８６は、データサンプリング順序装置７８に接続され
る。符号化システム探索制御８６の追加の出力は、シス
テム特性検出器９０に接続され、それは、またサンプル
記憶装置７８に接続される。システム特性検出器９０の
出力は、別個の可能な復号化システムのうちの１個の検
出及び識別を示す一連の線となる。システム１，システ
ム２乃至システムＮを示すＮ個の線が示される。システ
ム特性検出器９０の出力の各々は、優先制御装置９２を
介して符号化システム探索制御８６に入力信号を与える
ように接続される。システム特性検出器９０の出力は、
また、比較器誤差ウインドー制限装置８２，データシー
ケンス比較器８０，ページヤアドレスメモリ９４の入力
に供給される。比較器誤差ウインドー制限装置８２の出
力は、警報パターン回路７２に接続され、それは表示器
７４に接続される。警報パターン回路７２は、ページヤ
アドレスメモリ９４に応動するように接続される。ペー
ジヤアドレスメモリ９４は、符号化システム探索制御８
６に点線にて相互接続されるように示される。信号Next
Word と記号付けされる比較器誤差ウインドー制限回路
８２の追加出力は、データサンプリング順序装置７６に
供給される。

【００３９】ページヤ復号化システムが駆動される場
合、可能な符号化システムの１個に対する種々のパラメ
ータが種々のレジスタ，カウンタに押入され、検波器５
０からデータサンプリング順序装置７６への入力信号
は、対応する所定のタイムシーケンスによりサンプルさ
れる。サンプルは、データシーケンス比較器８０により
処理され、符号化システム探索制御８６により解析され
るように記憶される。符号化システム探索制御８６の機
能は、システム特性検出器９０により処理される一時記
憶データを編成し、受信したデータを復号するのに使用
される別個の可能な復号化構成配列のうち選択された情
報を受信情報から決定することである。悪い選択がなさ
れた場合には、次の符号システムの新しいパラメータが
入力され、他の復号化システムが試験される。

【００４０】システム特性検出器９０は、システムが検
出されたことを示す出力線のうちの１つを付勢し、優先
制御回路９２が符号化システム探索制御８６の正常な探
索動作を中止(disrupt) させ、ページング装置をアドレ
スしてメツセージが受信される時間まで、又は、そのシ
ステムにおいて情報がこれ以上受信されないことが決定
されるまで、検出した復号化システムをロツクさせるこ
とである。かように続いて起る時間に、符号化システム
探索制御８６は、探索動作を再開し、可能な復号化シス
テムの何れにおいても通信放送の発生に伴う入力信号を
走査する。

【００４１】システム特性検出器９０の出力は、また、
比較器誤差ウインドー制限装置８２に供給され、種々の
復号化システムに対する受入れ可能な誤差制限を変更
し、更にページヤアドレスメモリに供給される。データ
シーケンス比較器８０のデータは、検出した符号化シス
テムに対応する正しいページヤアドレスにより比較器８
２におけるウインドー制限に対して試験される。比較器
誤差ウインドー制限装置８２は、出力信号を警報パター
ン回路７２に与え、メツセージが受信されたことをペー
ジヤ携帯者に通報するために表示器を駆動させる。ペー
ジヤアドレスメモリ９４からの信号は、通報パターンが
警報パターン回路７２により表示器７４に供給されるこ
とを決定する。

【００４２】幾つかのシステムは、逐次ワード符号化様
式(format)又は、多重バツチ符号化様式を具えているか
ら、比較器誤差ウインドー制限装置８２からデータサン
プリング順序装置７６まで戻る出力が存在する。この信
号は、Next Word （次のワード）と記号付けされ、次の
直列ワードを復号化するか又は所定システム内で次のメ
ツセージ群に対して追加サンプリングを与える。

【００４３】外部システムのサブセツトセレクタ８８の
機能は、あらゆる可能な符号化システムを介して探索を
除去し、特定の領域内で受信可能であるシステムのみ、
又は、ページヤ操作者が所定の時間に応答することを選
択したシステムのみに探索を制限することである。この
制限は、符号メモリ２６により支えられるか又は製造時
に独立にハード配線(hard-wired)しうることは明らかで
ある。このことは、ページヤがＮ個の可能な復号化シス
テムを復号し、ページヤ携帯者が可能な復号化システム
の最大数を拒絶するか、選択されたシステムにのみ彼の
応答を集中させるか、充分な柔軟性を可能にする。

【００４４】各目的に接続して示される符号メモリ２６
は、符号化システムが探索制御８６によりアクセス可能
である一定の制限を符号メモリ自身が具えているので符
号化システム探索制御に影響を与えることは理解でき
る。ページヤの種々の機能を可能にすることと組合され
て、これは、製造ラインに完全な融通性を与える。ペー
ジヤアドレスメモリ９４は、符号化システム探索制御８
６に点線にて相互接続して示される。この線は、符号化
システム探索制御８６が可能な符号化システムの各々の
内部で個々のページヤのアドレスワードをアクセス可能
であることを示す。

【００４５】ページヤが製造される時、又は、フアーム
ウエアが設定される時に、種々のシステム内のページヤ
アドレスが通常同一ではなく、独自性を維持するために
各ページユニツトは、異なるアドレスを具えなければな
らないことは明確である。従つて、種々の可能な復号化
システムに対応する幾つかのページヤアドレスを指定す
ることが有利である。更に、一定のメツセージシステム
が多重アドレスを使用し、信号通報機能の異なる種類が
それらのページング装置の携帯者に供給されることにな
る。一例は、２つの異なるアドレスを有するページヤで
あり、その第１は、対応する警報通報パターンを具えた
緊急通信を指定し、第２は、実質的に異なる警報通報パ
ターンを具えた非緊急通信を表示する。

【００４６】この種の動作と両立して、本発明の２つの
実施例は、幾つかの可能な復号化システムの各々の内部
に幾つかの指定されたアドレスを持たせることを全く可
能にしている。更に、説明されている如く、符号メモリ
又は工場セツテイングがシステム探索ルーチンの機能の
利用性が制限し、ページング装置の携帯者に利用できる
復号可能なシステム数を減少するであろう。

【００４７】図５は、図１乃至図４の１実施例として示
されるエネルギー保全装置を有する多重構成の復号化ペ
ージヤの機能ブロツク図のフアームウエア実行を具える
のに適している種類のマイクロコンピユータの機能的，
構成的ブロツク図の組合せを示す。マイクロコンピユー
タの実施例は、制限されていないが、マイクロコンピユ
ータは、モトローラ社の型番１４６８０５であることが
望ましい。駆動用のタイマ信号は、プリスケーラ，タイ
マ，カウンタを含むタイマ制御ユニツト１００に供給さ
れる。結晶（水晶）１０２は、発振器回路１０４に結合
され、タイマ制御回路１００にて接続される。

【００４８】発振器１０４は、また、中央処理ユニツト
（ＣＰＵ）１０６に接続され、そのＣＰＵ１０６は、中
央処理ユニツト制御回路，ＡＬＵと呼ばれる演算論理ユ
ニツト，累算器，インデツクスレジスタ，状態コードレ
ジスタ，スタツクポインタ，プログラムカウンタ高(hig
h)モジユール，プログラムカウンタ低(low) モジユール
を包含する。また、複数の入出力線を有するデータ方向
性入出力レジスタ１０８，１１０が中央処理ユニツトに
接続される。特に、８本の線が２個の入出力部分の各々
に示されている。固定メモリ（ＲＯＭ）１１２及び等速
呼び出しメモリ（ＲＡＭ）１１４は、また、中央処理ユ
ニツトとインターフエイスする。モトローラ１４６８０
５フアミリーの特性としてオンチツプＲＡＭは、外部の
ＲＡＭメモリなしでマイクロコンピユータを動作させる
ことができる。並列の入力／出力能力は、それが入力と
なるか又は出力となるかを示すプログラム可能なピンを
具えている。タイマ／カウンタは、通常プログラム可能
なプリスケーラを具えた８ビツトカウンタであり、事象
(event) カウンタとして使用され、一定のソフトウエア
選択事象の割込み信号を発生させるか、又はタイミング
を保持するのに使用可能である。モトローラ社ＣＭＯＳ
化したＭＣ１４６８０５の場合、このタイマは、ソフト
ウエア駆動命令によりマイクロプロセツサを起させるよ
うにセツトし、電力節約ウエイトモードを設定できる。

【００４９】図５は、また、ＲＯＭに記憶された主フア
ームウエア及びモジユールが開始させる対応アドレスの
配置を示す。このモジユールの選択及び配置は、本発明
の１実施例の特定プログラムの機能である。主プログラ
ムモジユール及びそれらのアドレス原点を説明すれば充
分であり、別の実施例に対して動作するソフトウエアプ
ログラムのコアダンプ(core dump) により、種々のサブ
ルーチンを開始させる場所を探知できるようにする。

【００５０】ＲＡＭ１１４の使用は、主としてプログラ
ム中，スクラツチパツドメモリ(scratch pad storage)
としてアクセスされる変数を入れることである。モトロ
ーラＭＣ１４６８０５の使用は、別の実施例に対して必
要な要件ではなく、便利であるからである。続いて開示
される符号化(coding)のすべては、ＭＣ１４６８０５符
号化様式と両立できるように書き込まれる。

【００５１】本発明のマイクロコンピユータ実施例は、
ハードウエア実施例と同一の方法で機能する。図５は、
マイクロコンピユータ実施例に対する特定の実行を示
す。図示はしないが、検波器５０からの信号は、符号メ
モリ，警報パターン装置がある入力／出力部分の１つに
結合される。

【００５２】本発明は、ページヤ符号化構成及びメツセ
ージ様式の任意数に適用されるが、好ましい実施例を説
明する目的で、２つの異なつた複雑なシステムが選択さ
れた。符号化システム探索制御及び後で詳細に説明され
る符号化システム特性検出器を使用して追付システムを
結合する方法は当業技術者に明らかである。固定した長
さ及び伝送速度の直列アドレスワードを非同期検出して
２値ページングシステムとするのも１つである。他方で
は、固定した持続時間のバツチ(batch) にシステム的に
配置され、異なる速度で伝送される固定長短縮のアドレ
スワードの同期伝送を使用する２値システムである。簡
単のために、両システムは、２進符号を使用し、その差
異をより困難にしているが実施例は容易に理解される。
信号トーン，トーン音声又はデジタル信号の混合は、結
合され得ることが明らかである。

【００５３】英国郵政省の国有のページングシステム用
の標準メツセージ符号化様式は、通常ＰＯＣＳＡＧとし
て知られ、次の如き符号化様式をもつている。各伝送
は、１秒当り５１２ビツトのビツト速度であり、プリア
ンブル部に続いて１個又はそれ以上の選択的に配置され
るコード（符号）ワードのバツチ(batch) から成る。図
６に示されるように、プリアンブルは、一連の反転論理
状態１−０等であり、それは、少なくとも５７６ビツト
の所要時間である。符号ワードは３２ビツトデータシー
ケンスであり、それは、同期用の情報又は個々のページ
ヤをアドレス指定する情報の何れかを含む。バツチ(bat
ch) は、１個の同期符号ワード及び１６個のアドレス符
号ワードを具え、２個のアドレス符号ワードを含むごと
に８個の別個のフレームに再分割される。メツセージ伝
送中の連続するバツチ(batch) は、同一様式の３２ビツ
ト同期ワードを含み、それが８フレーム続き、その各々
は、１バツチ内に全体として１６アドレス符号ワードご
とに２個のアドレス符号ワードを含む。

【００５４】アドレス符号ワードは、８個のフレーム数
０〜７にグループ分けされる。全ページヤアドレス人口
は、同様に８個の可能なグループに分けられる。各ペー
ジヤアドレスは、その２１ビツト符号ワードの同一性の
うち３個の下位ビツトにより対応する８フレームの１つ
に割当てられる。かくして、０００にて終了するアドレ
スを具えるすべてのページヤは、フレーム０に位置さ
れ、同様に１１１にて終了するアドレス符号ワードを有
するすべてのページヤはフレーム７に位置されよう。

【００５５】３２ビツト構成及びアドレス符号ワードの
うちビツト１を有するアドレス符号ワードは、図７に示
されるように常に０である（メツセージフラグ０）。ビ
ツト２〜１９は、個々のページヤに割当てられた２１ビ
ツト同一性シーケンスのうち１８個の上位ビツトに対応
するアドレスビツトとなる。３個の下位ビツトは、アド
レス符号ワードが送信され、従つてバツチ(batch) 中の
フレーム位置から誘導可能であるフレームをそれらが単
に規定するのみであるから、送信されない。ビツト２０
及び２１は、ページヤに割当てられる４個の可能なアド
レスから必要なアドレスを選択するのに使用される２個
の機能ビツトである。ビツト２２乃至３１は、パリテイ
チエツクビツトであり、最後のビツト３２は、偶数パリ
テイを与えるのに選択される。復号化システムは、割当
てられたフレーム中のアドレス符号ワードを単に検査す
るのみで、従つて各ページヤのアドレス符号ワードは、
その符号ワード様式に割当てられるフレーム中で単に伝
送されるのみである。以下の説明において、アドレス符
号ワードを、単にアドレスワードと略称することもある
ことに注意されたい。

【００５６】各符号ワードは、それが同期符号ワードで
あるか又は、アドレス符号ワードであるかどうかによ
り、最上位ビツトが最初に伝送される同一の３２ビツト
様式に従う。同期符号ワードは、図８においてビツト位
置（ＢＩＴＰＯＳ）１中の最上位ビツト、ビツト位置
３２中の最下位ビツトを具えて示される。

【００５７】かくして、この符号化システムにおいてペ
ージヤの識別に対する２１ビツト２進シーケンスは、ペ
ージヤ用の可能なアドレスの２００万以上の組合せを割
当てる。２つの機能ビツトの付加は、バツチ信号通報機
能及びページヤアドレスから成る総計８００万のメツセ
ージの組合せを与える。

【００５８】モトローラ社により開発された２進メツセ
ージページングシステムは、通常ＥＣＨＯとして知られ
ており、１秒当り３００ビツトの情報を伝送し、各ペー
ジヤアドレスに対して２つの順次２進ワードを使用す
る。このシステム用の語（ワード）は、一連の２３の２
進ビツトである。このシステムに使用される論理規約(c
onvention)は、２進論理１が最も正電圧に対応し、２進
論理０が最も負電圧に対応すると云うことである。ＥＣ
ＨＯシステムにおける各ページングアドレスは、図９に
示す如く、１／２ビツト間隔だけ離れた２つの２３ビツ
ト２進ワードとそれに続く１４ビツトのコンマとから成
る。２つの２３ビツトページングアドレスワードは、ペ
ージヤのアドレスを構成するように互に直列に続き、特
定の持続時間のコンマ又はポーズ間隔は、２３ビツトア
ドレスの各対間で伝送され、アドレス間隔(interaddres
s gap)を構成する。全アドレス指定データ長は、６０．
５ビツトとなる。

【００５９】この２重アドレスシステムの各ワードは、
情報の１２ビツトからつくられる。情報とパリテイビツ
トとの和は、２３ビツトワードレングス（語長）を具え
る。パリテイビツトは、情報ビツトに加えられるデータ
ビツトであり、誤差(error)の発生を許し、それでもな
お、人間が他のワードを誤らないように保証している。
このシステムでは、順次アドレスワード間の１／２ビツ
ト間隔の論理レベルは、常に２ワードアドレス系列の第
２ワードのうち第１ビツトの論理レベルと反対であるこ
とが慣例である。かくして、第２ワードの第１ビツトが
１レベルにある場合、１／２ビツト間隔は０レベルとな
る。

【００６０】図１０は、コンマ又はページ間隔が、繰返
し１−０パターンから成り、それは、１４個の３００秒
ビツトに等しい持続時間に正常なメツセージ伝送のビツ
ト速度の２倍のビツト速度で発生する。コンマのスター
ト論理レベルは、また次のワードの第１ビツトと同一の
論理レベルでなければならない。

【００６１】ページヤのアドレスを指定する１２の２進
ビツトの使用は、４０９６の独自の組合せを可能にし、
アドレスを付加的に特定するため第２ワードに追加すれ
ば、通常殆んど１７００万の独特のページヤアドレスを
つくり出すであろう。然し、ＥＣＨＯのメツセージシス
テムを復号化する通常の方法は、各シーケンス（系列）
の第１ワード(first word)を非同期的に動作させる。こ
の通常の復号化装置は、ページヤアドレスの正しくない
識別を発生する第１ワードにおいて可能な擬似検出(fal
se detection) を生ずるアドレスパターンの周期的な変
化に敏感である。主として復号化するハードウエアに帰
せられるべきこの問題を除くためには、周期的に関係し
ている２つの直列アドレスワードは、このことが、アド
レスワード１の擬似検出の確率を強くしているので、２
つの２３ビツトワードアドレスシステムの第１ワードと
して使用されない。各周期的変化の任意の１つが、少な
くとも７個の２進ビツトにより１７８の２進ワードの任
意の他の変化とは異なる場合、１７８の異なる２３ビツ
ト２進ワードを与えることは可能である。正常なＥＣＨ
Ｏ復号化装置用のフレーム同期精度は、１２又はそれ以
上の周期的転換を有するそれらの第１アドレスワードを
利用するだけで改善されることは付加的に観察されてき
た。これは、更に、第１アドレスワードにおいて利用で
きる符号化置換(coding permutation)の数を１１８に制
限する。かくして、４０９５の可能な第２アドレスワー
ドと組合される第１アドレスワードは、ＥＣＨＯシステ
ムにとつて４８０，０００アドレス以上になる。前述の
説明における第１ワードは、以下、単にワード１と略称
する場合もあり、第２ワードは、単にワード２と略称す
る場合もある。

【００６２】図１１は、好ましい実施例の更に詳細な構
造図を示し、それは、適合信号デコーダかマイクロコン
ピユータ実行と等価な機能か２つに１つを具える。便宜
的にのみ、種々のモジユール間に１本の相互接続線が示
される。然し、かような１本の線は、８本の２進入力線
と同数を表わすものと理解すべきである。調節可能な多
相クロツク１２０は、アンドゲート１２２の第１入力に
接続される。エネルギー保全装置２８からのパワーアツ
プ信号は、アンドゲート１２２の第２入力に接続され
る。アンド１２２の出力は、５分周カウンタ１２４に接
続され、それは更に４分周カウンタ１２６に接続され
る。アンド１２２，５分周カウンタ１２４及び４分周カ
ウンタ１２６の出力は、後で更に詳細に説明されるよう
なタイミング信号を種々に定義する。更に、カウンタ１
２６の出力は、ＲＥ１，ＲＥ２，ＲＥ３及びＲＥ４と呼
ばれる４個の出力信号を有する多重分離器(demultiplex
er) １２８に接続される。アンド１２２，カウンタ１２
４及び１２６，及び多重分離器１２８は、破線にて囲ま
れて示され図４に図示のデータサンプリング順序装置７
６との比較を増大する。カウンタ１２４の出力は、多重
ビツト直列シフトレジスタ１３０，１３２，１３４及び
１３６のクロツク入力の各々に直接結合される。レジス
タ可能信号ＲＥ１，ＲＥ２，ＲＥ３及びＲＥ４は、夫
々、レジスタ１３０，１３２，１３４及び１３６の可能
端子に接続される。入力と呼ばれる通信用受信機２０の
出力は、レジスタ１３０，１３２，１３４及び１３６の
各々のデータ端子に接続される。

【００６３】レジスタ１３０，１３２，１３４及び１３
６の各々は、マルチプレクサ１３８に多重に接続され
る。４本線は、各レジスタとマルチプレクサ１３８との
相互接続を示す。これらの４本の相互接続線は、直列シ
フトレジスタが後で詳細に説明されるように４個の８ビ
ツト直列シフトレジスタの直列配置から構成されるのが
好ましいから、８本の別個の線を示す。直列シフトレジ
スタ及びマルチプレクサ１３８は、破線にて囲まれて示
され、図４のデータ記憶装置７８を具えた比較を増大す
る。

【００６４】マルチプレクサ１３８の出力は、８個の装
置を含む排他的論理和アレイ（ＥＸＯＲＡＲＲＡＹ）
１４０に接続される。符号メモリ２６は、排他的論理和
１４０の第２入力に接続される。排他的論理和１４０
は、誤差(error) 固定メモリ（ＲＯＭ）１４２に接続さ
れる。誤差ＲＯＭ１４２は、誤差加算器−累算器１４４
に接続される。排他的論理和アレイ１４０，誤差ＲＯＭ
１４２及び累算器１４４は、破線に囲まれて示され、デ
ータシーケンス比較器８０を具えた比較を増大する。

【００６５】誤差累算器１４４の出力は、比較器１４
６，１４８に接続される。比較器１４６は、下方誤差制
限回路１５０に接続され、比較器１４８は、上方誤差制
限回路１５２に接続される。誤差制限回路１５０及び１
５２は、各々、後で詳細に説明されるＳ１，Ｓ２システ
ム選択信号を受信する。比較器１４６，１４８は、ワー
ド１（第１ワード）検出メモリ１５４に接続される。ワ
ード１検出メモリ１５４は、符号メモリ２６に戻つて接
続され、またウインドータイマ１５６に接続される。ウ
インドータイマ１５６は、また後で説明される信号Ｓ
１，Ｓ２を受けとる。ウインドータイマ１５６は、ま
た、符号メモリ２６からの信号を受信する。比較器１４
６，１４８及びウインドータイマ１５６は、警報検出ラ
ツチ回路１５８に接続される。警報検出ラツチ１５８
は、表示器７４に接続される警報パターン回路７２に接
続される。警報パターン回路７２は、また、符号メモリ
２６に応動するように接続される。比較器１４６，１４
８、下方誤差制限１５０、上方誤差制限１５２、ワード
１検出メモリ１５４、ウインドータイマ１５６は、破線
にて囲んで示され、比較器誤差ウインドー制限回路８２
の比較を増大する。

【００６６】マルチプレクサ１３８の付加出力端子は、
マルチプレクサ１６４に接続される。マルチプレクサ１
６４は、加算器／累算器１６８に接続されるビツト速度
ＲＯＭ１６６に接続される。マルチプレクサ１６４，ビ
ツト速度ＲＯＭ１６６及び加算器／累算器１６８は、破
線にて囲んで示され、システム特性検出器９０を具えた
比較を増大する。累算器１６８は、また、比較器１７０
に接続される。比較器１７０は、ビツト速度誤差制限装
置１７２に応動するように接続される。ビツト速度誤差
制限１７２は、システム選択信号Ｓ１，Ｓ２に応答する
パス(Pass)及びフエイル(Fail)と呼ばれる比較器１７０
の出力は、夫々フエイルカウンタ１７４のリセツト端
子，カウント端子に接続される。フエイルカウンタ１７
４は構成(scheme)カウンタ１７６のカウント端子に接続
される。Ｒへの信号と呼ばれるフエイルカウンタ１７４
の出力は、直列シフトレジスタ１３０，１３２，１３
４，１３６のリセツト端子の各々に接続される。比較器
１７０，ビツト速度誤差制限１７２，フエイルカウンタ
１７４，構成カウンタ１７６は、破線にて囲んで示され
符号化システム探索制御８６を具えた比較を増大する。

【００６７】中央端子１７８をＢ＋に接続させた３個の
位置スイツチは、構成カウンタ１７６のＳ端子に接続さ
れる“１”と呼ばれる第１端子と共に示され、“２”と
呼ばれる第２端子は、構成カウンタ１７６のリセツト端
子に接続され、“both”と呼ばれる第３端子は接続され
ない。その関連端子を有するスイツチは、破線にて囲ん
で示され、各部サブセツトセレクタ８８を有する比較を
増大する。構成カウンタ１７６の出力は、Ｓ１及びＳ２
と呼ばれ、調節可能多相クロツク１２０，符号メモリ２
６，ウインドータイマ１５６及び誤差ビツト速度制限回
路１７２に接続される。

【００６８】適合信号デコーダ又はマイクロコンピユー
タ実行を含む復号化システムに対して、カウンタ１７６
が開始されると、調節可能クロツクに供給される１出力
を付勢し、ビツト速度検出進行用のタイミング動作を設
定する。これは、２つの可能な復号化構成のうちの１つ
を選択し、正しいメツセージビツト速度が受信されるか
どうかを決定するのと等価である。エネルギー保全装置
２８により適当に決定される時間に、調節可能クロツク
１２０からの信号は、レジスタ１３０，１３２，１３４
及び１３６を直列動作可能に与えられる。特に、カウン
タ１２４の出力は、レジスタの各々の入力線においてデ
ータのシフテイング又は前進を発生させる。カウンタ１
２４からの各サンプルクロツクパルスの出力中に、通信
用受信機２０からの情報の１サンプルは、可能とされた
１つの直列シフトレジスタに印加される。多重分離器１
２８は、シフトレジスタを直列に動作可能にし、従つて
誘導された入力ビツトパターンの第１サンプルはレジス
タ１３０に記憶され、第２サンプルはレジスタ１３２
に、第３サンプルはレジスタ１３４に、第４サンプルは
レジスタ１３６に記憶されるようにする。調節可能なク
ロツク１２０は、予期されるビツト速度の２０倍の速度
で動作されるのが好ましく、従つてカウンタ１２４の出
力は、所望サンプリング速度にあるビツト速度を正確に
４倍になるようにする。

【００６９】システムが駆動される時間に、フエイルカ
ウンタは直列シフトレジスタをリセツトし、残つている
情報のすべてをクリアする。更に、構成カウンタ１７６
は、符号メモリ２６から選択された復号化構成及びウイ
ンドータイム１５６に対する正しい制限に対応するアド
レス情報を選択し、充分なサンプリングデータが排他的
論理和アレイ１４０に供給された場合に、特定のページ
ヤのアドレスが検出されたかどうかを確認する方法が継
続される。

【００７０】ＥＣＨＯ及びＰＯＣＳＡＧシステム用の符
号化様式を検討することにより思い出されるように、種
々のシステムのワード長(word length) は、夫々２３ビ
ツト，３２ビツトである。図１１の動作例として、便宜
上ＥＣＨＯシステムが、所望のワード長を２３ビツトと
するように選択されるものと仮定する。入力ビツトの各
サンプリングは、順次直列シフトレジスタに印加され、
９２サンプルを取得するのと等しい時間間隔において、
直列シフトレジスタ１３０，１３２，１３４及び１３６
はＥＣＨＯに要求されるデータでみたされるようにす
る。この情報は、それが認識されるマルチプレクサ１６
４を介して供給され、ビツト速度ＲＯＭ１６６に送られ
る。このビツト速度ＲＯＭは、シフトレジスタにおける
個々のビツトパターンを比較して照合度(degree of cor
respondence)を決定し、入力信号のビツト速度が確認さ
れたかどうかを確認する。シフトレジスタのデータに対
する照合度決定は、１つのサンプル位置を対応するサン
プル位置の比較によりマークし、位置パターンの種々の
ビツト値に対応する誤差表を具えるビツト速度ＲＯＭを
使用することにより達成される。各サンプルに対し、ま
た任意のレジスタの各々を動作可能にすることにより、
累算器１６８は、認識されたデータに対して全誤差を決
定する。この情報は、ビツト速度誤差制限回路１７２か
ら選択された構成に対する適当な制限と比較するために
比較器１７０に供給される。比較器１７０の出力は、パ
ス(Pass)及びフエイル(Fail)と呼ばれる２信号である。
ビツト速度が正しく決定され、情報がＥＣＨＯシステム
において受信される場合に、カウンタ１７４はリセツト
される。このリセツト動作は、フエイルカウンタ１７４
が次の構成を選択するために構成カウンタ１７６を前進
させることが不可能であることを確実にすることにより
探索ルーチンを優先させる。誤差が最大制限を超える場
合、比較器１７０の出力は、フエイル信号を付勢する。
システムが、４つの連続サンプルの試みでも検出されな
い場合、フエイルカウンタ１７４は、構成カウンタ１７
６の前進を発生させ、調節可能多相クロツク１２０に対
して新しいタイミング周期を設定させ、シフトレジスタ
のすべてをクリアする。

【００７１】ＰＯＣＳＡＧ構成に対してデータサンプル
累算は１２８サンプルであり、それは、マルチプレクサ
１３８を介して仮定されたビツト速度が累算器１６８に
おいて受入れ可能な誤差を発生するかどうかに関して比
較するためのマルチプレクサ１６４に供給される。再言
すると、累算器１６８の出力は、比較器１７０に供給さ
れ、比較器１７０は、ＰＯＣＳＡＧシステムに対応して
新しい誤差制限を具えることになる。ＰＯＣＳＡＧシス
テムが再び正しく識別された場合に、フエイルカウンタ
１７４は、リセツトを優先し、復号化を構成配列中にロ
ツクするであろう。

【００７２】マルチプレクサ１３８に結合される別個の
マルチプレクサ１６４を具える場合の利点は、ビツト速
度決定手順がデータを注意深く再編成することにより達
成されることが可能で、ひとたび構成配列が正しく識別
されると、直列シフトレジスタ１３０，１３２，１３４
及び１３６に含まれる同一情報は、個々のページヤがア
ドレスされたかどうかを識別するのに使用されると云う
ことである。

【００７３】種々のタイミング信号により示されるよう
に適当な時間に、排他的論理和アレイが、符号メモリ２
６における情報と比較するために各直列シフトレジスタ
の各部分から適当な８ビツトを受信する。ＰＯＣＳＡＧ
システムにとつてすべての３２ビツトは比較用に処理さ
れ、直列シフトレジスタ１３０，１３２，１３４及び１
３６に含まれる情報のすべては、排他的論理和アレイの
８ビツトを介して同時に処理される。排他的論理和アレ
イの出力は、誤差ＲＯＭ１４２に接続される。前述の通
り、このＲＯＭは、高速処理を可能にする利点を有し、
メモリを簡単にアドレスすることにより誤差数を決定
し、２つのパターンにおける誤差数の差異に対応する数
をその記憶場所に記憶する。この誤差の差は、試験され
る８サンプルの各々に対して誤差累算器１４４に供給さ
れる。サンプル毎の原理に従い、誤差累算器１４４の出
力は、比較器１４６，１４８に送られ、誤差数が下方の
受入れ可能な制限より小さいか又は、上方の受入れ可能
な制限より大きいかどうかを試験する。比較器１４６，
１４８の出力は、ワード１検出メモリに送られる。ＥＣ
ＨＯシステムは、２つの直列に関連した２３ビツトワー
ドを使用し、他方、ＰＯＣＳＡＧシステムは、バツチ通
信様式にて所定位置に単一の３２ビツトワードを使用す
ることが思い出されるであろう。然し、各ＰＯＣＳＡＧ
バツチは、同期ワードを含み、ＰＯＣＳＡＧ構成復号化
が検出構成のワード１をこの同期ワードに対応させるこ
とが有利であることが見出された。ひとたびワード１が
検出されると、ＥＣＨＯシステムの第２ワードの非同期
検出に要求されるウインドータイマが設定され、しか
も、また、ウインドータイマは正しいページヤアドレス
ワードが見出されている間フレーム期間の開始と終了を
設定できるからＰＯＣＳＡＧシステムにとつて有利であ
る。若し、アドレスワードが見出されない場合に、ビツ
ト速度の仮定が誤りであることを示すように、動作を継
続しているビツト速度検出器の時間がフエイル信号の充
分な数を具えるまで、そのシステムはサンプルを継続す
る。これは、システム又は、他のシステムで置き換えた
システム放送の終了を示すであろう。

【００７４】他方、アドレスの第１ワードが何れかのシ
ステムに対して正しく識別されたと仮定すれば、正常な
探索ルーチンは、ワード１比較器の誤差識別と同一であ
るアドレスの第２ワードに対して設定され、そのアドレ
スワードが正しく検出された場合、警報検出ラツチ回路
が駆動され、従つて警報パターンが表示器に送られ、ペ
ージヤ携帯者に対してメツセージの受信を指示する。

【００７５】図１２は、データサンプリング順序回路７
６及びサンプル記憶回路７８用の電気的構成を示す。従
つて、それは、適合復号器及びマイクロコンピユータ実
施例の両者に適用可能である。図１１について説明した
ように、調節可能クロツク１２０は、パワーアツプ信号
により動作可能となるアンド１２２を通して接続され
る。アンド１２２の出力は、ゲートされたクロツク信号
であり、カウンタ１２４のクロツク入力端子に送られ
る。カウンタ１２４の２⁰端子において信号ＢＡ，２¹
端子においてＢＢと呼ばれる信号となる。カウンタ１２
４の２²端子は、カウンタ１２６のクロツク（ＣＫ）端
子に接続され、更にインバータ１２５を介してそれ自身
（１２４）のＲリセツト端子に接続される。５分周カウ
ンタ１２４の２²端子は、また、アンドゲート２００，
２０２，２０４及び２０６の第１入力に接続される。

【００７６】カウンタ１２６の２⁰端子においてＲＡと
指定した信号となり、それは、また、４個の復号器／多
重分離器１２８の２進数の１つのＡ入力に接続される。
カウンタ１２６の２¹の端子においてＲＢと指定される
信号となり、それは、また多重分離器１２８のＢ入力端
子に接続される。多重分離器１２８の４端子出力におい
てＲＥ１，ＲＥ２，ＲＥ３及びＲＥ４と呼ばれる信号と
なる。信号ＲＥ１は、アンド２００の第２入力に接続さ
れ、ＲＥ２は、アンド２０２の第２入力に、ＲＥ３は、
アンド２０４の第２入力に、ＲＥ４は、アンド２０６の
第２入力に接続される。

【００７７】入力と指定される入力用受信機２０からの
信号は、シフトレジスタ２０８，２１０，２１２及び２
１４のデータ入力端子に供給される。レジスタ２０８，
２１０，２１２及び２１４の各々は、夫々付加的な英字
記号Ａ，Ｄ，Ｇ，Ｋを有する。アンド２００の出力は、
シフトレジスタ２０８のクロツク端子、レジスタ２１
６，２１８及び２００のクロツク端子に接続される。レ
ジスタ２０８の８出力端子は、Ａ１〜Ａ８と指定され
る。レジスタ２０８のＡ８端子は、レジスタ２１６のデ
ータ入力端子に接続される。レジスタ２１６は、付加的
な英字記号Ｂを有し、レジスタ２１６の８出力端子は、
Ｂ１〜Ｂ８と指定される。レジスタ２１６のＢ８端子
は、レジスタ２１８のデータ入力端子に接続される。レ
ジスタ２１８は、付加的な英字記号Ｃを有し、その８出
力端子は、Ｃ１〜Ｃ８と呼ばれる。レジスタ２１８のＣ
８出力端子は、レジスタ２２０のデータ入力端子に接続
される。レジスタ２２０は、付加的な英字記号Ｎを有
し、その８出力端子は、Ｎ１〜Ｎ８と呼ばれる。構成カ
ウンタ１７６からのＳ１と呼ばれる信号は、オア（Ｏ
Ｒ）ゲート２２１の第１入力に印加される。ＯＲゲート
２２１の出力は、レジスタ２２０のリセツト端子に供給
される。フエイルカウンタ１７４からのサンプリングリ
セツト信号は、ＯＲ２２１の第２入力に供給される。サ
ンプリングリセツト信号は、また、レジスタ２０８，２
１６，及び２１８のリセツト端子に供給される。

【００７８】アンド２０２の出力は、レジスタ２１０，
２２２，２２４及び２２６のクロツク端子に印加され
る。レジスタ２１０の８出力端子は、Ｄ１〜Ｄ８と呼ば
れる。レジスタ２１０のＤ８端子は、レジスタ２２２の
データ入力端子に接続される。レジスタ２２２は、付加
的名称Ｅを有し、８出力端子は、Ｅ１乃至Ｅ８と記号付
けされる。レジスタ２２２のＥ８出力端子は、レジスタ
２２４のデータ入力端子に接続される。レジスタ２２４
は、付加的英字記号Ｆを有し、８出力端子はＦ１〜Ｆ８
と呼ばれる。レジスタ２２４のＦ８出力端子は、レジス
タ２２６のデータ入力端子に接続される。レジスタ２２
６は、付加的英字記号Ｏを有し、その８出力端子は、Ｏ
１〜Ｏ８と呼ばれる。ＯＲ２２１の出力は、レジスタ２
２６のリセツト端子に接続される。フエイルカウンタ１
７４からのサンプリングリセツト信号は、レジスタ２１
０，２２２，及び２２４の各々のリセツト端子に供給さ
れる。

【００７９】アンド２０４の出力は、レジスタ２１２，
２２８，２３０及び２３２のクロツク端子に接続され
る。レジスタ２１２は、また、英字記号Ｇを有し、その
８出力端子は、Ｇ１〜Ｇ８と呼ばれる。レジスタ２１２
のＧ８出力端子は、レジスタ２２８のデータ入力端子に
接続される。レジスタ２２８は、付加的英字記号Ｈを有
し、その８出力端子は、Ｈ１〜Ｈ８と呼ばれる。レジス
タ２２８のＨ８出力端子は、レジスタ２３０のデータ入
力端子に接続される。レジスタ２３０は、付加的英字記
号Ｊを有し、その８出力端子はＪ１〜Ｊ８と指定され
る。レジスタ２３０のＪ８出力端子は、レジスタ２３２
のデータ入力端子に接続される。レジスタ２３２は、付
加的英字記号Ｐを有し、その８出力端子は、Ｐ１〜Ｐ８
と指定される。ＯＲ２２１の出力は、レジスタ２３２の
リセツト端子に接続される。フエイルカウンタ１７４か
らのサンプリングリセツト信号は、レジスタ２１２，２
２８及び２３０のリセツト端子の各々に供給される。

【００８０】アンド２０６の出力は、シフトレジスタ２
１４，２３４，２３６及び２３８のクロツク端子に接続
される。レジスタ２１５は、また、英字記号Ｋを有し、
その８出力端子は、Ｋ１〜Ｋ８と指定される。シフトレ
ジスタ２１４のＫ８出力端子は、レジスタ２３４のデー
タ入力端子に接続される。レジスタ２３４は、付加的英
字記号Ｌを有し、その８出力端子はＬ１〜Ｌ８と指定さ
れる。レジスタ２３４のＬ８出力端子は、レジスタ２３
６のデータ入力端子に接続される。レジスタ２３６は、
付加的英字記号Ｍを有し、その８出力端子は、Ｍ１〜Ｍ
８と指定される。レジスタ２３６のＭ８出力端子は、レ
ジスタ２３８のデータ入力端子に接続される。レジスタ
２３８は、付加的英字記号Ｑを有し、その８出力端子
は、Ｑ１〜Ｑ８と指定される。ＯＲ２２１の出力は、レ
ジスタ２３８のリセツト端子に接続される。フエイルカ
ウンタ１７４からのサンプリングリセツト信号は、レジ
スタ２１４，２３４及び２３６のリセツト端子の各々に
供給される。

【００８１】動作する場合、調節可能クロツク１２０
は、予期されるビツト速度の２０倍の速度で動作し、好
ましい実施例のうちの２つのサンプリングシステムの速
度が選択されるのに応じてこの速度が調節される。この
出力は、エネルギー保全装置２８により決定される時間
に、アンドゲート１２２を介してカウンタ１２４に供給
される。カウンタ１２４のＢＡ，ＢＢ信号出力に対する
タイミング図は、図１３に示される。２０倍のビツト速
度信号は、５分割され、サンプリング速度であるビツト
速度の４倍にて正規に発生するパルス信号を発生させ
る。このサンプリング速度は、カウンタ１２６に供給さ
れ、また、各サンプリング周期に対してアンドゲート２
００，２０２，２０４，及び２０６を可能ならしめるよ
うに供給される。

【００８２】カウンタ１２６の出力には信号ＲＡ，ＲＢ
があり、それらの信号は、図１３において極めて詳細に
示され、マルチプレクサ１２８の入力端子に供給され
る。マルチプレクサ１２８は、１６個のシフトレジスタ
の水平列が各直列サンプリング周期に対して可能になる
ように直列に選択する。４個のアンドゲート全部がサン
プリング信号により可能になるが、マルチプレクサ１２
８からの可能化信号は、アンドゲートを介してシフトレ
ジスタの種々の列を選択的に使用可能にする。

【００８３】各列は、３２の可能ビツトと同数だけ１サ
ンプリング周期に対応する。この容量は、最大ワード長
（ワードレングス）に対して選択されたものであり、好
ましい実施例の２つのシステムに対しては３２ビツトで
ある。ＯＲ２２１を介して動作する構成カウンタからの
信号Ｓ１の機能は、システム１が選択されている間、す
べてのサンプリング期間に対してシフトレジスタ２２
０，２２６，２３２及び２３８のリセツテイングを発生
させ、かくしてデータ記憶のうち最大２４ビツトのみ可
能にすることが理解されよう。更に、フエイルカウンタ
１７４が構成カウンタ１７６のクロツキング(clocking)
を発生させ、同時にカウンタ１７６が新しい構成選択出
力を指定するように前進する時は必ず、ＯＲ２２１を介
してレジスタ２２０，２２６，２３６及び２３８を含む
すべてのシフトレジスタがリセツトされる。

【００８４】各サンプル期間中、データはシフトレジス
タ列の１つに進められ、それに対応して、シフトレジス
タは、そのデータを受け入れ記憶するようにクロツクさ
れる。サンプリング期間中、ＥＣＨＯの場合に関して
は、９２のかようなサンプル期間後、１２のシフトレジ
スタＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｊ，Ｋ，Ｌ及び
Ｍは、殆んどデータでみたされ、シフトレジスタの十分
な位置が２４ビツト語の可能性に対して割当てられてい
るので、シフトレジスタＣ，Ｆ，Ｊ及びＭの最後の位置
だけが除外される。然し、排他的論理和アレイの動作に
ついて後で詳細に説明するように、情報の最初の２３ビ
ツトだけが利用される。データサンプリング順序回路７
６の動作を更に充分理解するためには、図１３を参照す
ることが都合がよい。

【００８５】図１３は、波形Ａ乃至Ｊと種々に区別され
た１０個のタイミング図を示し、それは、データサンプ
リング順序回路の動作を更に完全に理解するのに有益で
ある。図１３の波形Ａは、調節可能クロツク１２０の出
力波形を示し、それは、予期されるビツト間隔の各々に
対して２０パルスを発生させる周波数において動作する
矩形波である。信号ＢＡ，ＢＢは、夫々図１３の波形
Ｂ，Ｃにて示される。信号ＢＡは、カウンタ１２４の２
⁰出力において発生され、ＢＢは、カウンタ１２４の２
¹端子において発生される。

【００８６】図１３の波形Ｄは、カウンタ１２４の２²
端子に発生される信号を示す。カウンタ１２４の２²出
力に発生される信号は、予期されるビツト周期の４倍に
て規則的に発生するパルス列である。これは、回路のサ
ンプリング信号である。カウンタ１２４の種々の出力に
ついてのサンプリング間隔に関する時間の相対的位置
は、図１３の波形Ｂ，Ｃ，Ｄに示される。

【００８７】図１３の波形Ｅ，Ｆは、夫々、カウンタ１
２６の２⁰，２¹出力端子に発生される信号を示す。こ
れらは、ＲＡ，ＲＢと指定される出力信号に対応する。
図１３の波形Ｇ，Ｈ，Ｉ及びＪは、マルチプレクサ１２
８の出力であるレジスタ可能信号に対応する。特に、図
１３の波形ＧはＲＥ１を示し、図１３の波形ＨはＲＥ２
を示し、図１３の波形ＩはＲＥ３を示し、図１３の波形
ＪはＲＥ４を示す。

【００８８】データサンプリング順序回路７６の動作
は、種々の制御信号のタイミングによつて説明される。
図１３の波形Ｄにより指定される各サンプル信号間隔
中，ＲＥ１，ＲＥ２，ＲＥ３及びＲＥ４のうち唯１個の
みが、適当なアンドゲートを可能にする正論理状態にあ
り、サンプリング信号が選択されたシフトレジスタのデ
ータ端子に印加される入力信号に含まれる情報の記録を
可能にする。連続するサンプル信号間隔の各々に対して
図１３の波形Ｇ，Ｈ，Ｉ，及びＪを図１３の波形Ｄと比
較することにより理解できるように、ＲＥ１乃至ＲＥ４
の１つが正になり、シフトレジスタの次の列がサンプル
間隔中にそのデータ端子に入力信号を受入れることを可
能にする。サンプリング信号間隔とレジスタ可能化との
連続する各組合せにより、多数ビツトワードの各ビツト
に対して４個の大きさ(measurement)を構成するデータ
は、種々のレジスタにクロツクされる。レジスタＡ，
Ｂ，Ｃ及びＮは、第１の４サンプルクロツク位相に対し
て直列情報を含み、レジスタＤ，Ｅ，Ｆ及びＯは、第２
のクロツク位相サンプルのすべてを含み、レジスタＧ，
Ｈ，Ｊ及びＰは、第３クロツク位相サンプルのすべてを
含み、レジスタＫ，Ｌ，Ｍ及びＱは、第４クロツク位相
サンプルのすべてを含む。

【００８９】フエイルカウンタ１７４からのサンプリン
グリセツト信号及び構成カウンタ１７６からの構成選択
線Ｓ１は、ＯＲ２２１を介して動作させ、シフトレジス
タＮ，Ｏ，Ｐ及びＱのリセツテイングを選択的に発生す
る。この動作の目的は、ＥＣＨＯシステム用データの測
定中、３２ビツト語長が必要ではなく従つてＥＣＨＯシ
ステムが試験されているか又は復号されているかの時間
中、直列シフトレジスタＮ，Ｏ，Ｐ及びＱが常に０にリ
セツトされ、その状態に保持されると云うことである。

【００９０】直列シフトレジスタのすべての出力端子に
おける情報は、適当に識別されマルチプレクサ１３８に
供給される。

【００９１】任意の多数の種々の装置は、図１２に図示
の第１実施例を構成するのに使用されることができる
が、モトローラ社の１４０００系列のＣＭＯＳ装置を使
用することが有利であることが見出されている。カウン
タ１２４は、非同期式プログラム可能な４ビツトカウン
タである型ＭＣ１４１６３Ｂであることが望ましい。か
ような装置の選択は、クロツク端子とピン２，リセツト
Ｒ端子とピン１，の対応となり、２⁰，２¹及び２²端
子はピン１４，１３及び１２と夫々対応する。かような
カウンタの使用は、装置（デバイス）に対するデータノ
ートにより指定されるように付加的な相互接続を必要と
することが当業技術者により理解される。４分周カウン
タ１２６は、また、対応するピン及び端子識別とを有す
るカウンタ１２４と同一の一般的型式である。多重分離
器（デマルチプレクサ）１２８は、型番ＭＣ１４５５５
Ｂであることが望ましく、それは、４個のデコーダ多重
分離器の１つに対して２重（並列）２値(binary)であ
る。パツケージの２重装置の何れも、復号化に対して充
分である。特に、Ａ端子はピン２と同一のものとなり、
端子はピン３と同一のものとなり、ＲＥ１〜ＲＥ４に対
する対応出力は、ピン４，５，６及び７と同一となる。

【００９２】英文字Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，
Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｏ，Ｐ及びＱと指定される１６の
直列シフトレジスタは、すべて型番ＭＣ１４０１５Ｂで
あることが望ましい。これらは、８ビツトシフトレジス
タを構成するように適当に相互接続される２重（デユア
ル）４ビツトスタテイツクシフトレジスタである。かよ
うな選択がなされると、データ端子はピン７に対応し、
クロツク端子は相互接続されそれらはピン９及び１とな
り、リセツト端子は相互接続され、それらはピン６と１
４に対応し、第１の４出力端子はピン５，４，３，１０
に対応し、ピン１０は、第２の４ビツト装置に対するデ
ータ入力端子であるピン１５と相互接続される。８出力
端子の残余の４個は、ピン１３，１２，１１及び２に対
応する。装置のこの選択により、図１２において、１〜
８と指定される対応する出力（各１６個の直列シフトレ
ジスタの出力）は、ピン５，４，３，１０，１３，１
２，１１及び２の連続するシーケンスと同一となるであ
ろう。

【００９３】かような装置のすべての選択におけると同
様に、データシートを検討すれば、他のピン接続が電源
及び接地に対してなされなければならないことを当業技
術者に指示するであろう。

【００９４】図１４及び図１５は、図１１のマルチプレ
クサ１３８の詳細な下部構造を示す。この図の記述にお
いて、直列シフトレジスタの端子は、図１２においてこ
れらの端子の各々に与えた２文字英字記号により説明さ
れる。端子Ａ１，Ｂ１，Ｃ１，Ｎ１は、夫々マルチプレ
クサ２５０の０〜３入力端子に接続される。端子Ｄ１，
Ｅ１，Ｆ１及びＯ１は、夫々マルチプレクサ２５２の０
〜３入力端子に接続される。端子Ｇ１，Ｈ１，Ｊ１及び
Ｐ１は、マルチプレクサ２５４の０〜３入力端子に接続
され、端子Ｋ１，Ｌ１，Ｍ１及びＱ１は、夫々マルチプ
レクサ２５６の０〜３入力端子に接続される。マルチプ
レクサ２５０，２５２，２５４及び２５６の各々は、図
１２に図示の５分周カウンタ１２４の指定された出力端
子からＢＡ，ＢＢ選択入力信号を受信する。信号ＢＡ，
ＢＢの各々は、対応する入力端子においてマルチプレク
サ２５０，２５２，２５４及び２５６に供給される。マ
ルチプレクサ２５０，２５２，２５４及び２５６の出力
端子は、夫々、マルチプレクサ２５８の０〜３入力端子
に接続される。マルチプレクサ２５０，２５２，２５４
及び２５６の出力端子には、夫々信号ＭＴ１，ＭＴ２，
ＭＴ３及びＭＴ４がある。マルチプレクサ２５８は、ま
た、夫々Ａ，Ｂと指定される入力端子において、カウン
タ１２６の指定された端子からの出力信号である信号Ｒ
Ａ，ＲＢを受信する。マルチプレクサ２５８の出力に
は、ＳＭ１と呼ばれる信号がある。

【００９５】端子Ａ２，Ｂ２，Ｃ２及びＮ２は、夫々マ
ルチプレクサ２６０の０〜３入力端子に接続される。端
子Ｄ２，Ｅ２，Ｆ２及びＯ２は、夫々マルチプレクサ２
６２の０〜３入力端子に接続される。端子Ｇ２，Ｈ２，
Ｊ２及びＰ２は、夫々マルチプレクサ２６４の０〜３入
力端子に接続され、端子Ｋ２，Ｌ２，Ｍ２及びＱ２は、
夫々、マルチプレクサ２６６の０〜３入力端子に接続さ
れる。マルチプレクサ２６０，２６２，２６４及び２６
６の各々は、対応する入力端子において信号ＢＡ，ＢＢ
を受信する。マルチプレクサ２６０，２６２，２６４及
び２６６の出力は、マルチプレクサ２６８の０〜３入力
端子に接続される。マルチプレクサ２６０，２６２，２
６４及び２６６の出力には夫々信号ＭＴ５，ＭＴ６，Ｍ
Ｔ７及びＭＴ８がある。マルチプレクサ２６８は、また
夫々の入力端子Ａ，Ｂにおいて信号ＲＡ，ＲＢを受信す
る。マルチプレクサ２６８の出力はＳＭ２と呼ばれる信
号である。

【００９６】端子Ａ３，Ｂ３，Ｃ３及びＮ３は、夫々マ
ルチプレクサ２７０の０〜３入力端子に接続される。信
号Ｄ３，Ｅ３，Ｆ３及びＯ３に、夫々、マルチプレクサ
２７２の０〜３入力端子に接続される。端子Ｇ３，Ｈ
３，Ｊ３及びＰ３は、夫々マルチプレクサ２７４の０〜
３入力端子に接続される。端子Ｋ３，Ｌ３，Ｍ３及びＱ
３は、夫々マルチプレクサ２７６の０〜３入力端子を介
して接続される。マルチプレクサ２７０，２７２，２７
４及び２７６の各々は、対応する入力端子において信号
ＢＡ，ＢＢを受信する。マルチプレクサ２７０，２７
２，２７４及び２７６の出力端子は、夫々マルチプレク
サ２７８の０〜３入力端子に接続される。マルチプレク
サ２７０，２７２，２７４及び２７６の出力端子には夫
々信号ＭＴ９，ＭＴ１０，ＭＴ１１及びＭＴ１２があ
る。信号ＲＡ及びＲＢは、夫々マルチプレクサ２７８の
Ａ，Ｂ入力端子に接続される。マルチプレクサ２７８の
出力はＳＭ３と呼ばれる信号である。

【００９７】端子Ａ４，Ｂ４，Ｃ４及びＮ４は、夫々マ
ルチプレクサ２８０の０〜３入力端子に接続される。端
子Ｄ４，Ｅ４，Ｆ４及びＯ４は、夫々マルチプレクサ２
８２の０〜３入力端子に接続される。端子Ｇ４，Ｈ４，
Ｊ４及びＰ４は、夫々マルチプレクサ２８４の０〜３入
力端子に接続される。端子Ｋ４，Ｌ４，Ｍ４及びＱ４
は、夫々マルチプレクサ２８６の０〜３入力端子に接続
される。マルチプレクサ２８０，２８２，２８４及び２
８６の各々は、対応する入力端子において信号ＢＡ，Ｂ
Ｂを受信する。マルチプレクサ２８０，２８２，２８４
及び２８６の出力は、夫々マルチプレクサ２８８の０〜
３入力端子に接続される。マルチプレクサ２８０，２８
２，２８４及び２８６の出力端子には、夫々信号ＭＴ１
３，ＭＴ１４，ＭＴ１５及びＭＴ１６がある。信号Ｒ
Ａ，ＲＢは、夫々マルチプレクサ２８８のＡ，Ｂ入力端
子に印加される。マルチプレクサ２８８の出力は、ＳＭ
４と呼ばれる信号である。

【００９８】端子Ａ５，Ｂ５，Ｃ５及びＮ５は、夫々マ
ルチプレクサ２９０の０〜３入力端子に接続される。端
子Ｄ５，Ｅ５，Ｆ５及びＯ５は、夫々マルチプレクサ２
９２の０〜３入力端子に接続される。端子Ｇ５，Ｈ５，
Ｊ５及びＰ５は、夫々マルチプレクサ２９４の０〜３入
力端子に接続される。端子Ｋ５，Ｌ５，Ｍ５及びＱ５
は、夫々マルチプレクサ２９６の０〜３入力端子に接続
される。マルチプレクサ２９０，２９２，２９４及び２
９６の各々は、対応する入力端子において信号ＢＡ，Ｂ
Ｂを受信する。マルチプレクサ２９０，２９２，２９４
及び２９６の出力は、夫々マルチプレクサ２９８の０〜
３入力端子に接続される。マルチプレクサ２９０，２９
２，２９４及び２９６の出力端子には夫々信号ＭＴ１
７，ＭＴ１８，ＭＴ１９及びＭＴ２０がある。マルチプ
レクサ２９８は、夫々Ａ，Ｂと指定される入力において
信号ＲＡ，ＲＢを受信する。マルチプレクサ２９８の出
力はＳＭ５と呼ばれる信号である。

【００９９】端子Ａ６，Ｂ６，Ｃ６及びＮ６は、夫々マ
ルチプレクサ３００の０〜３入力端子に接続される。端
子Ｄ６，Ｅ６，Ｆ６及びＱ６は、夫々マルチプレクサ３
０２の０〜３入力端子に接続される。端子Ｇ６，Ｈ６，
Ｊ６及びＰ６は、マルチプレクサ３０４の０〜３入力端
子に接続される。マルチプレクサ３００，３０２，３０
４及び３０６は、対応する入力端子において信号ＢＡ，
ＢＢを受信する。マルチプレクサ３００，３０２，３０
４及び３０６の出力は、夫々マルチプレクサ３０８の０
〜３入力端子に接続される。マルチプレクサ３００，３
０２，３０４及び３０６の出力端子には夫々信号ＭＴ２
１，ＭＴ２２，ＭＴ２３及びＭＴ２４がある。マルチプ
レクサ３０８は、夫々Ａ，Ｂ入力端子において信号Ｒ
Ａ，ＲＢを受信する。マルチプレクサ３０８の出力はＳ
Ｍ６と呼ばれる信号である。

【０１００】端子Ａ７，Ｂ７，Ｃ７及びＮ７は、夫々マ
ルチプレクサ３１０の０〜３入力端子に接続される。端
子Ｄ７，Ｅ７，Ｆ７及びＯ７は、夫々マルチプレクサ３
１２の０〜３入力端子に接続される。端子Ｇ７，Ｈ７，
Ｊ７及びＰ７は、夫々マルチプレクサ３１４の０〜３入
力端子に接続される。端子Ｋ７，Ｌ７，Ｍ７及びＱ７
は、夫々マルチプレクサ３１６の０〜３入力端子に接続
される。マルチプレクサ３１０，３１２，３１４及び３
１６の各々は、対応する入力端子において信号ＢＡ，Ｂ
Ｂを受信する。マルチプレクサ３１０，３１２，３１４
及び３１６の出力は、夫々マルチプレクサ３１８の０〜
３入力端子に接続される。マルチプレクサ３１０，３１
２，３１４及び３１６の出力端子には夫々信号ＭＴ２
５，ＭＴ２６，ＭＴ２７及びＭＴ２８がある。マルチプ
レクサ３１８は、夫々入力端子Ａ，Ｂにおいて信号Ｒ
Ａ，ＲＢを受信する。マルチプレクサ３１８の出力はＳ
Ｍ７と呼ばれる信号である。

【０１０１】端子Ａ８，Ｂ８，Ｃ８及びＮ８は、夫々マ
ルチプレクサ３２０の０〜３入力端子に接続される。端
子Ｄ８，Ｅ８，Ｆ８及びＯ８は、夫々マルチプレクサ３
２２の０〜３入力端子に接続される。端子Ｇ８，Ｈ８，
Ｊ８及びＰ８は、夫々マルチプレクサ３２４の０〜３入
力端子に接続される。端子Ｋ８，Ｌ８，Ｍ８及びＱ８
は、夫々マルチプレクサ３２６の０〜３入力端子に接続
される。マルチプレクサ３２０，３２２，３２４及び３
２６の各々は、対応する入力端子において信号ＢＡ，及
びＢＢを受信する。マルチプレクサ３２０，３２２，３
２４及び３２６の出力は、夫々マルチプレクサ３２８の
０〜３入力端子に接続される。マルチプレクサ３２０，
３２２，３２４，及び３２６の出力端子には夫々信号Ｍ
Ｔ２９，ＭＴ３０，ＭＴ３１及びＭＴ３２がある。マル
チプレクサ３２８は、夫々入力端子Ａ，Ｂにおいて信号
ＲＡ，ＲＢを受信する。マルチプレクサ３２８の出力は
ＳＭ８と呼ばれる信号である。

【０１０２】マルチプレクサ１３８の下部構造の動作を
更に充分に理解するために、好ましい実施例の１３個の
タイミング図を示す図１６の波形Ａ〜Ｍを参照するのが
有利である。図１６の波形Ａは、調節可能クロツク１２
０の出力を示す。図１６の波形Ｂは、予測されるビツト
間隔当り４個のサンプル間隔の割合(rate)で発生するサ
ンプリング信号を示す。図１６の波形Ｃ，Ｄ，Ｅ及びＦ
は、マルチプレクサ１３８の下部構造において、マルチ
プレクサの第１列の対応する０〜３入力端子を駆動する
０バイト〜３バイト信号に対応する。特に図１６の波形
Ｃ〜Ｆに図示の０バイト〜３バイト信号は、マルチプレ
クサ２５０の０〜３入力端子を駆動する。図１６の波形
Ｇ〜Ｊは、より長い間隔を示し、その間隔は、マルチプ
レクサ１２８を介して印加されるＲＡ，ＲＢ信号から抽
出されたＲＥ１〜ＲＥ４信号である。図１４において、
マルチプレクサ２５８は、マルチプレクサ１２８（図１
２）に対応し、マルチプレクサ２５８の０〜３入力端子
は、夫々ＲＥ１〜ＲＥ４の時間間隔中にそれぞれを付勢
する。

【０１０３】例えば、ＳＭ１信号の発生を考えよう。サ
ンプリングクロツク信号中、直列シフトレジスタのすべ
ての出力端子は、効果的に切離されサンプリングクロツ
ク信号端子においてのみ接続状態となる。マルチプレク
サ２５０，２５２，２５４及び２５６は、すべて図１６
の波形Ｃ，Ｄ，Ｅ及びＦに図示の波形に応動し適当な時
間０〜３入力端子を付勢する。４個の完全なサンプリン
グ時間中、信号ＳＭ１上の情報は、次のシーケンス，Ａ
１，Ｂ１，Ｃ１，Ｎ１，Ｄ１，Ｅ１，Ｆ１，Ｏ１，Ｇ
１，Ｈ１，Ｊ１，Ｐ１，Ｋ１，Ｌ１，Ｍ１，Ｑ１とな
る。実際上、すべての１６個のレジスタの第１ビツト
は、流れ出力形式にて直列に配置される。然し、マルチ
プレクサ１３８の出力を更に充分に理解するために、す
べての８個の出力ＳＭ１〜８を同時に検討する必要があ
る。次の説明は、ＲＥ１信号の１レベル中、即ち直列シ
フトレジスタの第１列をアクセスしている間、情報転送
に適用する。任意の所定の時間間隔の間、出力信号ＳＭ
１〜ＳＭ８信号は、直列シフトレジスタのうち第１列の
第１バイト（０バイト）と呼ばれるもののすべて８ビツ
トを構成する。即ち、直列シフトレジスタ２０８の出力
全部は、マルチプレクサ１３８を介して転送され、排他
的論理和アレイ１４０に供給される。第２バイトタイミ
ング間隔（バイト１）の間、ＳＭ１〜ＳＭ８信号は、第
２バイト又は第２レジスタ２１６に記憶される８個の２
進データビツトを構成する。図１６の波形Ｅに図示の第
３間隔（バイト２）の間、レジスタ２１８に含まれる情
報全部は、対応するＳＭ１〜ＳＭ８信号により転送され
る。システム１が選択されず、従つて直列シフトレジス
タ２２０はリセツトに保持されず、次いで図１６の波形
Ｆに示される第４間隔（バイト３）の間、レジスタ２２
０に含まれる情報全部はＳＭ１〜８信号により排他的論
理和１４０に転送されるものと仮定する。

【０１０４】かくして、マルチプレクサ１３８の機能
は、１６個のシフトレジスタを取出し、列及び行により
それらを配列し、最初に列を選択し、次いですべての４
個の行又はレジスタを介して左から右への動作に順序付
けし、４個の行位置の各々に含まれる情報の８ビツト全
部を転送することにより情報を転送させることである。
最大ワード長を構成する４個のバイトの完了により、次
の列，即ちＤ，Ｅ，Ｆ及びＯにて示されるレジスタであ
る次の列が選択される。再言すると、レジスタＤ，Ｅ，
Ｆ及びＯの各々における情報の８個のデータビツトは、
排他的論理和アレイ１４０に転送される。次いで、レジ
スタＧ，Ｈ，Ｊ及びＰの第３列が選択され、各バイト０
〜３間隔の間、レジスタＧ，Ｈ，Ｊ及びＰに含まれる８
ビツトの情報全部が排他的論理和アレイ１４０に転送さ
れる。第４列の選択の間、レジスタＫ，Ｌ，Ｍ及びＱに
含まれる８ビツトのデータ情報全部が排他的論理和アレ
イに転送される。かくして、データは、サイプルされ、
再編成され、基準パターンと適当に比較するため排他的
論理和アレイに供給される。

【０１０５】任意の幾つかの可能なデータ再編成構成
は、同一種類(type)の比較を達成するように選択される
ことが理解される。然し、本構成に対しては、デユアル
４チヤンネルデータセレクタ／マルチプレクサである型
番ＭＣ１４５３９Ｂのマルチプレクサ装置を選択するの
が有利であることが見出されている。かようなパツケー
ジ装置には２種類あるので、ピン対応は１個の装置のみ
に対してなされる。デユアルパツケージにおける第１装
置を選択する場合、Ａ，Ｂ入力端子は夫々ピン１４と２
に対応し、０〜３入力端子はピン６，５，４及び３に対
応し、出力端子はピン７に対応する。型番ＭＣ１４５３
９Ｂ装置の使用は、図１４及び図１５に図示の４０個の
多重装置全部に適合する。列マルチプレクサ２５８，２
６８，２７８，２８８，２９８，３０８，３１８及び３
２８が対応するＡ，Ｂ入力端子において信号ＲＡ，ＲＢ
を受信し、行選択マルチプレクサの動作周波数の１／４
０の周波数において動作することを特に除外すれば、す
べてが同様な方法で接続される。図１６は、また、３個
の付加的タイミング図、図１６の波形Ｋ，Ｌ，Ｍを示
し、それらは後で極めて詳細に説明されよう。

【０１０６】図１７は排他的論理和（ＯＲ）アレイ１４
０，誤差ＲＯＭ１４２及び符号メモリ２６の詳細な構造
を示す。ＳＭ１，ＳＭ２，ＳＭ３，ＳＭ４，ＳＭ５，Ｓ
Ｍ６，ＳＭ７及びＳＭ８で示されているマルチプレクサ
２５８，２６８，２７８，２８８，２９８，３０８，３
１８及び３２８の出力信号はそれぞさ排他的論理和３５
０，３５２，３５４，３５６，３５８，３６０，３６２
及び３６４の第１入力端子に印加される。符号メモリ２
６は、構成選択信号Ｓ１及びＳ２及び第２ワード選択信
号を受信するため接続されている入力端子を有するもの
として示されている。更に、バイト選択入力に対応する
信号ＢＢ及びＢＡは符号メモリ２６の入力端子に供給さ
れる。符号メモリ２６の出力端子はＣＰ１−ＣＰ８及び
ＣＯ１−ＣＯ８として示されている。直列シフトレジス
タにおける情報のバイト選択に対応するＢＡ，ＢＢ信号
により決定される指示されたバイトに対しては、符号メ
モリに記憶されたページヤアドレス符号ワードの８ビツ
トバイトに対応する情報の８ビツトがＣＰ１−ＣＰ８端
子に供給される。ＣＰ１−ＣＰ８端子はそれぞれ排他的
論理和３５０，３５２，３５４，３５６，３５８，３６
０，３６２及び３６４の第２入力に接続されている。Ｃ
Ｏ１−ＣＯ８端子は後に詳述する種々の装置に接続され
ている。ＣＯ１−ＣＯ３端子はＰＯＣＳＡＧフレーム識
別ビツトとして用いられ、ＣＯ４−ＣＯ８はオプシヨン
可能化信号である。

【０１０７】排他的論理和の動作に対し想起されるよう
に、信号が同一であれば、出力は０となり、信号が互に
異なれば出力は１となる。従つて、排他的論理和は、シ
フトレジスタの各バイトの８ビツトが符号プラグメモリ
２６に記憶された符号ワードアドレスと一致するかどう
かを決定するための有利な論理ゲートと云えるかもしれ
ない。図１４において説明したように、サンプルされた
２進符号ワードの各バイトに対応する８ビツト２進構成
は、信号ＳＭ１〜ＳＭ８によつて排他的論理和３５０−
３６４に転送される。８ビツトバイトの各々（好ましい
実施例では最高で４）に対応して、符号メモリ２６に記
憶されたメモリアドレスの対応するバイトが排他的論理
和における比較のためアクセスされる。信号ＢＡ及びＢ
Ｂの各組合せに対するこれら排他的論理和の出力は、検
出された符号ワードの各８ビツトバイトと、符号メモリ
からの記憶された符号アドレスワードの対応するバイト
との比較に対応する。排他的論理和３５０，３５２，３
５４，３５６，３５８，３６０，３６２及び３６４は、
論理積（ＡＮＤ）ゲート３６６，３６８，３７０，３７
２，３７４，３７６，３７８及び３８０の第１入力に接
続される。

【０１０８】バイト選択信号ＢＡは否定論理積（ナン
ド，ＮＡＮＤ）ゲート３８２の第１入力に供給され、イ
ンバータ３８３を介してナンドゲート３８４の第１入力
に供給される。バイト選択信号ＢＢはナンドゲート３８
２の第２入力およびナンドゲート３８４の第２入力に供
給される。構成選択カウンタ１７６のＳ１出力は、ナン
ドゲート３８２の第３入力およびナンドゲート３８４の
第３入力に供給される。ナンドゲート３８２の出力は論
理積ゲート３６６，３６８，３７０，３７２，３７４，
３７６，３７８および３８０の第２入力に接続される。
ナンドゲート３８４の出力は論理積ゲート３８０の第３
出力に接続される。論理積ゲート３６６，３６８，３７
０，３７２，３７４，３７６，３７８および３８０の出
力はそれぞれ誤差ＲＯＭ１４２のＡ０−Ａ７アドレス入
力端子に接続される。誤差ＲＯＭ１４２の入力端子はＢ
０，Ｂ１，Ｂ２およびＢ３として示されている。

【０１０９】動作すると、排他的論理和アレイ１４０お
よび誤差ＲＯＭ１４２が機能し、図１２に示す直列シフ
トレジスタの種種の行に含まれる情報の８ビツトバイト
と、符号プラグメモリ２６に含まれるアドレスワードの
対応するバイトとを比較する。上述したように、排他的
論理和はその入力が異なる場合には１論理レベル出力を
有し、入力レベルが同一である場合には０論理レベル出
力を有する。論理積ゲート３６６−３８０の可能化は、
ナンドゲート３８２および３８４によつて制御される。

【０１１０】バイト選択信号ＢＡおよびＢＢはＳ１構成
選択信号とともに、ナンドゲート３８２の入力に供給さ
れる。ナンドゲート３８２は、ＢＡ，ＢＢおよびＳ１が
１論理レベルにあると０出力を有し、従つて論理積ゲー
ト３６６−３８０の全部を使用禁止(disable) にする。
図１３を参照すると、１レベルにあるＢＡおよびＢＢに
よつて規定される第４バイト期間 (バイト３) 中には、
ナンドゲート３８２の出力は０にあり、従つて排他的論
理和アレイ１４０と誤差ＲＯＭ１４２との間の相互接続
は使用禁止になる。この動作は、受信し復号された情報
の第４バイト部分の情報を誤差ＲＯＭに転送不能にする
ために行われる。信号Ｓ１が１レベルにあるシステム１
選択モードの期間中は、レジスタＮ, Ｏ, ＰおよびＱは
リセツト状態に保持され、従つてデータを受け入れるこ
とができなかつたことが図１２の説明から想起される。
設計上の冗長として、第４バイト可能化サイクルの期間
中は、論理積ゲート３６６−３８０の全部は使用禁止に
なり、従つて排他的論理和は誤差ＲＯＭ１４２から切断
される。ＥＣＨＯ符号化システムにおいては、情報のう
ち２３ビツトだけが使用され、これは２３ビツトワード
に対応する。信号ＢＡ, 信号ＢＢおよび構成選択信号Ｓ
１の反転信号はナンドゲート３８４の入力に供給され
る。全入力が１レベルにある場合にはナンドゲート３８
４は０出力を有し、このことは第３バイト期間中にのみ
起きることが判るであろう。従つて、この第３バイト期
間 (バイト２) 中には可能性のある８ビツト中７ビツト
だけがＲＯＭ１４２に転送されうる。従つて、２３ワー
ドＥＣＨＯ符号化様式が誤差決定において維持される。

【０１１１】コード (符号) プラグメモリ２６の動作は
主として所定の、個々のページアドレスワードを記憶
し、正しいアドレスが検出されたかどうかを決定するた
めそれらのアドレスワードを排他的論理和アレイに供給
する。従つて、コード (符号)メモリ２６は２つの領
域、即ちＮ×８アドレスメモリおよび８ビツトオプシヨ
ンワードメモリから成ることが好ましい。オプシヨンワ
ードは警報パターン回路７２に与えられる４ビツトを含
む。従つて、指定されたコードアドレスに対して異なる
警報パターンが用いられ、従つて例えば非常呼出しと戻
つてくる普通呼出しとの区別がつく。

【０１１２】コード (符号) メモリ２６は構成選択信号
Ｓ１により、また第２ワード選択信号によりアクセスさ
れる。ＥＣＨＯは第２アドレスを用い、ＰＯＣＳＡＧシ
ステムの非同期復号化の場合には、第２ワードは３２ビ
ツトの個々のページヤアドレスワードである。多重化回
路の場合と同様に、適当な時間に８ビツトバイトの選択
が排他的論理和アレイ１４０に転送されるのを考慮し
て、信号ＢＡおよびＢＢはコードプラグメモリ２６に供
給される。

【０１１３】上述したように、誤差ＲＯＭ１４２は入力
における論理レベルを用い、排他的論理和アレイ１４０
により発生された入力アドレツシングパターンにおける
誤差数に対応する数が見出される特定の位置をアドレス
する。この誤差数は２進様式に符号化され、誤差ＲＯＭ
１４２の出力端子において供給される。テーブル検索様
式で誤差を測定するプロセスは動作速度を高める。誤差
ＲＯＭ１４２に含まれるデータを完全に理解するため、
ややより小型のシステム用の表が含まれている。誤差Ｒ
ＯＭ１４２の場合、８つのアドレツシング入力表がある
ので、それは２５６×４ビツトワード固定メモリ表であ
るが、説明のため表１は誤差ＲＯＭ１４２に記憶される
種類の情報を示す１６×４誤差表配列を示す。表１を参
照すると、最初の４カラムは１６×４ビツト誤差ＲＯＭ
への４・２進入力の対応する論理レベルを示し、第５カ
ラムは比較した信号間の誤差数である出力の１０進等値
を示す。この誤差表の動作を完全に理解するためには、
アドレス入力をアクセスする線は排他的論理和デバイス
の出力からきていることを思い出さねばならない。残り
の４カラムは、排他的論理和アレイからの誤差数に対応
する１０進値の２進等価を示す。従つて、当業者は誤差
ＲＯＭ１４２に含まれる種類の情報を容易に複製する(d
uplicate) ことができる。

【０１１４】

【表１】

【０１１５】図１７は本発明に対する適合信号デコーダ
実施例により適切に対応するが、それは、マイクロコン
ピユータの演算論理ユニツトが対応する集積回路デバイ
スとやや異なる方法で排他的論理和機能を与えるという
警告付のマイクロコンピユータ実施例を説明している。

【０１１６】コード (符号) プラグメモリ２６は、構成
選択信号, バイト選択信号ＢＡおよびＢＢおよび第２ワ
ード選択信号が利用するための数本のアドレツシング選
択線を有する市販のニクロームＰＲＯＭから組立てるこ
とができる。総２進ワード長はやや任意であり、選択さ
れたのは個々のページヤアドレスワードに対してはＮ×
８であり、指定オプシヨンに対しては８追加ビツトであ
る。

【０１１７】多数の論理デバイスのうちのどのデバイス
を利用してもよいが、３入力ナンドゲート３８２および
３８４にはＭＣ１４０２３ＵＢ型を用いるのが便利であ
ることが判つている。２入力論理積ゲート３６６, ３６
８, ３７０, ３７２, ３７４, ３７６および３７８には
ＭＣ１４０８１Ｂが適しており、論理積３８０に対する
４入力論理積ゲートにはＭＣ１４０８２Ｂが適してい
る。更に、排他的論理和アレイ１４０には４進(quad)パ
ツケージ排他的論理和ゲートを与えるＭＣ１４０７０Ｂ
が適当である。実際には、デバイスは４進パツケージに
なつており、８個のそのような論理和ゲートが必要であ
るので、２個のそのようなＩＣデバイスが必要となろ
う。論理ゲートの全部は多くても２つ乃至３つの入力と
１つの出力を有するので、ピン識別をする必要はなく、
当業者は誰でもデータシートを検討して容易にこれらの
デバイスを相互接続することができる。

【０１１８】誤差ＲＯＭ１４２にはＭＣＭ１４５２４型
のデバイスの１部を用いるのが有利であることも判つて
いる。この１０２４ビツト固定メモリは、好ましい実施
例において要求される２５６×４表にとつて十分なスペ
ースを与える。この場合にも、当業者はデータシートを
検討することによつて、追加のピン接続がＩＣへの電
源, 接地などに対して行われなければならないことを確
かめる。通常の相互接続では、Ａ０−Ａ７アドレス入力
端子はピン１５, １４, ７, ９, １０, １１, １２およ
び１３として示されている。対応する出力端子Ｂ０−Ｂ
３はピン３, ４,５および６に対応する。

【０１１９】図１８は最初に第８個に示した加算器／累
算器１４４の下部構造を示す。Ｂ０−Ｂ３として示され
ている誤差ＲＯＭ１４２の出力端子は、２進４ビツト加
算器４００の最初の４つの入力端子にそれぞれ接続され
ている。加算器４００のキヤリイン (ＣＩＮ) 端子は接
地され、キヤリアウト (ＣＯ) 端子は２進４ビツト加算
器４０２の桁上げ入力端子に接続されている。加算器４
００の４つの出力端子は４ビツトＤ型レジスタ４０４の
４つの入力端子に接続されている。レジスタ４０４の４
つの出力端子は加算器４００の第２の４つの入力端子に
それぞれ接続されている。２進加算器４０２の第１の４
つの入力端子は接地されている。加算器４０２の出力端
子は４ビツトＤ型レジスタ４０６の４つの入力端子に接
続されている。出力レジスタ４０６の最初の２つの出力
端子は、加算器４０２の第５および第６入力端子に再び
接続されている。第７および第８入力端子は接地されて
いる。レジスタ４０４の４つの出力端子は、バツフアメ
モリ４０８のデータ入力端子にそれぞれ接続されてい
る。レジスタ４０６の最初の２つの出力端子は第２の４
×４多重ポートバツフアメモリ４１０の最初の２つのデ
ータ入力端子に接続されている。

【０１２０】論理積１２２の出力からのゲートされたク
ロツク信号は、ノア (ＮＯＲ) ゲート４１２の第１端子
に印加され、バツフアメモリ４０８のクロツク入力に印
加され、インバータ４１４を介して論理積ゲート４１６
の第１入力に印加され、論理積ゲート４１８の第１入力
に印加される。カウンタ１２４の２²端子の出力であり
図１３の波形Ｄに波形が示されているサンプル信号は、
ノアゲート４１２の第２入力, 論理積ゲート４１６の第
２入力および論理積ゲート４１８の第２入力に供給され
る。ノアゲート４１２の出力は、４ビツトＤ型レジスタ
４０４および４０６のクロツク端子に接続される。ノア
ゲート４１２の出力はまたクロツクＡで示されている信
号である。論理積ゲート４１６の出力は、レジスタ４０
４および４０６のリセツト端子に接続される。ゲートさ
れたクロツク信号はまたバツフアメモリ４０８および４
１０の端子のクロツク入力に接続される。

【０１２１】バツフアメモリ４０８および４１０は、任
意の２ワードを独立して読出す一方で４ワードのうち任
意の１ワードを書込むことができる４×４多重ポートレ
ジスタであることが好ましい。その波形がそれぞれ図１
３の波形Ｂおよび図１３の波形Ｃに示されている信号Ｂ
ＡおよびＢＢは、レジスタ４０８および４１０のＲ０Ａ
およびＲ１Ａ入力端子に供給される。その波形がそれぞ
れ図１３の波形Ｅおよび図１３の波形Ｆに示されている
信号ＲＡおよびＲＢは、レジスタ４０８および４１０の
Ｗ０およびＷ１入力端子に供給される。論理積ゲート４
１８の出力はレジスタ４０８および４１０のＷＥ入力端
子に接続される。

【０１２２】レジスタ４０８の４つの出力端子は、４ビ
ツト加算器４２０の第５〜第８入力端子に接続される。
レジスタ４１０の最初の２つの出力端子は、４ビツト加
算器４２２の最初の２つの入力端子に接続される。加算
器４２０のキヤリイン端子ＣＩＮは接地され、加算器４
２０のＣ０端子は加算器４２２のＣＩＮ端子に接続され
る。加算器４２０の４つの出力端子は、４ビツトＤ型レ
ジスタ４２４の４つの入力端子にそれぞれ接続される。
加算器４２２の４つの出力端子は、４ビツトＤ型レジス
タ４２６の４つの入力端子にそれぞれ接続される。論理
積ゲート４１６の出力はＤ型レジスタ４２４および４２
６のＲ端子に接続され、否定和ゲート４１２の出力はレ
ジスタ４２４および４２６のＣＬ端子に接続される。レ
ジスタ４２４の４つの出力端子は、加算器４２０の最初
の４入力にそれぞれ接続される。レジスタ４２６の４つ
の出力端子は、加算器４２２の第５〜第８入力端子にそ
れぞれ接続される。

【０１２３】４ビツトＤ型レジスタ４２４の４つの出力
端子には、信号ＡＣ１, ＡＣ２, ＡＣ３, ＡＣ４があ
り、４ビツトＤ型レジスタ４２６の４つの出力端子には
それぞれ信号ＡＣ５, ＡＣ６, ＡＣ７, ＡＣ８がある。
これらの信号は累算器出力信号であつて、その後誤差比
較器に供給される。論理積ゲート４１６の出力には累算
器リセツト(reset) と示されている信号があり、論理積
４１８の出力には累算器読出し(Read)と示されている信
号がある。

【０１２４】図１８は図１１の加算器／累算器部分１４
４の詳細な構成を示す。その累算器１４４の下部構造の
動作を理解するためには、図１６の波形Ｋ, 図１６の波
形Ｌ, 図１６の波形Ｍを参照するのが有利である。図１
６の波形ＫはＤ型レジスタ４０４および４０６のクロツ
キング端子に供給されるクロツクＡ波を示す。論理積ゲ
ート４１８の出力に設定される累算器読出し信号は図１
６の波形Ｌに示されており、論理積ゲート４１６の出力
に設定される累算器リセツト信号は図１６の波形Ｍに示
されている。動作すると、累算１４４は誤差ＲＯＭ１４
２の出力端子Ｂ０−Ｂ３から信号情報を受けとる。４ビ
ツト２進加算器４００および４０２は４ビツトＤ型レジ
スタ４０４および４０６と相互接続していて累算器を動
作させる。加算器だけはクロツクされたデバイスではな
く、従つて累算器として動作することはできない。Ｄ型
レジスタの加算はラツチング動作を与えるので、累算さ
れた合計がえられる。

【０１２５】排他的論理和アレイ１４０の８ビツト比較
動作の各々に対しては、誤差ＲＯＭ１４２からの対応す
る出力があり、この出力は４ビツト加算器４００に供給
される。４ビツト加算器４００および４０２は各レジス
タ比較の開始時にはすべて零にクリアされ、各バイト選
択パルスの中央(middle)の間には誤差ＲＯＭ１４２の誤
差信号が読出されて加算器へ供給され、加算器の出力は
Ｄ型レジスタにラツチされる。Ｄ型レジスタのカウント
は加算器の入力に帰還され、誤差ＲＯＭ１４２からくる
次の誤差値に加算される。この動作は誤差バイト０の
和, 誤差バイト０および１の和, バイト０, １および２
の和, そして最後のバイト０, １, ２および３の和を逐
次発生する。

【０１２６】レジスタ４０８および４１０により形成さ
れる４×８メモリに供給される出力は、誤差ＲＯＭ１４
２からの４つの誤差カウントを加算して得られる最終的
な誤差合計である。更に詳しく後述するように、４×４
多重ポートレジスタ４０８および４１０は選択的に可能
化されるので、これらのレジスタは４つのバイト誤差値
の和を受けとる。

【０１２７】加算器およびラツチングデバイスの動作を
理解するためには、図１６の波形Ｋ, 図１６の波形Ｌ,
図１６の波形Ｍを参照すべきである。図１６の波形Ｋ
は、４ビツトＤ型レジスタ４０４および４０６のクロツ
ク入力端子に印加されるクロツクＡ信号に対するタイミ
ングパルスを示す。この信号は、各バイト選択間隔の中
央における誤差カウント情報のクロツキングを可能にす
る。従つて、情報を直列シフトレジスタから排他的論理
和アレイに転送し、誤差ＲＯＭ１４２から出力をえて、
加算器４００および４０２の加算演算を介してそれを合
計するのに十分な時間が与えられる。誤差ＲＯＭ１４２
出力が４つのレジスタバイトの各々に対してラツチ４０
４および４０６に記憶された値に加算された後に、論理
積ゲート４１８から誘導された累算器読出し信号は最終
的な誤差カウントを４０８および４１０によつて形成さ
れるバツフアメモリに転送する。次に、論理積ゲート４
１６から供給される累算器リセツト信号はＤ型レジスタ
４０４および４０６をリセツトする。リセツトは、サン
プリング時間の終了時における累算器読出しパルスの終
了時に発生する。従つて、次のバイト演算からの新たな
データの導入前に、ラツチングレジスタはクリアされて
おり、加算器は次の誤差バイト情報を取り入れそれを累
算器を介して処理する準備ができている。

【０１２８】４×４多重ポートレジスタ４０８および４
１０の動作はバツフアメモリのそれである。４バイトの
情報に対する累算された総誤差の出力は、多重ポートレ
ジスタ４０８および４１０のデータ入力端子に供給され
る。これらのレジスタは情報を選択的に記憶するので、
加算器４００および４０２の通常の動作を中断すること
なく情報は４ビツト加算器４２０および４２２に供給さ
れる。レジスタ４０８および４１０により作られるバツ
フアメモリの機能は、サンプルレジスタの各行に対する
総誤差の８ビツトを累算することである。４ビツト加算
器４２０および４２２はこのバツフアメモリと相互接続
されて、バツフアメモリ中の４誤差和カウントの内容を
加算し、４サンプルレジスタと符号メモリ２６のアドレ
スワードとを比較するため総誤差カウントを与える。４
ビツト加算器４２０および４２２の動作は４００および
４０２のそれと同一であり、Ｄ型レジスタ４２４および
４２６のラツチング動作はラツチ４０４および４０６の
それと同様である。また、信号Ａはクロツク端子に与え
られ、論理積ゲート４１６の出力からの加算器リセツト
信号は、ラツチとして用いられるＤ型レジスタのリセツ
ト端子に印加される。

【０１２９】バツフアメモリは２個の多重ポートレジス
タ４０８および４１０からなる。これらのレジスタは任
意の２ワードの独立した読出しを可能にする一方で４ワ
ードのうちの任意の１ワードの書込みを可能にする。従
つて、適当な時間に論理積ゲート４１８の出力にあらわ
れる累算器読出し信号は、最後の４バイト比較のための
和をレジスタラツチ４０４および４０６の出力からバツ
フアメモリへロードするので、それらは４ビツト加算器
４２０および４２２により更に合計される。バツフアメ
モリに含まれる情報を完全に理解するためには、バツフ
アメモリはいかなる時間にもそのアドレス可能位置に、
ラツチングレジスタ４０４および４０６の出力において
発生するバイト加算の和に対する最後の４つの合計を記
憶していることを認識すべきである。

【０１３０】従つて、４ビツト加算器４００および４０
２の第１組合せは直列シフトレジスタの任意の行に対す
る誤差の和を加算するか、第２セツトの加算器, 即ち加
算器４２０および４２２は、最後の４レジスタ比較に対
するワードにおける誤差総数を加算する。全加算器４２
０および４２２が受けとる情報はバツフアメモリに含ま
れるので、クロツクＡ信号により表わされる同じタイミ
ングパルスの期間中に全体の１６レジスタアレイに対す
る総誤差が合計され、その結果はラツチングレジスタ４
２４および４２６の出力に現われる。各追加サンプルパ
ルスごとに総誤差は変化し、ラツチングレジスタ４０４
および４０６の出力により発生する新たに誘導されたバ
イト誤差の正味結果に対応する。従つて、ラツチングレ
ジスタ４２４および４２６の出力における信号は、図１
２に示す１６個のレジスタ全部に対する総誤差に対する
任意時間における総和である。最終的な出力端子は信号
ＡＣ１−ＡＣ８を発生させ、これらの信号は、検出され
た２進信号パターンの比較から結果的にえられる正味総
誤差に対応する。

【０１３１】加算器１４４には多数のＩＣのうちのどれ
を用いてもよいが、適合信号デコーダ実施例では加算器
４００, ４０２, ４２０および４２２にはＭＣ１４００
８型デバイスを利用することが有利であることが判つて
いる。この選択を用いた場合には、下記のピン対応が行
われる。キヤリインおよびキヤリアウト端子はピン９お
よび１４に対応し、第１セツトの４つの入力端子はピン
７, ５, ３および１に対応し、第２セツトの４つの入力
端子はピン６, ４, ２および１５に対応し、出力端子は
ピン１０, １１, １２および１３に対応する。ＭＣ１４
０７６Ｂ型のデバイスはラツチ４０４, ４０６, ４２４
および４２６に適している。この選択の場合には下記の
対応が行われる。クロツクおよびリセツト端子はピン７
および１５に対応し、４つの入力および４つの出力端子
はそれぞれピン１４, １３, １２, １１, ３, ４, ５お
よび６に対応する。バツフアメモリは２個のＣＭ１４５
８０Ｂ型の４×４多重ポートレジスタから成る。この選
択の場合、下記の対応が行われる。Ｗ０, Ｗ１, Ｒ０Ａ
およびＲ１Ａはそれぞれピン８, ９, １３および１４に
対応し、ＷＥ端子はピン１５に対応し、クロツク端子は
ピン１６に対応し、４つの入力端子および４つの出力端
子はそれぞれピン２０, １９, １８, １７,４, ５, ６
および７に対応する。

【０１３２】累算器１４４からの８つの出力信号はＡＣ
１−ＡＣ８として示されている。これらの信号は、どの
サンプリング期間においても１６個の直列シフトレジス
タにおける総誤差に対する。図１９においてＡＣ１−Ａ
Ｃ４として示されている信号は４ビツトマグニチユード
(magnitude) 比較器４５０の４つの入力端子に供給さ
れ、信号ＡＣ５−ＡＣ８は４ビツトマグニチユード比較
器４５２の４つの入力端子に供給され、信号ＡＣ１−Ａ
Ｃ４は４ビツトマグニチユード比較器４５４の４つの入
力端子に供給され、信号ＡＣ５−ＡＣ８は４ビツトマグ
ニチユード比較器４５６の４つの入力端子に供給され
る。比較器４５０はより大きい入力端子および等しい入
力端子にＢ＋を供給させるが、他方より小さい入力端子
は接地されている。等しい出力端子およびより小さい出
力端子はそれぞれ比較器４５２の等しい入力端子および
より小さい出力端子に接続されている。

【０１３３】ＬＬ１−ＬＬ４で示されている信号は比較
器４５０の第２セツトの入力端子に供給される。信号Ｌ
Ｌ５は比較器４５２の第２セツトの入力端子のうちの第
１の入力端子に供給され、その第２セツトの残りの３つ
の入力端子は接地される。信号ＬＬ１−ＬＬ５は、シス
テム選択信号Ｓ１およびＳ２をＲＯＭに結合させること
によつてハードウエアバージヨン(version) において選
択してもよい。このマイクロコンピユータ実施例におい
ては、この情報を述べるために別個のレジスタを用いて
もよい。そのような技術は技術上周知である。比較器の
等しい出力端子およびより小さい出力端子は論理和ゲー
ト４５８の入力に接続される。

【０１３４】Ｂ＋は比較器４５４のより大きい入力端子
および等しい入力端子に印加され、より小さい入力端子
は接地される。比較器４５４の等しい出力端子およびよ
り小さい出力端子は、比較器４５６の等しい入力端子お
よびより小さい入力端子にそれぞれ接続される。

【０１３５】信号ＵＬ１−ＵＬ４は、４ビツト比較器４
５４の第２セツトの入力端子にそれぞれ供給される。信
号ＵＬ５−ＵＬ８は比較器４５６の第２セツトの入力端
子に供給される。比較器４５６の等しい出力端子および
より大きい出力端子は、論理和ゲート４６０の入力に接
続される。

【０１３６】論理和ゲート４５８の出力はフリツプフロ
ツプ４６２のＤ入力端子, 論理和 (ＯＲ) ゲート４６４
の第１入力およびマルチプレクサ４６６のＢ入力端子に
接続される。論理和ゲート４６０の出力はＤ型フリツプ
フロツプ４６８のＤ入力端子および論理和ゲート４６４
の第２入力に接続される。累算器読出し信号は論理積
(ＡＮＤ) ゲート４６９の第１入力に供給される。論理
積ゲート４６９の出力はデータフリツプフロツプ４６２
および４６８のクロツク入力端子に接続される。フリツ
プフロツプ４６８のＱ出力端子は論理和ゲート４７０の
第１入力に接続される。データフリツプフロツプ４６２
のＱ出力端子は論理和ゲート４７０の第２入力およびマ
ルチプレクサ４６６のＡ入力端子に接続される。論理和
ゲート４７０の出力はインバータ４７１を介してウイン
ドータイマ４７２のリセツト入力端子に接続され、論理
和ゲート４７０の出力は第２ワード選択と表示されてい
る信号である。インバータ４７１の出力は論理積ゲート
４６９の第２入力に接続される。ウインドータイマ４７
２は、対応する１２の出力端子を有する１２段２進カウ
ンタである。

【０１３７】タイミングウインドーの第１エツジおよび
タイミングウインドーのその後の第２エツジを設けるた
めの復号化ゲートは一般的に示してある。実際の時間は
後に詳述するが、この動作を達成するためにはどのタイ
マ接続をどのゲートに結合させるべきかは当業技術者に
は明らかなはずである。システム１選択線は論理積ゲー
ト４７４及び４７６の第１入力に供給される。論理積ゲ
ート４７４の残りの入力は、ウインドータイマ４７２の
種々の出力端子に接続される。実際の接続の選択は、ウ
インドータイマの開始に要する値によつて決まる。この
点については後にやや詳しく説明する。同様に、論理積
ゲート４７６の残りの入力は、ウインドーが閉じられる
時間に対してウインドータイマ４７２の適当な出力端子
に接続される。この場合にも、出力ゲートに対する実際
の接続は、タイミング動作の上限に対して選択された数
によつて決まる。

【０１３８】同様に、システム２の場合にも、構成２の
信号Ｓ２は論理積ゲート４７８および４８０の第１入力
端子に供給される。論理積ゲート４７４の出力は論理和
ゲート４８２の第１入力に接続される。論理積ゲート４
７８の出力は論理和ゲート４８２の第２入力に接続され
る。論理和ゲート４８２の出力はフリツプフロツプ４９
０のセツト端子に接続される。論理積ゲート４８０の出
力は論理和ゲート４９２の第１入力に接続され、論理積
ゲート４７６の出力は論理和ゲート４９２の第２入力に
接続される。論理和ゲート４９２の出力はフリツプフロ
ツプ４９０のリセツト端子およびデータフリツプフロツ
プ４６２および４６８のリセツト端子に接続される。フ
リツプフロツプ４９０のＱ出力端子はナンドゲート４９
４の第１入力に接続される。ナンドゲート４９４の第２
入力は、図１６の波形Ｌにその波形が示されている累算
器読出しとして示されている信号である。論理和ゲート
４６４の出力はナンドゲート４９４の第３入力に接続さ
れる。ナンドゲート４９４の出力はマルチプレクサ４６
６の可能化入力およびＤ型ラツチングレジスタ４９６の
クロツク端子に接続される。

【０１３９】マルチプレクサ４６６の４つの出力端子
は、論理積ゲート５００, ５０２, ５０４および５０６
の第１入力端子にそれぞれ接続される。論理積ゲート５
００,５０２, ５０４および５０６の各々への第２入力
は、図１７に示す符号プラグオプシヨンデータから誘導
される。論理積ゲート５００, ５０２, ５０４および５
０６の出力は、レジスタ４９６の４つのデータ入力端子
にそれぞれ接続される。表示器からくる警報リセツトと
して示されている信号は、レジスタ４９６のリセツト端
子に供給される。レジスタ４９６のＱ０−Ｑ３出力は、
警報パターン回路７２に与えられる信号である。

【０１４０】サンプルクロツク信号はプログラム可能遅
延カウンタ５１０のクロツク入力端子に供給される。図
１７に示す符号アドレスメモリ２６のオプシヨンメモリ
部分によつて与えられる信号Ｃ０１, Ｃ０２およびＣ０
３は、プログラム可能遅延カウンタ５１０の対応する入
力端子に供給される。サンプルクロツク信号もまた論理
積ゲート５１２および５１４の第１入力に供給される。
システム選択信号Ｓ１およびＳ２は、論理積ゲート５１
２および５１４の第２入力端子にそれぞれ供給される。
プログラム可能遅延回路５１０の出力端子は、論理積ゲ
ート５１４の第３入力に持続される。論理積ゲート５１
２および５１４の出力は論理和ゲート５１６の入力に接
続される。論理和ゲート５１６の出力はウインドータイ
マ４７２のクロツク入力端子に接続される。インバータ
４７１の出力はプログラム可能遅延カウンタ５１０のリ
セツト端子に接続され、ウインドータイマ４７２は、そ
こで第２ワード選択信号が発生する論理積ゲート４７０
の出力にインバータ４７１を介して接続される。

【０１４１】動作すると、比較器からの出力は下限比較
器と上限比較器とに同時に供給され、コードプラグメモ
リに記憶された情報と通信用受信機から導出され復号さ
れた２進データとの比較により発生した誤差に対する最
善および最悪の比較を行う。比較器４５２の等しい端子
又はより小さい端子に出力がある場合には、論理和ゲー
ト４５８の出力は信号をフリツプフロツプ４６２のデー
タ端子およびマルチプレクサ４６６の端子Ｂに印加し、
誤差数がカウント下限より少いか、又はカウント下限に
等しかつたことを示す。論理和ゲート４５８の出力はま
た論理和ゲート４６４を介して動作し、ナンド (ＮＡＮ
Ｄ) ゲート４９４に供給される検出信号を発生させ、も
しこれが第２ワードであればナンドゲート４９４は警報
可能化信号をマルチプレクサ４６６およびレジスタ４９
６のクロツク端子に供給できるようにする。

【０１４２】比較器４５６の等しい端子又はより大きい
端子に信号がある場合には、データフリツプフロツプ４
６８のＤ入力端子に信号を供給する論理和ゲート４６０
の出力が、誤差数が最大限より多いことを示す。論理和
ゲート４６０の出力はまた論理和ゲート４６４を介して
動作し、ナンドゲート４９４の入力に検出信号を与え
る。この場合にも検出が第２ワードであれば、ナンド
(ＮＡＮＤ) ゲート４９４は警報可能化信号をマルチプ
レクサ４６６およびレジスタ４９６のクロツク端子に供
給できるようにする。適当な時間に、累算器読出し信号
時間は、マルチプレクサ４６６の可能化入力およびＤ型
ラツチングレジスタ４９６のクロツク端子に警報可能化
パルスを与える。

【０１４３】比較器４５２のいずれかの端子からの出力
の結果生じるワード検出、又は比較器４５６のいづれか
の出力端子における出力の結果であるワード反転検出の
場合には、データフリツプフロツプ４６２および４６８
は、検出に対応する情報が次の累算器読出し信号におい
てそれぞれのＱ出力端子にクロツクされるように機能す
る。両方のＱ出力端子は論理和ゲート４７０を介して結
合され、ウインドータイマを使用可能にし、第２ワード
選択信号を設定する。

【０１４４】論理和４７０の出力は、インバータ４７１
によつてタイマに印加されていたリセツト信号を取り除
くことによつてウインドータイマ４７２を使用可能にす
る。更に、４７１の出力に応答する論理積ゲート４６９
の入力が働いて論理積ゲート４６９を使用禁止し、それ
以上の累算器読出しクロツク信号がフリツプフロツプ４
６２および４６８に印加されないようにする。この後者
の動作は、ワード１（第１ワード）又はその反転が受け
とられたかどうかの確認(identity)を保持する。

【０１４５】ＥＣＨＯシステムが復号化されつつある
と、論理積（アンド）ゲート５１２へのＳ１入力が使用
可能となり、論理積ゲート５１２の第２入力におけるサ
ンプルクロツク信号は論理和ゲート５１６を介してウイ
ンドータイマ４７２のクロツク入力に供給される。その
結果、ウインドータイマはサンプルクロツク信号によつ
てカウントを開始し、カウント３６８におて論理積ゲー
ト４７４を使用可能にし、このゲートはフリツプフロツ
プ４９０をセツトして第２ワード検出時間ウインドーを
開く。第２ワードが検出される前にウインドータイマ４
７２がカウント３８０に達すると、論理積ゲート４７６
への入力が使用可能になつて出力信号を発生させ、この
信号は論理和（オア）ゲート４９２を介してフリツプフ
ロツプ４９０をリセツトする。この信号はワード２検出
ウインドーを閉じ、検出フリツプフロツプ４６２および
４６８をリセツトする。

【０１４６】ＰＯＣＳＡＧシステムが復号化されつつあ
る場合には、ウインドータイマ４７２へのクロツクはプ
ログラム可能遅延カウンタ５１０の動作によつて遅延す
る。特に、リセツト信号がウインドータイマ４７２から
取り除かれると、同様なリセツト信号がプログラム可能
信号５１０から取り除かれる。しかし、ウインドータイ
マ４７２へのサンプルクロツク信号パスは、プログラム
可能遅延カウンタ５１０がそのプログラムされたカウン
ト２５６×Ｎに達するまでは論理積ゲート５１４および
５１２に対する使用禁止条件によりしや断される。但
し、Ｎは図１７の符号メモリからの入力Ｃ０１, Ｃ０
２, およびＣ０３が発生させるプログラム可能ナンバー
であり、ＰＯＣＳＡＧ符号化様式に対する個々のページ
ヤアドレスに割当てられたアドレスフレームナンバーに
対応する。遅延カウンタ５１０がその限界カウントに達
すると、そのカウンタは出力信号を発生させ、その出力
信号はＳ２信号とともに論理積ゲート５１４を使用可能
にして、サンプルクロツクが論理和ゲート５１６を通つ
てウインドータイマ４７２のクロツク入力に達すること
ができるようにする。

【０１４７】ウインドータイマ４７２がカウント１２４
に達すると、論理積ゲート４７８の入力は使用可能にな
つて出力信号を発生させ、この出力信号は論理和ゲート
４８２を介してフリツプフロツプ４９０のセツト入力に
結合される。従つて、論理積ゲート４７８における出力
信号は、適当なフレームのＰＯＣＳＡＧアドレスワード
を検出するため検出ウインドーを開くように働く。同様
に、ウインドータイマ４７２がカウント２６０に達する
と、論理積ゲート４８０の入力は使用可能になつて出力
信号を発生させ、この出力信号は論理和ゲートを介して
リセツトフリツプフロツプ４９０, ４６２および４６８
に結合し、その結果検出ウインドーは終了し、検出フリ
ツプフロツプはリセツトされる。

【０１４８】従つて、ＰＯＣＳＡＧシステムの場合に
は、プログラム可能遅延カウンタの正味効果は、割当て
られたアドレスフレームにとつて適当な時間までアドレ
スワード検出ウインドーを開くのを遅らせる信号を発生
させることである。ＰＯＣＳＡＧ符号は反転ワードアド
レス割当てを行わないので、１レベル信号全部を誤差上
限入力ＵＬ１〜ＵＬ８に印加することにより反転ワード
検出パスはシステム２に対しては使用禁止にされ、それ
により上限誤差比較テストに合格する入力誤差カウント
を発生することは不可能になる点に注目すべきである。

【０１４９】下限カウント又は上限カウントによつてワ
ード１検出が行われ、構成１が選択されたとすると、フ
リツプフロツプ４９０がセツトされ、その結果フリツプ
フロツプ４９０のＱ出力はナンドゲート４９４を使用可
能にし、第２ワードが検出されると正確な警報使用可能
信号を与える。次に、デマルチプレクサ (多重分離器)
４６６の出力は、検出された特定の第１および第２ワー
ドの組合せによつて決まり、適当な警報が発生する。

【０１５０】特にＥＣＨＯシステムにおいて下限, 上限
の両方を検出することの明らかな利点は、正確な比較が
行われた場合にはその誤差は何らかの所定の値より小さ
いという点にある。同様な方法により、もし誤差が非常
に大きい場合には、それは予期した符号アドレスを検出
したのではなく、システムがそのアドレスの２進反転を
検出したことを意味する。従つて、データの１回の分析
でこの符号化構成は符号ワード又はその２進反転の検出
を可能にする。ＥＣＨＯシステムは、対応する警報信号
に対し異なる組合せを指定するためにこの検出方法を用
いている。従つて、ＥＣＨＯシステム内のアドレスワー
ドを選んだ場合には、第１および第２ワードに対するア
ドレスワードおよびその２進反転ワードの適当な組合せ
により４つの異なるアドレスをうることができる。図１
９に示す復号化デバイスはこの種の動作を正確に行うこ
とができる。カウント下限とカウント上限の平行動作
は、符号メモリアドレス２６におけるワード又はその２
進反転ワードの検出を可能にする。

【０１５１】ＥＣＨＯシステムにおける第１ワードの例
におけるように任意の第１ワードが検出されると、ウイ
ンドータイマ４７２は使用可能になり、何時次のワード
が検出されるかを決定するためカウンテイング期間が開
始される。適当な時間にウインドーが開かれるのでシス
テムは第２ワードの発生を予期できる。

【０１５２】ウインドーが開くとナンドゲート４９４が
使用可能になるので、累算器読出し信号とともに論理和
ゲート４６４を介する検出信号が起動すると警報信号が
与えられて警報パターン回路７２をして表示器を動作さ
せて警報を与えることができる。この種の復号化と矛盾
しないためには、システムは第１ワードが検出されたと
いうことだけでなく、第１ワード又はその２進反転が検
出されたことを思い出す必要がある。マルチプレクサ４
６６の機能は、そのＡおよびＢ入力端子における検出情
報から、復号された通報順序(signaling sequence)を正
確に復号し、適当な論理積ゲートが符号プラグオプシヨ
ンデータに応答できるようにし、レジスタ４９６に十分
な情報を供給してパターン検出器７２に対する警報信号
を発生させ、信号を与えることにより表示器７４を応動
させて使用者に警告を与えることである。

【０１５３】大部分のシステムに共通にみられるよう
に、この場合にも警報は一定時間、又は手によつてリセ
ツトされるまで鳴りつづける。いづれの場合にも、警報
リセツト線はレジスタ４９６をクリアし、システムをリ
セツトして次の復号化動作を可能にする。

【０１５４】図１９に示すデバイスの場合には、比較器
４５０, ４５２, ４５４および４５６にはＭＣ１４５８
５Ｂ型デバイスを用いるのが有利であることが判つてい
る。この選択を行つた場合には、下記のピン対応が行わ
れる。より大きい入力端子,等しい入力端子およびより
小さい入力端子はピン４, ６および５に対応し、より大
きい出力端子, 等しい出力端子およびより小さい出力端
子はピン１３, ３および１２に対応し、第１および第２
セツトの４ビツト入力端子はピン１０, ７, ２, １５,
１１, ９, １および１４に対応する。

【０１５５】ウインドータイマ４７２はＭＣ１４０４０
Ｂ型のデバイスでもよい。このような選択をした場合に
は、クロツクおよびリセツト端子はピン１０および１１
に対応し、出力端子は最低段から最高段への順序でピン
９, ７, ６, ５, ３, ２, ４, １３, １２, １４, １５
および１に対応する。

【０１５６】ＭＣ１４５５５Ｂ型デバイスはデマルチプ
レクサ (多重分離器) ４６６に適しており、ＭＣ１４０
７６型デバイスはＤ型レジスタ４９６に適している。こ
れら両方の型のデバイスについてはすでに述べた。

【０１５７】遅延カウンタは技術上周知であり、遅延カ
ウンタ５１０の構造の正確な詳細を説明する必要はな
い。それは２⁸(＝２５６) 分周カウンタおよびプログラ
ム可能Ｎ分周カウンタを用いて実施できる。好ましい実
施例では、上述したＭＣ１４０４０Ｂ型のカウンタが２
５６分周カウンタとして用いられており、ＭＣ１４５２
６Ｂプログラム可能Ｎ分周カウンタをＮ分周素子として
使用できる。

【０１５８】図２０においては、図１４に示してあるマ
ルチプレクサの第一段(tier)の出力からの信号ＭＴ１,
ＭＴ２, ＭＴ３およびＭＴ４は、ビツト速度ＲＯＭ５２
０の４つの入力端子に供給される。信号ＭＴ５〜ＭＴ８
はビツト速度ＲＯＭ５２２の４つの入力端子に供給され
る。信号ＭＴ９〜ＭＴ１２はビツト速度ＲＯＭ５２４の
４つの入力端子に供給される。信号ＭＴ１３−ＭＴ１６
はビツト速度ＲＯＭ５２６の４つの入力端子に供給され
る。

【０１５９】図１５からの信号ＭＴ１７−ＭＴ２０は、
ビツト速度ＲＯＭ５３０の４つの入力端子に供給され
る。信号ＭＴ２１−ＭＴ２４はビツト速度ＲＯＭ５３２
の入力端子に供給される。信号ＭＴ２５−ＭＴ２８はビ
ツト速度ＲＯＭ５３４の４つの入力端子に供給される。
信号ＭＴ２９−ＭＴ３２はビツト速度ＲＯＭ５３６の４
つの入力端子に供給される。

【０１６０】ビツト速度ＲＯＭ５２０および５２２の２
つの出力端子は４ビツト加算器５４０の対応する入力端
子に接続される。ビツトＲＯＭ５２４および５２６の２
つの出力端子は、４ビツト加算器５４２の対応する入力
端子に接続される。ＲＯＭ５３０および５３２の２つの
出力端子に接続される。ＲＯＭ５３０および５３２の２
つの出力端子は、４ビツト加算器５４４の対応する入力
端子にそれぞれ接続される。ビツト速度ＲＯＭ５３４の
２つの出力端子は、４ビツト加算器５４６の最初の２つ
の入力端子に接続される。ビツト速度ＲＯＭ５３６の２
つの出力端子は、論理積ゲート５４８および５５０の第
１入力にそれぞれ接続される。論理積ゲート５４８およ
び５５０の出力は、４ビツト加算器５４６の第３および
第４入力端子にそれぞれ接続される。

【０１６１】バイト選択信号ＢＡはインバータ５５２を
介してナンドゲート５５４の第１入力端子に印加され
る。バイト選択信号ＢＢはナンドゲート５５４の第２入
力に供給される。ナンドゲート５５４の出力は論理積ゲ
ート５４８および５５０の各々の第２入力に接続され
る。システム選択信号Ｓ１はナンドゲート５５４の第３
入力に供給される。ナンドゲート５５４の出力は図３の
ナンドゲート３８４の出力と同一であるが、それはここ
に図２０の説明を簡単にするために含まれている。

【０１６２】４ビツト加算器５４０の３つの出力端子
は、４ビツト加算器５６０の第１セツトの入力端子の最
初の３つにそれぞれ接続されている。４ビツト加算器５
４２の３つの出力端子は、４ビツト加算器５６０の第２
セツトの入力端子の最初の３つにそれぞれ接続されてい
る。４ビツト加算器５４４の最初の３つの出力端子は、
４ビツト加算器５６２の第１セツトの入力端子の最初の
３つにそれぞれ接続されている。４ビツト加算器５４６
の最初の３つの出力端子は、４ビツト２進加算器５６２
の第２セツトの入力端子の最初の３つにそれぞれ接続さ
れている。加算器５４０, ５４２, ５４４および５４６
の使用されない入力端子は接地されている。４ビツト２
進加算器５４０, ５４２, ５４４および５４６の第４出
力端子は接続されていない。４ビツト２進加算器５６０
および５６２への第１および第２セツトの入力の第４入
力端子もまた接地されている。

【０１６３】４ビツト２進加算器５６０および５６２の
４つの出力端子は、２進４ビツト加算器５６４の８つの
入力端子に接続されている。２進加算器５６４の４つの
出力端子は、２進加算器５６６の第２セツトの入力端子
のうちの４つにそれぞれ接続されている。加算器５６６
のＣＯ端子は、２進加算器５６８のＣＩＮ端子に接続さ
れている。２つの２進加算器５６６および５６８は対応
するラツチングレジスタに接続されて、２進加算器５６
４の出力を加算器／累算器に与える。加算器５６４のＣ
Ｏ出力端子は、４ビツト２進加算器５６８の第１セツト
の入力端子の第１入力端子に接続されている。２進加算
器５６６の４つの出力端子および２進加算器５６８の４
つの出力端子は、それぞれＤ型レジスタ５７０および５
７２の４つの入力端子に接続されている。クロツクＡ信
号はＤ型レジスタ５７０および５７２のクロツク入力端
子に印加され、累算器リセツト信号は両方のＤ型レジス
タのリセツト端子に供給される。思い出されるように、
これらのＤ型レジスタはそれらの対応する加算器に相互
接続されてラツチング動作を与え、それらの入力におい
て与えられる情報を累算する。Ｄ型レジスタ５７０の４
つの入力は２進加算器５６６の４つの出力にそれぞれ接
続される。Ｄ型レジスタ５７２の４つの入力は２進加算
器５６８の出力端子にそれぞれ接続される。２進加算器
５６８の第１セツトの入力端子の残りの３つの入力端子
は接地されている。

【０１６４】さて図２１を参照すると、Ｄ型レジスタ５
７０の４つの出力端子およびＤ型レジスタ５７２の４つ
の出力端子はそれぞれ４ビツトマグニチユード比較器５
７４および５７６の４つの入力端子に接続されている。
マグニチユード比較器５７４の等しい出力端子およびよ
り小さい出力端子は、マグニチユード比較器５７６の等
しい入力端子およびより小さい入力端子にそれぞれ接続
されている。４ビツトマグニチユード比較器５７４の第
２セツトの入力端子はＬ０−Ｌ３で示されている信号を
受信し、４ビツトマグニチユード比較器５７６の対応す
る第２セツトの入力端子はＬ４−Ｌ７で示されている信
号を受信する。これらの信号は以前の限界値を発生させ
るのに用いた方法と同じ様な方法によつて発生し、それ
らの値はＳ１又はＳ２信号によつて制御され、対応する
システムのためのビツト速度を決定するために正確な比
較限界を与える。

【０１６５】マグニチユード比較器５７６の等しい出力
およびより小さい出力はそれぞれ論理和ゲート５８０の
第１入力および第２入力に結合される。論理和ゲート５
８０の出力は論理積ゲート５８２の第１入力に接続され
る。累算器読出し信号は論理積ゲート５８２の第２入力
に印加される。論理積ゲート５８２の出力は２段２進カ
ウンタ５８４のリセツト端子、ビツト速度検出ラツチ５
８６として機能するフリツプフロツプのＳ端子および論
理和ゲート５９０の第１入力に接続される。論理和ゲー
ト５９０の出力はタイマ５９２のリセツト端子に接続さ
れ、このタイマはそのクロツク入力端子においてゲート
されたクロツク信号を受信する。タイマ５９２はその１
２段の各々によつて表わされる２つのうちの各々の電力
に対応する複数の出力を有する。想起されるように、図
１９の説明では、タイマ５９２はその図に示されるウイ
ンドータイマに密接に対応する。また、図１９のタイマ
４７２には一連の論理積ゲートが適当に取り付けられて
おり、これらのゲートは入りデータをテストするためウ
インドー限界の最終的選択および印加を制御する。図２
１のタイマ５９２に対するのと同様な方法で、システム
選択信号Ｓ１は、論理積ゲート５９４および論理積ゲー
ト５９６の第１入力に印加される。システム選択信号Ｓ
２は、論理積ゲート５９８および論理積ゲート６００の
第１入力に印加される。論理積ゲート５９４, ５９６,
５９８および６００への残りの入力はタイマ５９２の所
定の端子に接続される。

【０１６６】適当と思われるどのタイミング限界に対し
ても適当に相互接続を行つてさしつかえない。特にシス
テム１の場合には、出力がカウント９２で１になるよ
うに論理積ゲートを接続するのが有利なことが判つてい
る。同様に、システム１の上限に対しては、論理積ゲー
ト５９６は限界カウント９７で応動する。システム２選
択では、論理積ゲート５９８は値１２８の下限に対して
応動し、論理積ゲート６００は値１３３の上限値に応動
する。

【０１６７】論理積ゲート５９４および論理積ゲート５
９８の出力はそれぞれ論理和ゲート６０２の入力に結合
される。論理和ゲート６０２の出力はフリツプフロツプ
６０４のセツト端子に結合される。論理積ゲート５９６
および論理積ゲート６００の出力は論理和ゲート６０６
の入力に接続される。論理和ゲート６０６の出力はフリ
ツプフロツプ６０４のリセツト端子, 論理和ゲート５９
０の第２入力, 論理積ゲート６１０の第１入力およびカ
ウンタ５８４のクロツク端子に接続される。フリツプフ
ロツプ６０４のＱ出力は論理積ゲートの第３入力に供給
される。論理積ゲート６１０の出力はＤ型フリツプフロ
ツプ６１２のＣ端子に接続される。フリツプフロツプ６
１２のＱおよびＱバー出力端子における信号はそれぞれ
システム信号Ｓ１およびＳ２に対応する。上述したよう
に、Ｓ１信号はナンドゲート５５４の第３入力に印加さ
れる。システムＳ２信号はフリツプフロツプ６１２のＤ
入力に印加される。

【０１６８】カウンタ５８４の２¹出力端子はフリツプ
フロツプ５８６のＲ端子に接続されている。フリツプフ
ロツプ５８６のＱバー出力は論理積ゲート６１０の第２
入力に接続される。フリツプフロツプ５８６のＱ出力
は、ビツト速度の正確な検出を示す信号である。

【０１６９】動作すると、図２０および図２１のビツト
速度検出構成は図１４および図１５に示すマルチプレク
サの第１段(tier)から情報をとつてそれを一連のビツト
速度誤差ＲＯＭに印加し、種々のサンプルレジスタ内の
データの相対的対応を決定する。この情報分析手続の結
果、入力信号が正確なビツト速度をもつたデジタルビツ
ト流れかどうかが示される。

【０１７０】入力信号が正確なビツト速度のデジタル波
形であることを確認するため、サンプルレジスタ内のデ
ータを検査して、４つのサンプルレジスタ内のビツトパ
ターンが同一であるか、又は無作為雑音により生じる誤
差の余裕をみてある誤差限界内でほぼ同一であるサンプ
ルクロツクの位相があるかどうかを測定する。即ち、も
しその入力が適当なビツト速度のデジタル信号であれ
ば、対応するビツトサンプルの全部又は殆んど全部が同
一の値をもつサンプル信号の何らかの位相があるはずで
ある。

【０１７１】サンプルレジスタにおける相対的対応度を
決定するため、各レジスタ内の対応するビツト位置を一
連のビツト速度ＲＯＭに接続する。各ＲＯＭの入力にお
ける４つの入力信号は、１６の異なる組合せのうちの任
意の１つをもつことができ、これらはＲＯＭ内の種々の
位置をアドレスし、ビツトデータのうちの対応するデー
タに関連した値を有する数を発生させるのに用いられ
る。この対応速度は２進出力に変換され、一連の４ビツ
ト加算器に供給される。４ビツト加算器の第１段は対に
なつているビツト速度ＲＯＭからの出力を組合せ、加算
器の第２段は４つの加算器の第１段の対応する対からの
出力を組合せる。加算器の第３段は第２段における加算
器の第２対の出力を組合せる。このようにして加算器５
６４に含まれた情報はビツト速度ＲＯＭ５２０, ５２
２, ５２４, ５２６, ５３０, ５３２, ５３４および５
３６において発生したすべての対応動作に対する累積和
である。

【０１７２】ビツト間の対応を決定する場合に含まれる
動作の種類（タイプ）を更によく理解するため、表２は
ビツト速度ＲＯＭの各々に含まれる種類の情報を示す。
表２はＲＯＭをアドレスするビツトを示す４つのカラム
を示す。この表２は入力の１６の可能な２進組合せを示
す。第５カラムは対応の値に対する１０進等値を示す。
対応はビツトの類似性又は非類似性の問題であつて、パ
ターンにおけるそれぞれのビツト位置の機能ではない。
第６および第７カラムは、入力情報間の対応に対する１
０進等値の２進復号化を示す。表２に示す情報を用いて
当業技術者は誰でも適当なビツト速度ＲＯＭを組立て、
加算器の３段に供給される対応情報を与えることができ
る。

【０１７３】

【表２】

【０１７４】図１８の説明から思い出されるように、４
ビツト加算器はビツトの種々の組合せを加算するのに使
用できるが、累算はしない。従つて、加算器５６６およ
び５６８をＤ型レジスタ５７０および５７２とともに組
合せて累算器を作る必要がある。それはまさにこれら４
つのデバイスの機能であり、それらデバイスは、図１８
の２つの累算器の機能の説明と非常によく似た方法で相
互接続されている。

【０１７５】ラツチとして動作するＤ型レジスタ５７０
および５７２の８つの出力端子は、マグニチユード比較
器５７４および５７６に接続されている。マグニチユー
ド比較器５７４および５７６は、ＭＴ信号からの種々の
ビツトパターンの対応の累積合計の４ビツトの第１およ
び第２部分とを比較し、これとシステム選択信号Ｓ１又
はＳ２によつて選択された８ビツト数とを比較する。ビ
ツト検出動作を計時してビツト速度が正確に確認される
ようにすることも必要である。タイマ５９２はゲートさ
れたクロツクに結合され、タイミング限界を決めるため
複数の出力を与える。システム１およびシステム２信号
はこれら限界の適当な組合せを選択し、マグニチユード
比較器５７４および５７６によつて行われる比較動作か
ら受け入れることができる結果があるかどうかを確かめ
るため適当な時間に応動するウインドーを開けたり閉じ
たりする。特に、システム１に対する下限はタイマ５９
２と論理積ゲート５９４との相互接続によつて決めら
れ、上限はタイマ５９２と論理積ゲート５９６との相互
接続によつて決められる。

【０１７６】同様に、システム２選択の場合には、下限
は論理積５９８とタイマ５９２との相互接続によつて決
められ、上限は論理積ゲート６００とタイマ５９２との
相互接続によつて決められる。論理和ゲート６０２の出
力は、選択されたシステムに対してウインドーが開いて
おり、適当な比較が行われるかもしれないことを示す。
論理和ゲート６０６の出力は、ウインドーが閉じてい
て、もし正確な比較が検出されないこと、その時間は比
較を続けるのに不適当であることを示す信号である。

【０１７７】ＥＣＨＯシステムの場合には、論理積ゲー
ト５９４をカウント９２で使用可能にし、論理積ゲート
５９６をカウント９６で使用可能にするのが適当であ
る。ＰＯＣＳＡＧシステムでは、論理積ゲート５９８を
カウント１２８で使用可能にし、論理積ゲート６００を
カウント１３２で使用可能にするのが適当である。

【０１７８】フリツプフロツプ６０４のＱ出力は時間ウ
インドーが開いていることを示す信号であり、この信号
は印加されて論理積ゲート５８２を使用可能にする。図
１８に詳述した累算器読出し信号もまた印加されて論理
積ゲート５８２を使用可能にし、論理和ゲート５８０を
介して動作する等しい出力又はより小さい出力とともに
ビツト速度検出信号を発生させる。論理積ゲート５８２
の出力は、ビツト速度が検出されたことを示す信号であ
る。この信号は、ビツト速度の追加テストか、ビツト速
度が正しいことを確認しつづけている間はラツチされた
検出および優先状態を維持するフリツプフロツプ５８６
からなるビツト速度検出ラツチに印加される。ウインド
ータイミング動作の期間中に比較が行われない場合に
は、論理和ゲート６０６の出力は、フリツプフロツプ６
０４のリセツテイング、論理積ゲート５８２の使用禁
止，タイマ５９２のリセツテイングおよび論理積ゲート
６１０の使用禁止によりウインドーを閉じる。この出力
はまたカウンタ５８４にクロツクパルスを供給し、その
カウンタの状態を１だけ進ませる。

【０１７９】ビツト速度が正確に検出されると、検出ビ
ツト速度信号がラツチされ、同じビツト速度が復号化の
経過期間中伝送されることを確認するために追加の測定
が行われる。ビツト速度を確認する試みが２回失敗する
と、カウンタ５８４の２¹出力はフリツプフロツプ５８
６のＲ端子に信号を発生させ、ラツチをはずして優先順
位決定動作を終了させ、適当なシステム特性の検出を確
認するためシステム選択動作を続行させ他のシステムを
探索させる。

【０１８０】図２０および図２１のデコーダを実施する
ためには、多数のＩＣのうちのどれを用いてもよいが、
下記の型が適当であり、それらはすべて上述してある。
即ち、ＲＯＭ５２０, ５２２, ５２４, ５２６, ５３
０, ５３２, ５３４および５３６にはＭＣ１４５２４型
デバイスが適当であり、加算器５４０, ５４２, ５４
４, ５４６, ５６０, ５６２, ５６４, ５６６および５
６８にはＭＣ１４００８型デバイスが適当であり、カウ
ンタ又はタイマ５９２にはＭＣ１４０４０型デバイスが
適当であり、Ｄ型レジスタ５７０および５７２にはＭＣ
１４０７６型デバイスが適当であり、比較器５７４およ
び５７６にはＭＣ１４５８５型デバイスが適当であり、
カウンタ５８４にはＭＣ１４０２４型デバイスが適当で
ある。

【０１８１】図２１はまた適合信号デコーダ用エネルギ
ー保全装置 (手段) も示す。更に詳しく後述するよう
に、等価なマイクロプロセツサの実施は内部的にエネル
ギー節約機能を与えることができるので、デコーダは、
新たな復号化構成を選択する間の時間中に遅延およびパ
ワーダウンを行うことによりエネルギー保全を行うため
カウンテイングシステムを必要とする。

【０１８２】カウンタ５８４の２¹出力は３段２進カウ
ンタのクロツク入力に接続される。カウンタ６２０の２
²出力端子はフリツプフロツプ６２２のセツト端子に接
続されている。フリツプフロツプ６２２のＱ出力端子は
論理和ゲート６２３の第１入力に接続されている。論理
和ゲート６２３の出力はカウンタ６２０のリセツト端子
に接続される。フリツプフロツプ６２２のＱバー出力端
子は多段２進カウンタ６２４のリセツト端子および論理
和ゲート６２５の第１入力に接続されている。論理和ゲ
ート６２６の第２入力は、ページヤ操作者 (オペレー
タ) がカウンタのエネルギー保全動作をオーバーライド
(override)し何時でもページヤ動作を再開できるように
する外部オーバーライド信号により供給される。論理和
ゲート６２５の出力はパワーアツプと示されている信号
で、この信号は図１１および図１２のデバイスに供給さ
れる。

【０１８３】クロツク１２０はカウンタ６２４のクロツ
ク端子に接続される。カウンタ６２４はいくつかの段を
有するカウンタとして規定されており、その動作には以
前に用いた１２段カウンタのうちのどれでも適してい
る。システム選択信号Ｓ１およびＳ２は論理積ゲート６
２６および６２８の第１入力に供給される。論理積ゲー
ト６２６および６２８への第２および第３入力は図示さ
れていないが、所望する時間遅延動作に応じてカウンタ
６２４の種々の段の入力端子のいづれかに接続されるも
のとされている。論理積ゲート６２６および６２８の出
力は論理和ゲート６３０の入力に接続される。論理和ゲ
ート６３０の出力はフリツプフロツプ６２２のリセツト
端子に接続される。

【０１８４】動作すると、エネルギー保全装置が働いて
ゲートされたクロツク信号を使用禁止にし、もしビツト
速度探索手続が数回の試みの後に適当なデジタル信号を
見出すのに失敗するとデコーダの大部分を使用禁止にす
る。デコーダはＣＭＯＳ論理素子で実施されるので、こ
のクロツク信号の使用禁止は、デコーダにより電力を低
下させ、従つてバツテリのエネルギーを保全するように
動作する。

【０１８５】特に、フエイルカウンタ(fail counter)５
８４がその２¹出力端子に出力信号を発生させ、現在の
システム選択に対して適当なビツト速度を発見するのに
失敗したことを示す度毎に、カウンタ６２０は１カウン
トだけ進む。４回連続して失敗すると、カウンタ６２０
はその２²出力端子に出力信号を発生させ、この信号は
フリツプフロツプ６２２をセツトする。フリツプフロツ
プ６２２がセツトされるとそのＱバー出力は使用禁止に
なり、その結果もし外部オーバーライド信号も使用禁止
になると、論理和６２５の出力におけるパワーアツプ出
力信号は低レベルに切換えられる。低レベルのパワーア
ツプ信号はゲート１２２の出力におけるゲートされたク
ロツク信号を使用禁止にする。同時に、フリツプフロツ
プ６２２のＱバー出力信号はカウンタ６２４からリセツ
ト状態を取り除き、カウンタ６２４はカウントし始め
る。システムの現在の状態の機能(function)とすること
ができる適当な時間に、選択フリツプフロツプ６１２,
論理積ゲート６２６又は６２８のうちの１方は使用可能
にされて、論理和ゲート６３０の出力に信号を発生さ
せ、この信号はフリツプフロツプ６２２をリセツトす
る。このリセツテイング動作はフリツプフロツプ６２２
のＱバー出力に可能化信号レベルを発生させ、今度はこ
れが論理和ゲート６２５の出力に高レベルパワーアツプ
信号を発生させる。正しいビツト速度を見出すためにま
た４回連続して失敗するまでシステムは使用可能な状態
になつている。論理和ゲート６２３は動作して４回だけ
の連続失敗がデコーダをして電力節約モードに逆転する
ことを保証する。という訳は論理積ゲート５８２からの
いかなるビツト速度検出信号もカウンタ６２０をリセツ
トするからである。

【０１８６】信号デコーダについては、カウンタ６２０
およびカウンタ６２４のいづれにもＭＣ１４０４０２進
カウンタを用いることが望ましい。同様に、フリツプフ
ロツプ６２２にはＭＣ１４０４３４進Ｒ−Ｓラツチを使
用できる。ＭＣ１４０４０の接続は上述した通りであ
り、Ｒ−Ｓフリツプフロツプの正しい接続は当業技術者
には自明である。

【０１８７】図２２, 図２３, 図２４, 図２５および図
２６は、図１〜図４および図６〜図２１に述べた適合信
号デコーダの動作と機能的に等価であるマイクロプロセ
ツサデバイスの動作を与えるプログラムのフローチヤー
トを示す。マイクロプロセツサの実施例については、再
び図５を参照すべきであり、この図５は、信号復号化デ
バイスの同一機能を行うためのマイクロプロセツサおよ
びフアームウエアのその関連補足図(complement)を示
す。図２２は、システムタイミングブロツク６５２に結
合された初期状態設定ブロツク６５０を示す。ブロツク
６５２の出力は“時間切れを待て" のブロツク６５４に
結合される。後に更に詳しく説明するように、ブロツク
６５４は、バツテリからの電力ドレイン (消費) を減ら
すためのエネルギー保全装置の一部として機能する。待
機ブロツク６５４の出力は、“入力をサンプルし記憶せ
よ" の指示ブロツク６５６に接続され、その出力は、デ
ータサンプル数が固定限界に一致するかどうかを決定す
る判断ブロツク６５８に接続される。判断ブロツク６５
８のノー (ＮＯ) 分岐は再び待機ブロツク６５４に結合
される。判断ブロツク６５８のイエス (ＹＥＳ) 分岐は
計算ブロツク６６０に結合される。サンプルレジスタが
データで満たされると、計算ブロツク６６０は、ビツト
速度比較動作におけるサンプルされたデータ間の相対的
差又は対応の計算を始める。計算ブロツク６６０の出力
は判断ブロツク６６２に結合される。判断ブロツク６６
２のイエス分岐ＲＣは図２３の初期状態設定ブロツク６
７０に結合される。判断ブロツク６６２のノー (ＮＯ)
分岐は、判断ブロツク６６４に結合される。判断ブロツ
ク６６４は更に４つのサンプルが得られたことを保証
し、ノー (ＮＯ) 分岐は再び“時間切れを待て" のブロ
ツク６５４に結合される。判断ブロツク６６４のイエス
(ＹＥＳ) 分岐は、次のシステムを選択するため選択ブ
ロツク６６６に接続される。“次のシステムを選択せ
よ" のブロツク６６６の出力は“システムタイミングを
セツトアツプせよ" のブロツク６５２に再び結合され
る。入口点ＲＢは後に詳述するように“次のシステムを
選択せよ" ブロツク６６６に結合される。

【０１８８】判断ブロツク６６２の肯定分岐に続いて、
図２３はシステム初期状態設定ブロツク６７０を示す。
ブロツク６７０の出力は“符号プラグメモリを読出せ"
のブロツク６７２に結合される。ブロツク６７２の出力
は“タイマをセツトアツプせよ" のブロツク６７４（セ
ツトアツプタイマ例えば１ビツトタイマ）に結合され、
タイマブロツク６７４の出力は“時間切れを待て" のブ
ロツク６７６に結合される。ブロツク６７６は入口点Ｒ
Ａを有し、これについては更に詳しく後述する。“時間
切れを待て" のブロツク６７６はまたデバイスに対する
エネルギー保全装置の一部をなしている。この待機ブロ
ツク６７６の出力は、“タイマを再び開始せよ" のブロ
ツク６７８に接続される。“タイマを再び開始せよ" の
ブロツク６７８の出力は判断ブロツク６８０に接続され
る。判断ブロツクは現在のワードが第２ワードかどうか
をテストする。判断ブロツク６８０からのイエス分岐は
判断ブロツク６８２に接続されている。ブロツク６８２
は検出ウインドーが終了したかどうかを決定する。判断
ブロツク６８２からのイエス分岐は、ワード１（第１ワ
ード）の再ロードを指示するブロツク６８４に接続され
ている。判断ブロツク６８０および６８２の否定(Negat
ive)分岐は、“ワード１（第１ワード）を基準レジスタ
１に再びロードせよ" のブロツク６８４の出力とともに
“入力をサンプルし記憶せよ" のブロツク６８６に接続
されている。ブロツク６８６は、個々のページングデバ
イスに対するアドレスワードを検出するのに用いられる
サンプリングおよび記憶動作を表わす。“入力をサンプ
ルし記憶せよ" のブロツク６８８の出力は、“サンプル
レジスタと基準レジスタ１を比較せよ" のブロツク６８
８に接続される。後に更に詳しく説明するように、この
点におけるレジスタ１はページヤアドレスワードを含
む。

【０１８９】比較ブロツク６８８の出力は、図２４にも
示されている英文字Ａで示されている接続点に接続され
ている。

【０１９０】図２４は判断ブロツク６９０に接続されて
いる点Ａを示す。判断ブロツク６９０からのワード検出
分岐は、これがワード２（第２ワード）かどうかを決め
る第２の判断ブロツク６９２に接続されている。判断ブ
ロツク６９２からの否定分岐は、ワード２（第２ワー
ド）のローデイングおよびタイマの再開始を命令するブ
ロツク６９４に接続されている。判断ブロツク６９２か
らのイエス分岐は、“警報フラグをセツトせよ" のブロ
ツク６９６に接続されている。“誤差をテストせよ" の
判断ブロツク６９０からのきわめて高いおよび低い限界
分岐、“ワード２（第２ワード）をロードしタイマを開
始せよ" のブロツク６９４、および、“警報フラグをセ
ツトせよ" のブロツク６９６の出力は判断ブロツク６９
８に接続される。

【０１９１】接続点Ｂで終了する次の一連のテストおよ
び指令ブロツクはＥＣＨＯシステムだけに印加可能であ
る。このことはＥＣＨＯシステムが２つの独立したシス
テムを有するこという事実からきている。判断ブロツク
６９８はこれが第２アドレスワードかどうかをテストす
る。Ｓ２ＰＯＣＳＡＧシステムの指定の期間中にとられ
る分岐である判断ブロツク６９８のノー (ＮＯ) 分岐
は、接続点Ｂに接続される。判断ブロツク６９８のイエ
ス (ＹＥＳ) 分岐は、サンプルレジスタと基準レジスタ
２の基準とを比較するブロツク７００に接続される。比
較ブロツク７００の出力は判断ブロツク７０２に接続さ
れる。判断ブロツク７０２は、ブロツク７００により指
令される比較動作に対する誤差限界をテストする。判断
ブロツク７０２からのワード検出分岐は判断ブロツク７
０４に接続される。判断ブロツク７０４はこれが第２ワ
ードであるかどうかをテストする。判断ブロツク７０４
からのノー (ＮＯ) 分岐は、第２ワードをロードしウイ
ンドータイマを再び開始させるブロツク７０６に接続さ
れる。判断ブロツク７０４のイエス分岐は“警報フラグ
をセツトせよ" のブロツク７０８に接続される。“誤差
をテストせよ" の判断ブロツク７０２からのきわめて高
い又は低い限界分岐、“第２ワードをロードしウインド
ータイマを開始せよ" のブロツク７０６の出力、および
“警報フラグをセツトせよ" のブロツク７０８の出力は
すべて出口点Ｂに接続される。

【０１９２】図２５は、判断ブロツク７１０に接続され
た点Ｂを示す。判断ブロツク７１０は警報フラグがセツ
トされたかどうかを決定する。判断ブロツク７１０から
のイエス (ＹＥＳ) 分岐は“符号メモリオプシヨンを検
査せよ" のブロツク７１２に接続される。ブロツク７１
２の出力は割当てられた警報出力を開始せよ" のブロツ
ク７１４に接続される。ブロツク７１４の出力は判断ブ
ロツク７１６に接続される。ブロツク７１６はもし外部
リセツト信号が受信されたり、又は自動時間切れリセツ
トが発生すると警報出力をリセツトする。判断ブロツク
７１６の否定(Negative)分岐はその入力に戻されて接続
される。判断ブロツク７１６のイエス (ＹＥＳ) 分岐は
警報再生初期状態設定ブロツク７１８に接続される。警
報再生初期状態設定ブロツク７１８の出力は警報フラグ
セツト判断ブロツク７１０の否定分岐とともに判断ブロ
ツク７２０に接続される。判断ブロツク７２０はビツト
速度を再テストするのに適当な時間かどうかをテストす
る。判断ブロツク７２０からのイエス分岐は“サンプル
レジスタの相対的差を計算せよ" のブロツク７２２に接
続される。ブロツク７２２は上述したブロツク６６０と
同じであることが観察される。計算ブロツク７２２の出
力は判断ブロツク７２４に接続される。判断ブロツク７
２４は上述した判断ブロツク６６２と同じであることが
観察される。判断ブロツク７２４のノー (ＮＯ) 分岐は
接続点Ｃに接続される。判断ブロツク７２０のノー分岐
および判断ブロツク７２４のイエス (ＹＥＳ) 分岐は出
口点ＲＡに接続される。出口点ＲＡは図２３に指定した
入口点ＲＡに対応するものであることが思い起されるで
あろう。

【０１９３】図２６は、第４サンプルがテストされたか
どうかを決定する判断ブロツク７２６に接続された点Ｃ
を示す。判断ブロツク７２６からのイエス分岐は、フエ
イルカウンタ(fail counter)がその限界にあるかどうか
を決定する判断ブロツク７２８に接続される。判断ブロ
ツク７２８からのイエス分岐は、現在の選択されたシス
テムがもはや検出されつつないことを示す情報ブロツク
７３０に接続される。情報ブロツク７３０は点線で(in
phantom)図示してあるブロツク７３２を介して出口点Ｒ
Ｂに接続される。出口点ＲＢは、“次のシステムを選択
せよ" のブロツク６６６に接続されている図２２の入口
点ＲＢに対応するものであることが思い出されるであろ
う。判断ブロツク７２６からのノー (ＮＯ) 分岐および
判断ブロツク７２８からのノー (ＮＯ) 分岐は出口点Ｒ
Ａに接続されており、これはまた図２３のブロツク６７
６への入口点である。ブロツク７３２は、任意選択パワ
ーダウンタイマであり、このタイマは上述した待機ブロ
ツク６５４および６７６とともに動作してこのシステム
におけるエネルギー保全を行う。ブロツク７３２の出力
は出口点ＲＢに接続される。出口点ＲＢは図２２の入口
点ＲＢに対応するものであることが思い出されるであろ
う。

【０１９４】機能的には、フローチヤートで示したプロ
グラムは、マイクロコンピユータに対して適合信号復号
器 (デコーダ) ときわめてよく似た方法で機能するよう
に指示する。従つて、ブロツク６５０で開始する何らか
の初期状態設定ターンオン手続後に、プログラム順序
(シーケンス) は、入力信号がビツト速度ブロツク６６
０に対し許容限界内にあるデジタルビツト流れかどうか
を決定するためサンプルデータがテストされる前に、サ
ンプルレジスタをデータサンプル (ＥＣＨＯの場合には
Ｌ＝９２, ＰＯＣＳＡＧの場合にはＬ＝１２８) で満た
すことを指示する。若しビツト速度が見出されたら、プ
ログラムブロツク６６２はプログラムに対してデータの
復号化開始を指示し、アドレス信号が伝送されつつある
かどうかを決定する。

【０１９５】プログラムは、入力が適当な時間にサンプ
ルされ (ブロツク６７６〜６８６)、サンプルが適当な
基準レジスタ１に記憶される (ブロツク６８６) ように
指示する。次に、サンプルレジスタの内容が符号プラグ
メモリに含まれる１つ又はそれ以上のアドレスと比較さ
れる。ブロツク６９０, ６９２, ６９４および６９６に
示される段階では、サンプルは適合信号デコーダに用い
られる方法と同様な方法によりアドレスワードと比較さ
れる。しかし、ブロツク７００, ７０２, ７０４, ７０
６および７０８により示される段階では、サンプルレジ
スタは第２アドレスと比較され、これは適合信号デコー
ダが持つていない特徴である。このブロツクは、順次ワ
ードおよびそれらの反転の８つの可能な組合せが指示さ
れうるようにする。ＰＯＣＳＡＧシステムは２つの独立
したアドレス割当てを与えないので、プログラムのこの
部分はＰＯＣＳＡＧシステムが復号化されつつある時は
バイパスされる。

【０１９６】復号化段階の各々において、もし割当てら
れたアドレス信号が受信されるとプログラムは警報信号
を発生させ、この警報信号又はフラグはブロツク７１
０, ７１２, ７１４, ７１６および７１８により表わさ
れるプログラムの部分において復号化され、適当な警報
信号が発生する。適合信号デコーダにおける場合と同様
に、警報の形式は符号プラグに含まれる情報により決定
される。

【０１９７】最後に、入力信号は周期的に再テストさ
れ、正しいビツト速度が尚受信されつつあるかどうかを
決定し、この機能はブロツク７２０, ７２２, ７２４,
７２６, ７２８および７３０によつて与えられる。もし
ビツト速度テストが適当なビツト速度が受信されていな
いことを示すと、フアームウエアシステムは適合信号デ
コーダと丁度同じように機能して、別のシステム復号化
構成を探索する。

【０１９８】任意選択パワーダウンタイマブロツク７３
２は、外部入力の制御の下で、適合信号デコーダに対す
る動作と正確に類似している方法で所定の時間の間デコ
ーダの動作を停止させる。この後者のモードはバツテリ
におけるエネルギー保全を行う。更に、別のエネルギー
保全手段が、適合信号デコーダにおける対応物(counter
-part)を有しないマイクロプロセツサ実施例のためのフ
アームウエアプログラミングに組みこまれている。即
ち、フアームウエアの組織化および排除の結果として、
マイクロプロセツサは典型的にプログラムループを実行
し、このループはサンプル間の時間より短い時間でサン
プルごとの復号化動作を指示する。次に、マイクロプロ
セツサは、次のデータサンプルを処理する時間までは、
自らの電力を低ドレインモードに下げる。この動作モー
ドは、フアームウエアプログラムと、マイクロプロセツ
サの内部回路の大部分からクロツク信号を取り除くこと
によつてそのマイクロプロセツサの電力ドレインを劇的
に減少させる１４６８０５ＣＭＯＳマイクロプロセツサ
の独特な待機および停止命令との組合せによつて可能と
なる。

【０１９９】本発明の等価なマイクロプロセツサ実施例
の詳細な説明を完全なものとするために、メモリに記録
された詳細な情報とともにプログラム表が含まれてい
る。表３はマイクロプロセツサに含まれている全フアー
ムウエアプログラムのメモリコアダンプである。このプ
ログラムの主な機能的動作は図２２〜図２６のフローチ
ヤートによつて説明されている。フローチヤートに指定
されている主なプログラムモジユールもまたＲＯＭ１２
に含まれているものとして図５に示されている。

【０２００】

【表３】

【０２０１】本発明の特定の実施例を上記に示し説明し
たが、当業技術者は更に変更および改良を行うであろ
う。ここに開示し主張した基本的原理を保持しているす
べての変更は本発明の範囲内にある。

【図面の簡単な説明】

【図１】等価な好ましい実施例を図示した本発明の機能
ブロツク図である。

【図２】等価な好ましい実施例を図示した本発明の更に
詳細な機能ブロツク図である。

【図３】好ましい実施例の共通の下部構成を図示した機
能ブロツク図である。

【図４】好ましい実施例の共通の機能的下部構造の更に
詳細なブロツク図である。

【図５】本発明のマイクロコンピユータ実施例の機能
的, 概略図の組合せを示す。

【図６】本発明の好ましい実施例に対する１つの第１デ
ータ符号化システム用の説明図である。

【図７】本発明の好ましい実施例に対する１つの第１デ
ータ符号化システム用の説明図である。

【図８】本発明の好ましい実施例に対する１つの第１デ
ータ符号化システム用の説明図である。

【図９】本発明の好ましい実施例に対する第２データ符
号化システム用の説明図である。

【図１０】本発明の好ましい実施例に対する第２データ
符号化システム用の説明図である。

【図１１】好ましい実施例の共通の下部構造の詳細な機
能ブロツク図である。

【図１２】好ましい実施例の等価なデータサンプリング
動作, シーケンス動作に対する電気的構成を示す。

【図１３】波形Ａ乃至Ｊは、図１２の動作構成に対する
種々のタイミング図を示す。

【図１４】図１１の概要図の多重変換装置部分の詳細な
電気的構成を示す。

【図１５】図１１の概要図の多重変換装置部分の詳細な
電気的構成を示す。

【図１６】波形Ａ乃至Ｍは、図１４, 図１５の構成に対
する種々のタイミング図を示す。

【図１７】図１１の排他的論理和 (ＯＲ) アレイ部分の
詳細な電気的構成を示す。

【図１８】図１１の加算器／累算器部分の詳細な電気的
構成を示す。

【図１９】図１１の誤差(error) 比較器部分の詳細な電
気的構成を示す。

【図２０】図１１のビツト速度検出部分の詳細な構成を
示す。

【図２１】図１１のビツト速度検出部分の詳細な構成を
示す。

【図２２】本発明の好ましい実施例のマイクロコンピユ
ータ実行の詳細なフローチヤートを示す。

【図２３】本発明の好ましい実施例のマイクロコンピユ
ータ実行の詳細なフローチヤートを示す。

【図２４】本発明の好ましい実施例のマイクロコンピユ
ータ実行の詳細なフローチヤートを示す。

【図２５】本発明の好ましい実施例のマイクロコンピユ
ータ実行の詳細なフローチヤートを示す。

【図２６】本発明の好ましい実施例のマイクロコンピユ
ータ実行の詳細なフローチヤートを示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ラフナサン，クプスワミイアメリカ合衆国テキサス州78759，オースチン，スクライブ・ドライブ，12311 番 (56)参考文献特開昭55−110441（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】通信チヤンネル上に伝送された符号化信
号を検出する通信用受信機と、制限された容量のバツテリと、所定のシーケンスの信号を含む符号メモリと、前記バツテリに結合され、前記通信用受信機から検出さ
れた符号化信号に応答して前記符号化信号をリアルタイ
ムに処理するデコーダとを具備し、前記デコーダは、前記バツテリからの供給電力に応じて
リアルタイムに完全復号化処理能力を発揮する第１の動
作モードと、前記リアルタイムに完全復号化処理能力を
発揮する第１の動作モードが不必要な場合には前記バツ
テリから減少化された供給電力に応じて限定的な処理能
力を発揮する第２の動作モードとからなる、２つの動作
モードを有し、更に、前記デコーダは前記符号メモリに結合された比較
器を含み、前記検出された符号化信号が前記所定のシー
ケンスの信号と相関する時を決定し、かつ前記比較器は
前記検出された符号化信号が前記所定のシーケンスの信
号と相関する時には制御信号を発生することを特徴と
し、更に、前記バツテリと前記デコーダとの間に結合され、
前記デコーダに応答して前記デコーダの前記第１の動作
モードを維持する第１の電力レベルを設定し、かつ前記
デコーダの前記第２の動作モードを維持し、前記第１の
電力レベルよりも低いレベルの第２の電力レベルを設定
するＤＣ−ＤＣ電力変換器と、及び前記比較器に結合さ
れかつ前記制御信号に応答してメツセージの受信をユー
ザに信号表示する表示器とを具備する携帯用通信システ
ムメツセージ受信装置。
【請求項２】前記デコーダは更に時間信号を設定する
内部クロツクと、前記時間信号に応答して前記符号化信
号を時間多重化サンプリングする手段と、及びサンプル
を記憶して前記符号化信号内に含まれるデイジタル情報
をリアルタイムに信号処理する手段とを具備することを
特徴とする請求項１記載の携帯用通信システムメツセー
ジ受信装置。
【請求項３】前記内部クロツクからの前記時間信号の
周波数を変更して、前記リアルタイムに完全復号化処理
能力を発揮する必要がある時には、前記デコーダの前記
第１の動作モードを設定し、前記リアルタイムに完全復
号化処理能力を発揮する必要がない時には前記デコーダ
の前記第２の動作モードを設定する手段を更に含むこと
を特徴とする請求項２記載の携帯用通信システムメツセ
ージ受信装置。
【請求項４】前記デコーダは、更に、前記時間信号に
応答して前記符号化信号の検出とは独立に、前記デコー
ダ用の動作機能を制御する手段を含むことを特徴とする
請求項３記載の携帯用通信システムメツセージ受信装
置。
【請求項５】前記内部クロツクを外部通信システムク
ロツクに同期させる手段を更に含むことを特徴とする請
求項４記載の携帯用通信システムメツセージ受信装置。
【請求項６】前記デコーダに応答して、前記携帯用通
信システムメツセージ受信装置の予め選択された機能を
一時的にデイスエーブルにすることによつて、前記バツ
テリの消費電力を低減化する手段を更に含むことを特徴
とする請求項５記載の携帯用通信システムメツセージ受
信装置。
【請求項７】前記表示器は、前記携帯用通信システム
メツセージ受信装置に対するメツセージが受信された時
に、信号表示を与える音響周波数表示器を具えることを
特徴とする請求項６記載の携帯用通信システムメツセー
ジ受信装置。
【請求項８】前記符号メモリを含む置換可能な符号メ
モリ手段を更に含むことを特徴とする請求項７記載の携
帯用通信システムメツセージ受信装置。
【請求項９】通信チヤンネル上に伝送された符号化信
号を検出する通信用受信機と、制限された容量のバツテリと、所定のシーケンスの信号を含む符号メモリと、前記バツテリに結合され、固定メモリと相互接続されて
復号化ルーチンを含むマイクロプロセツサを具え、前記
通信用受信機から検出された符号化信号に応答して前記
符号化信号をリアルタイムに処理するマイクロコンピユ
ータとを具備し、前記マイクロコンピユータは、前記バツテリからの供給
電力に応じてリアルタイムに完全復号化処理能力を発揮
する第１の動作モードと、前記リアルタイムに完全復号
化処理能力を発揮する第１の動作モードが不必要な場合
には前記バツテリからの減少化された供給電力に応じて
限定的な処理能力を発揮する第２の動作モードとからな
る、２つの動作モードを有し、更に、前記マイクロコンピユータは比較器手段を含み、
前記検出され処理された符号化信号が前記所定のシーケ
ンスの信号と相関する時を決定し、かつ前記比較器手段
は前記検出され処理された符号化信号が前記所定のシー
ケンスの信号と相関する時には制御信号を発生すること
を特徴とし、更に、前記バツテリと前記マイクロコンピユータとの間
に結合され、前記マイクロコンピユータに応答して前記
マイクロコンピユータの前記第１の動作モードを維持す
る第１の電力レベルを設定し、かつ更に前記マイクロコ
ンピユータの前記第２の動作モードを維持し、前記第１
の電力レベルよりも低いレベルの第２の電力レベルを設
定するＤＣ−ＤＣ電力変換器と、及び前記マイクロコンピユータに結合され、前記制御信号に
応答してメツセージの受信をユーザに信号表示する表示
器とを具備する携帯用通信システムメツセージ受信装
置。
【請求項１０】前記マイクロコンピユータは更に時間
信号を設定する内部クロツクと、前記時間信号に応答し
て前記符号化信号を時間多重化サンプリングする手段
と、及びサンプルを記憶して前記符号化信号内に含まれ
るデイジタル情報をリアルタイムに信号処理する手段と
を具備することを特徴とする請求項９記載の携帯用通信
システムメツセージ受信装置。
【請求項１１】前記内部クロツクからの前記時間信号
の周波数を変更して、前記リアルタイムに完全復号化処
理能力を発揮する必要がある時には前記マイクロコンピ
ユータの前記第１の動作モードを設定し、前記リアルタ
イムに完全復号化処理能力を発揮する必要がない時には
前記マイクロコンピユータの前記第２の動作モードを設
定する手段を更に含むことを特徴とする請求項１０記載
の携帯用通信システムメツセージ受信装置。
【請求項１２】前記マイクロコンピユータは、更に、
前記内部クロツクに応答して前記符号化信号の検出とは
独立に、前記携帯用通信システムメツセージ受信装置用
の動作機能を制御する手段を含むことを特徴とする請求
項１１記載の携帯用通信システムメツセージ受信装置。
【請求項１３】前記内部クロツクを外部通信システム
クロツクと同期させる手段を更に含むことを特徴とする
請求項１２記載の携帯用通信システムメツセージ受信装
置。
【請求項１４】前記マイクロコンピユータに応答し
て、前記携帯用通信システムメツセージ受信装置の予め
選択された機能を一時的にデイスエーブルにすることに
よつて、前記バツテリの消費電力を低減化する手段を更
に含むことを特徴とする請求項１３記載の携帯用通信シ
ステムメツセージ受信装置。
【請求項１５】前記表示器は、個別の携帯用通信シス
テムメツセージ受信装置に対する符号化信号が受信され
た時に、信号表示を与える音響周波数表示器を具えるこ
とを特徴とする請求項１４記載の携帯用通信システムメ
ツセージ受信装置。
【請求項１６】前記符号メモリは、前記固定メモリ内
に完全に含まれ、かつ前記固定メモリの一部分であるこ
とを特徴とする請求項１５記載の携帯用通信システムメ
ツセージ受信装置。
【請求項１７】前記符号メモリを含む置換可能な符号
メモリ手段を更に具えることを特徴とする請求項１６記
載の携帯用通信システムメツセージ受信装置。