JP2000022776A - シリアルデータ受信装置 - Google Patents
シリアルデータ受信装置Info
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- 230000005540 biological transmission Effects 0.000 claims description 21
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0262—Arrangements for detecting the data rate of an incoming signal
Abstract
(57)【要約】
【課題】 マスタ装置がスレーブ装置からシリアルデー
タを受信する際に、マスタ装置の受信速度および受信デ
ータ長をスレーブ装置に合わせるための設定を容易に行
えるようにする。 【解決手段】 スレーブ装置１０２からのシリアルデー
タを受信するシフトレジスタ１０８と、シフトレジスタ
１０８が受信した最初のデータの受信速度およびまたは
受信データ長を判断するデコーダ１１０と、デコーダ１
１０による判断結果を格納する状態レジスタ１１１と、
状態レジスタ１１１に格納された値によって２番目以降
の受信速度およびまたは受信データ長を決定する制御回
路１０９とを備える。
タを受信する際に、マスタ装置の受信速度および受信デ
ータ長をスレーブ装置に合わせるための設定を容易に行
えるようにする。 【解決手段】 スレーブ装置１０２からのシリアルデー
タを受信するシフトレジスタ１０８と、シフトレジスタ
１０８が受信した最初のデータの受信速度およびまたは
受信データ長を判断するデコーダ１１０と、デコーダ１
１０による判断結果を格納する状態レジスタ１１１と、
状態レジスタ１１１に格納された値によって２番目以降
の受信速度およびまたは受信データ長を決定する制御回
路１０９とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアルデータの
送受信を行う際の受信装置に関する。
送受信を行う際の受信装置に関する。
【０００２】
【従来の技術】図４は従来のシリアルデータ受信装置の
構成を示す。図４において、４０１はマスタ装置であ
り、シリアルデータ受信装置が搭載されている。４０２
はスレーブ装置（シリアルポートＲＯＭ）であり、マス
タ装置４０１に設けられているデータ端子４０３および
クロック端子４０４に、データ配線４０５およびクロッ
ク配線４０６を通じて接続されている。マスタ装置４０
１は、分周器４０７によって生成されるクロックをシフ
トレジスタ４０８等のマスタ装置内の回路に供給すると
ともに、クロック端子４０４からクロック配線４０６を
通じてシリアルポートＲＯＭ４０２に供給している。マ
スタ装置４０１は、シリアルポートＲＯＭ４０２からデ
ータを、データ配線４０５およびデータ端子４０３を通
じてシフトレジスタ４０８により受信する。受信したデ
ータは、データレジスタ４０９に格納され、シリアル受
信動作が完了する。マスタ装置４０１内でシリアル受信
データを利用する場合は、マスタ装置データリードイネ
ーブル４１９を介して読み込み信号４１０をアクティブ
にする。これにより、スリーステートバッファ４１１を
介してデータバス４１２に受信データが出力され、マス
タ装置データバス出力端子４２０から受信データを外部
に出力する。制御回路４１３は、マスタ装置４０１全体
を制御するとともに、スレーブ出力イネーブル４１４端
子を通じてスレーブ装置の出力イネーブル端子４１５を
制御する。
構成を示す。図４において、４０１はマスタ装置であ
り、シリアルデータ受信装置が搭載されている。４０２
はスレーブ装置（シリアルポートＲＯＭ）であり、マス
タ装置４０１に設けられているデータ端子４０３および
クロック端子４０４に、データ配線４０５およびクロッ
ク配線４０６を通じて接続されている。マスタ装置４０
１は、分周器４０７によって生成されるクロックをシフ
トレジスタ４０８等のマスタ装置内の回路に供給すると
ともに、クロック端子４０４からクロック配線４０６を
通じてシリアルポートＲＯＭ４０２に供給している。マ
スタ装置４０１は、シリアルポートＲＯＭ４０２からデ
ータを、データ配線４０５およびデータ端子４０３を通
じてシフトレジスタ４０８により受信する。受信したデ
ータは、データレジスタ４０９に格納され、シリアル受
信動作が完了する。マスタ装置４０１内でシリアル受信
データを利用する場合は、マスタ装置データリードイネ
ーブル４１９を介して読み込み信号４１０をアクティブ
にする。これにより、スリーステートバッファ４１１を
介してデータバス４１２に受信データが出力され、マス
タ装置データバス出力端子４２０から受信データを外部
に出力する。制御回路４１３は、マスタ装置４０１全体
を制御するとともに、スレーブ出力イネーブル４１４端
子を通じてスレーブ装置の出力イネーブル端子４１５を
制御する。
【０００３】上記の受信動作における受信速度は、マス
タ装置４０１に設けられている受信速度設定端子４１
６、４１７によって外部から設定され、受信データ長
は、受信データ長設定端子４１８により外部から設定さ
れる。図４の場合では、２本の受信速度設定端子４１
６、４１７が設けられているので、最大４種類の受信速
度が外部から設定可能である。また、１本の受信データ
長設定端子４１８が設けられているので、最大２種類の
受信データ長が外部から設定可能である。
タ装置４０１に設けられている受信速度設定端子４１
６、４１７によって外部から設定され、受信データ長
は、受信データ長設定端子４１８により外部から設定さ
れる。図４の場合では、２本の受信速度設定端子４１
６、４１７が設けられているので、最大４種類の受信速
度が外部から設定可能である。また、１本の受信データ
長設定端子４１８が設けられているので、最大２種類の
受信データ長が外部から設定可能である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のシリアルデータ受信装置では、受信速度および受信
データ長の設定を、受信速度設定端子および受信データ
長設定端子を用いて外部から行っていたので、人手によ
る設定工程が必要であり、マスタ装置に接続されるスレ
ーブ装置が、送信速度や受信データ長が異なるものに変
更された場合は、再設定しなければならないという問題
があった。また、マスタ装置がＬＳＩであった場合、外
部ピンを数本設けなければならず、コスト要求の厳しい
場合には、チップサイズ、ピン数、パッケージサイズな
ど、コスト増大の要因になっていた。さらに、ピン数削
減のために、シリアルデータ受信装置に接続する可能性
のあるスレーブ装置の中で、通信速度の遅いものの仕様
に固定させてしまうと、接続される機器の性能を引き出
すことができず、通信時間が長くなってしまい、データ
受信後の処理が遅くなってしまうという問題があった。
来のシリアルデータ受信装置では、受信速度および受信
データ長の設定を、受信速度設定端子および受信データ
長設定端子を用いて外部から行っていたので、人手によ
る設定工程が必要であり、マスタ装置に接続されるスレ
ーブ装置が、送信速度や受信データ長が異なるものに変
更された場合は、再設定しなければならないという問題
があった。また、マスタ装置がＬＳＩであった場合、外
部ピンを数本設けなければならず、コスト要求の厳しい
場合には、チップサイズ、ピン数、パッケージサイズな
ど、コスト増大の要因になっていた。さらに、ピン数削
減のために、シリアルデータ受信装置に接続する可能性
のあるスレーブ装置の中で、通信速度の遅いものの仕様
に固定させてしまうと、接続される機器の性能を引き出
すことができず、通信時間が長くなってしまい、データ
受信後の処理が遅くなってしまうという問題があった。
【０００５】本発明は、このような従来の問題を解決す
るものであり、受信速度および受信データ長の設定を容
易に行うことのできるシリアルデータ受信装置を提供す
ることを目的とする。
るものであり、受信速度および受信データ長の設定を容
易に行うことのできるシリアルデータ受信装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、１番目のデータを判断データと規定し、
従来のシリアルデータ受信装置に判断手段を加えること
により、２番目以降のシリアルデータの受信速度および
受信データ長を決定するようにしたものである。これに
より、１番目のデータを判断データとして２番目以降の
シリアルデータの受信を容易に最適化することができ、
外部に設定端子を設ける必要もなく、シリアルデータ受
信装置に接続されたシリアルデータ送信装置の機能を最
大限に引き出すことができる。
成するために、１番目のデータを判断データと規定し、
従来のシリアルデータ受信装置に判断手段を加えること
により、２番目以降のシリアルデータの受信速度および
受信データ長を決定するようにしたものである。これに
より、１番目のデータを判断データとして２番目以降の
シリアルデータの受信を容易に最適化することができ、
外部に設定端子を設ける必要もなく、シリアルデータ受
信装置に接続されたシリアルデータ送信装置の機能を最
大限に引き出すことができる。
【０００７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、シリアルデータを受信する際に、最初に受信するデ
ータを判断データとし、この判断データのデコード結果
に応じて、２番目以降のデータを受信する際の受信速度
を決定することを特徴とするシリアルデータ受信装置で
あり、受信速度の設定を容易に行えるという作用を有す
る。
は、シリアルデータを受信する際に、最初に受信するデ
ータを判断データとし、この判断データのデコード結果
に応じて、２番目以降のデータを受信する際の受信速度
を決定することを特徴とするシリアルデータ受信装置で
あり、受信速度の設定を容易に行えるという作用を有す
る。
【０００８】本発明の請求項２に記載の発明は、シリア
ルデータを受信する際に、最初に受信するデータを判断
データとし、この判断データのデコード結果に応じて、
２番目以降のデータを受信する際の受信データ長を決定
することを特徴とするシリアルデータ受信装置であり、
受信データ長の設定を容易に行えるという作用を有す
る。
ルデータを受信する際に、最初に受信するデータを判断
データとし、この判断データのデコード結果に応じて、
２番目以降のデータを受信する際の受信データ長を決定
することを特徴とするシリアルデータ受信装置であり、
受信データ長の設定を容易に行えるという作用を有す
る。
【０００９】本発明の請求項３に記載の発明は、シリア
ルデータを受信する際に、最初に受信するデータを判断
データとし、この判断データのデコード結果に応じて、
２番目以降のデータを受信する際の受信速度および受信
データ長を決定することを特徴とするシリアルデータ受
信装置であり、受信速度および受信データ長の設定を容
易に行えるという作用を有する。
ルデータを受信する際に、最初に受信するデータを判断
データとし、この判断データのデコード結果に応じて、
２番目以降のデータを受信する際の受信速度および受信
データ長を決定することを特徴とするシリアルデータ受
信装置であり、受信速度および受信データ長の設定を容
易に行えるという作用を有する。
【００１０】本発明の請求項４に記載の発明は、外部か
らのシリアルデータを受信するシフトレジスタと、前記
シフトレジスタが受信した最初のデータの送信速度を判
断するデコーダと、前記デコーダによる判断結果を格納
する状態レジスタと、前記状態レジスタに格納された値
によって２番目以降の受信速度およびまたは受信データ
長を決定する制御回路とを備えたシリアルデータ受信装
置であり、受信速度およびまたは受信データ長の設定を
容易に行えるという作用を有する。
らのシリアルデータを受信するシフトレジスタと、前記
シフトレジスタが受信した最初のデータの送信速度を判
断するデコーダと、前記デコーダによる判断結果を格納
する状態レジスタと、前記状態レジスタに格納された値
によって２番目以降の受信速度およびまたは受信データ
長を決定する制御回路とを備えたシリアルデータ受信装
置であり、受信速度およびまたは受信データ長の設定を
容易に行えるという作用を有する。
【００１１】（実施の形態１）以下、本発明の実施の形
態を図面を参照して説明する。図１は本発明の実施の形
態におけるシリアルデータ受信装置の構成を示す。図１
において、１０１はマスタ装置であり、シリアルデータ
受信装置が搭載されている。１０２はスレーブ装置（シ
リアルポートＲＯＭ）であり、マスタ装置１０１に設け
られているデータ端子１０３およびクロック端子１０４
に、データ配線１０５およびクロック配線１０６により
接続されている。マスタ装置１０１は、分周器１０７に
よって生成されるクロックをシフトレジスタ１０８等の
マスタ装置内の回路に供給するとともに、クロック端子
１０４からクロック配線４０６を通じてシリアルポート
ＲＯＭ１０２に供給している。１０９は制御回路であ
り、シリアルデータ受信器の動作を制御する。１１０は
デコーダであり、シリアルデータ受信したデータの値を
デコードする。１１１は状態レジスタであり、デコーダ
１１０でデコードした結果を格納する。１１２はデータ
レジスタであり、シフトレジスタ１０８によって受信さ
れたデータを格納する。１１３はスリーステートバッフ
ァであり、マスタ装置データリードイネーブル１１８を
介して読み込み信号１１４をアクティブにすることによ
り、マスタ装置内データバス１１５に出力し、マスタ装
置データバス出力端子１１９から受信データを外部に出
力する。１１６はマスタ装置出力イネーブル端子であ
り、シリアルポートＲＯＭ１０２のデータ出力イネーブ
ル端子１１７と接続されている。
態を図面を参照して説明する。図１は本発明の実施の形
態におけるシリアルデータ受信装置の構成を示す。図１
において、１０１はマスタ装置であり、シリアルデータ
受信装置が搭載されている。１０２はスレーブ装置（シ
リアルポートＲＯＭ）であり、マスタ装置１０１に設け
られているデータ端子１０３およびクロック端子１０４
に、データ配線１０５およびクロック配線１０６により
接続されている。マスタ装置１０１は、分周器１０７に
よって生成されるクロックをシフトレジスタ１０８等の
マスタ装置内の回路に供給するとともに、クロック端子
１０４からクロック配線４０６を通じてシリアルポート
ＲＯＭ１０２に供給している。１０９は制御回路であ
り、シリアルデータ受信器の動作を制御する。１１０は
デコーダであり、シリアルデータ受信したデータの値を
デコードする。１１１は状態レジスタであり、デコーダ
１１０でデコードした結果を格納する。１１２はデータ
レジスタであり、シフトレジスタ１０８によって受信さ
れたデータを格納する。１１３はスリーステートバッフ
ァであり、マスタ装置データリードイネーブル１１８を
介して読み込み信号１１４をアクティブにすることによ
り、マスタ装置内データバス１１５に出力し、マスタ装
置データバス出力端子１１９から受信データを外部に出
力する。１１６はマスタ装置出力イネーブル端子であ
り、シリアルポートＲＯＭ１０２のデータ出力イネーブ
ル端子１１７と接続されている。
【００１２】以上のように構成されたシリアルデータ受
信装置の動作について説明する。まず、受信速度を決定
する際の動作について説明する。マスタ装置１０１がシ
リアルポートＲＯＭ１０２からのデータを受信する際
に、制御回路１０９は、シリアルポートＲＯＭ１０２の
データ出力イネーブル端子１１７をアクティブにし、分
周器１０７は、データ受信クロックを生成してシリアル
ポートＲＯＭ１０２にクロックを供給する。これによ
り、シリアルポートＲＯＭ１０２から１番目のデータが
シフトレジスタ１０８により受信される。この時のクロ
ックの速度は、マスタ装置１０１に接続されるスレーブ
装置の中で、データ送信速度の仕様が最も遅いものと同
一にする。
信装置の動作について説明する。まず、受信速度を決定
する際の動作について説明する。マスタ装置１０１がシ
リアルポートＲＯＭ１０２からのデータを受信する際
に、制御回路１０９は、シリアルポートＲＯＭ１０２の
データ出力イネーブル端子１１７をアクティブにし、分
周器１０７は、データ受信クロックを生成してシリアル
ポートＲＯＭ１０２にクロックを供給する。これによ
り、シリアルポートＲＯＭ１０２から１番目のデータが
シフトレジスタ１０８により受信される。この時のクロ
ックの速度は、マスタ装置１０１に接続されるスレーブ
装置の中で、データ送信速度の仕様が最も遅いものと同
一にする。
【００１３】マスタ装置１０１に接続されるスレーブ装
置が出力する１番目のデータは、スレーブ装置が送信す
ることが可能な送信速度を、マスタ装置が識別するため
の判断データとして活用し、マスタ装置に接続されるス
レーブ装置の送信可能な送信速度の間で一義的に決定さ
れる。例えば、マスタ装置１０１に接続されるスレーブ
装置の種類が４種類であり、データ長が８ビットである
場合、以下のように判断データを規定する。 スレーブ装置Ａ：送信周波数＝Ｔａ(Hz)：判断ビット＝
１１１１１１１１ スレーブ装置Ｂ：送信周波数＝Ｔｂ(Hz)：判断ビット＝
００００００００ スレーブ装置Ｃ：送信周波数＝Ｔｃ(Hz)：判断ビット＝
１０１０１０１０ スレーブ装置Ｄ：送信周波数＝Ｔｄ(Hz)：判断ビット＝
０１０１０１０１ 但し、Ｔａ＜Ｔｂ＜Ｔｃ＜Ｔｄとする。
置が出力する１番目のデータは、スレーブ装置が送信す
ることが可能な送信速度を、マスタ装置が識別するため
の判断データとして活用し、マスタ装置に接続されるス
レーブ装置の送信可能な送信速度の間で一義的に決定さ
れる。例えば、マスタ装置１０１に接続されるスレーブ
装置の種類が４種類であり、データ長が８ビットである
場合、以下のように判断データを規定する。 スレーブ装置Ａ：送信周波数＝Ｔａ(Hz)：判断ビット＝
１１１１１１１１ スレーブ装置Ｂ：送信周波数＝Ｔｂ(Hz)：判断ビット＝
００００００００ スレーブ装置Ｃ：送信周波数＝Ｔｃ(Hz)：判断ビット＝
１０１０１０１０ スレーブ装置Ｄ：送信周波数＝Ｔｄ(Hz)：判断ビット＝
０１０１０１０１ 但し、Ｔａ＜Ｔｂ＜Ｔｃ＜Ｔｄとする。
【００１４】シフトレジスタ１０８により１番目のデー
タが受信周波数Ｔａで受信されると、その受信データを
デコーダ１１０でデコードした後、制御回路１０９から
の制御信号により、デコード結果が状態レジスタ１１１
に格納される。制御回路１０９は、状態レジスタ１１１
に格納されている値によって、分周器１０７を制御して
分周比を変化させ、受信周波数をスレーブ装置毎に設定
し、２番目以降のデータ受信は設定後の受信速度で行
う。例えば、１番目の受信データが１１１１１１１１で
あった場合、２番目以降のデータの受信速度はＴａ(Hz)
で行い、１番目の受信データが００００００００であっ
た場合は、２番目以降の受信速度はＴｂ(Hz)で行い、１
番目の受信データが１０１０１０１０であった場合は、
２番目以降の受信速度はＴｃ(Hz)で行い、１番目の受信
データが０１０１０１０１であった場合は、２番目以降
の受信速度はＴｄ(Hz)で行う。
タが受信周波数Ｔａで受信されると、その受信データを
デコーダ１１０でデコードした後、制御回路１０９から
の制御信号により、デコード結果が状態レジスタ１１１
に格納される。制御回路１０９は、状態レジスタ１１１
に格納されている値によって、分周器１０７を制御して
分周比を変化させ、受信周波数をスレーブ装置毎に設定
し、２番目以降のデータ受信は設定後の受信速度で行
う。例えば、１番目の受信データが１１１１１１１１で
あった場合、２番目以降のデータの受信速度はＴａ(Hz)
で行い、１番目の受信データが００００００００であっ
た場合は、２番目以降の受信速度はＴｂ(Hz)で行い、１
番目の受信データが１０１０１０１０であった場合は、
２番目以降の受信速度はＴｃ(Hz)で行い、１番目の受信
データが０１０１０１０１であった場合は、２番目以降
の受信速度はＴｄ(Hz)で行う。
【００１５】このように、本実施の形態１によれば、マ
スタ装置１０１の外部に受信周波数設定端子を設けるこ
となく、２番目以降のデータ受信では、マスタ装置１０
１に接続されているスレーブ装置に最適な受信速度でデ
ータ受信が可能である。例えば、図２に示すように、ス
レーブ装置がアドレス２５６ワードのシリアルポートＲ
ＯＭ１０２であり、全てのアドレスを連続で読み込む場
合、１ワード分は、マスタ装置に接続される可能性があ
るスレーブ装置の中で１番遅い受信速度でデータを受信
するが、残りの２５５ワードは、マスタ装置に接続され
ているシリアルポートＲＯＭに最適な受信速度でデータ
受信が可能であり、受信時間を短縮することができる。
スタ装置１０１の外部に受信周波数設定端子を設けるこ
となく、２番目以降のデータ受信では、マスタ装置１０
１に接続されているスレーブ装置に最適な受信速度でデ
ータ受信が可能である。例えば、図２に示すように、ス
レーブ装置がアドレス２５６ワードのシリアルポートＲ
ＯＭ１０２であり、全てのアドレスを連続で読み込む場
合、１ワード分は、マスタ装置に接続される可能性があ
るスレーブ装置の中で１番遅い受信速度でデータを受信
するが、残りの２５５ワードは、マスタ装置に接続され
ているシリアルポートＲＯＭに最適な受信速度でデータ
受信が可能であり、受信時間を短縮することができる。
【００１６】（実施の形態２）次に、受信データ長を決
定する場合の動作について説明する。マスタ装置１０１
がシリアルポートＲＯＭ１０２からのデータを受信する
際に、制御回路１０９は、シリアルポートＲＯＭ１０２
のデータ出力イネーブル端子１１７をアクティブにし、
分周器１０７は、データ受信クロックを生成してシリア
ルポートＲＯＭ１０２にクロックを供給する。これによ
り、シリアルポートＲＯＭ１０２から１番目のデータが
シフトレジスタ１０８により受信される。この時の受信
データ長は、マスタ装置１０１に接続されるスレーブ装
置の中で、一番短いものに合わせる。
定する場合の動作について説明する。マスタ装置１０１
がシリアルポートＲＯＭ１０２からのデータを受信する
際に、制御回路１０９は、シリアルポートＲＯＭ１０２
のデータ出力イネーブル端子１１７をアクティブにし、
分周器１０７は、データ受信クロックを生成してシリア
ルポートＲＯＭ１０２にクロックを供給する。これによ
り、シリアルポートＲＯＭ１０２から１番目のデータが
シフトレジスタ１０８により受信される。この時の受信
データ長は、マスタ装置１０１に接続されるスレーブ装
置の中で、一番短いものに合わせる。
【００１７】マスタ装置１０１に接続されるスレーブ装
置が出力する１番目のデータは、スレーブ装置が送信す
るデータ長を、マスタ装置が識別するための判断データ
として活用し、マスタ装置に接続されるスレーブ装置の
送信長で一番短いデータ長までを判断に使用し、それを
超えるデータは無視し、判断データはマスタ装置に接続
されるスレーブ装置の間で一義的に決定される。例え
ば、マスタ装置１０１に接続されるスレーブ装置の種類
が２種類であり、データ長が８ビットと１６ビットであ
る場合、以下のように判断データを規定する。 スレーブ装置Ｅ：データ長＝ ８ビット：判断ビット＝
10101010 スレーブ装置Ｆ：データ長＝１６ビット：判断ビット＝
01010101XXXXXXXX
置が出力する１番目のデータは、スレーブ装置が送信す
るデータ長を、マスタ装置が識別するための判断データ
として活用し、マスタ装置に接続されるスレーブ装置の
送信長で一番短いデータ長までを判断に使用し、それを
超えるデータは無視し、判断データはマスタ装置に接続
されるスレーブ装置の間で一義的に決定される。例え
ば、マスタ装置１０１に接続されるスレーブ装置の種類
が２種類であり、データ長が８ビットと１６ビットであ
る場合、以下のように判断データを規定する。 スレーブ装置Ｅ：データ長＝ ８ビット：判断ビット＝
10101010 スレーブ装置Ｆ：データ長＝１６ビット：判断ビット＝
01010101XXXXXXXX
【００１８】シフトレジスタ１０８により１番目のデー
タを８ビットだけ受信し、その受信データをデコーダ１
１０でデコードした後、制御回路１０９からの制御信号
により、デコード結果が状態レジスタ１１３に格納され
る。制御回路１０９は、状態レジスタ１１３に格納され
ている値によって、シフトレジスタ１０８を制御して受
信データ長を変化させ、受信データ長をスレーブ装置毎
に設定し、２番目以降のデータ受信は設定後の受信デー
タ長で行う。例えば、１番目の受信データが１０１０１
０１０であった場合、２番目以降のデータの受信データ
長は８ビットで行い、１番目の受信データが０１０１０
１０１であった場合は、２番目以降の受信データ長は１
６ビットで行う。
タを８ビットだけ受信し、その受信データをデコーダ１
１０でデコードした後、制御回路１０９からの制御信号
により、デコード結果が状態レジスタ１１３に格納され
る。制御回路１０９は、状態レジスタ１１３に格納され
ている値によって、シフトレジスタ１０８を制御して受
信データ長を変化させ、受信データ長をスレーブ装置毎
に設定し、２番目以降のデータ受信は設定後の受信デー
タ長で行う。例えば、１番目の受信データが１０１０１
０１０であった場合、２番目以降のデータの受信データ
長は８ビットで行い、１番目の受信データが０１０１０
１０１であった場合は、２番目以降の受信データ長は１
６ビットで行う。
【００１９】このように、本実施の形態２によれば、マ
スタ装置１０１の外部に受信データ長設定端子を設ける
ことなく、２番目以降のデータ受信では、マスタ装置１
０１に接続されているスレーブ装置に最適な受信データ
長でデータ受信が可能である。例えば、図３に示すよう
に、スレーブ装置がアドレス２５６、データ長８ビット
のシリアルポートＲＯＭと、アドレス２５６、データ長
１６ビットのシリアルポートＲＯＭの２種類のスレーブ
装置を接続することが可能である。
スタ装置１０１の外部に受信データ長設定端子を設ける
ことなく、２番目以降のデータ受信では、マスタ装置１
０１に接続されているスレーブ装置に最適な受信データ
長でデータ受信が可能である。例えば、図３に示すよう
に、スレーブ装置がアドレス２５６、データ長８ビット
のシリアルポートＲＯＭと、アドレス２５６、データ長
１６ビットのシリアルポートＲＯＭの２種類のスレーブ
装置を接続することが可能である。
【００２０】（実施の形態３）受信速度および受信デー
タ長の両方を決定する場合は、以下のように判断データ
を規定する。 スレーブ装置Ｇ：データ長＝８ビット 送信周波数＝Ｔｇ(Hz)：判断ビット＝11111111 スレーブ装置Ｈ：データ長＝８ビット 送信周波数＝Ｔｈ(Hz)：判断ビット＝11111010 スレーブ装置Ｉ：データ長＝８ビット 送信周波数＝Ｔｉ(Hz)：判断ビット＝10101111 スレーブ装置Ｊ：データ長＝８ビット 送信周波数＝Ｔｊ(Hz)：判断ビット＝00001010 スレーブ装置Ｋ：データ長＝１６ビット 送信周波数＝Ｔｋ(Hz)：判断ビット＝10100000XXXXXXXX スレーブ装置Ｌ：データ長＝１６ビット 送信周波数＝Ｔｌ(Hz)：判断ビット＝10101010XXXXXXXX スレーブ装置Ｍ：データ長＝１６ビット 送信周波数＝Ｔｍ(Hz)：判断ビット＝01010101XXXXXXXX スレーブ装置Ｎ：データ長＝１６ビット 送信周波数＝Ｔｎ(Hz)：判断ビット＝00000000XXXXXXXX
タ長の両方を決定する場合は、以下のように判断データ
を規定する。 スレーブ装置Ｇ：データ長＝８ビット 送信周波数＝Ｔｇ(Hz)：判断ビット＝11111111 スレーブ装置Ｈ：データ長＝８ビット 送信周波数＝Ｔｈ(Hz)：判断ビット＝11111010 スレーブ装置Ｉ：データ長＝８ビット 送信周波数＝Ｔｉ(Hz)：判断ビット＝10101111 スレーブ装置Ｊ：データ長＝８ビット 送信周波数＝Ｔｊ(Hz)：判断ビット＝00001010 スレーブ装置Ｋ：データ長＝１６ビット 送信周波数＝Ｔｋ(Hz)：判断ビット＝10100000XXXXXXXX スレーブ装置Ｌ：データ長＝１６ビット 送信周波数＝Ｔｌ(Hz)：判断ビット＝10101010XXXXXXXX スレーブ装置Ｍ：データ長＝１６ビット 送信周波数＝Ｔｍ(Hz)：判断ビット＝01010101XXXXXXXX スレーブ装置Ｎ：データ長＝１６ビット 送信周波数＝Ｔｎ(Hz)：判断ビット＝00000000XXXXXXXX
【００２１】このように、本実施の形態３によれば、以
上のように判断データを規定したので、２番目以降のデ
ータは、マスタ装置１０１の外部に設定端子を設けるこ
となく、スレーブ装置の仕様に最適な受信速度および受
信データ長によりシリアルデータ受信を行うことができ
る。
上のように判断データを規定したので、２番目以降のデ
ータは、マスタ装置１０１の外部に設定端子を設けるこ
となく、スレーブ装置の仕様に最適な受信速度および受
信データ長によりシリアルデータ受信を行うことができ
る。
【００２２】
【発明の効果】本発明は、上記実施の形態から明らかな
ように、１番目のデータを判断データと規定し、従来の
シリアルデータ受信装置に判断手段を加えることによ
り、２番目以降のシリアルデータの受信速度および受信
データ長を決定するようにしたものである。これによ
り、１番目のデータを判断データとして２番目以降のシ
リアルデータの受信を容易に最適化することができ、外
部に設定端子を設ける必要もなく、接続されたシリアル
データ送信装置の機能を最大限に引き出すことができ
る。
ように、１番目のデータを判断データと規定し、従来の
シリアルデータ受信装置に判断手段を加えることによ
り、２番目以降のシリアルデータの受信速度および受信
データ長を決定するようにしたものである。これによ
り、１番目のデータを判断データとして２番目以降のシ
リアルデータの受信を容易に最適化することができ、外
部に設定端子を設ける必要もなく、接続されたシリアル
データ送信装置の機能を最大限に引き出すことができ
る。
【図１】本発明の実施の形態におけるシリアルデータ受
信装置の構成を示すブロック図
信装置の構成を示すブロック図
【図２】実施の形態における受信速度の異なる場合を例
示するための一覧図
示するための一覧図
【図３】実施の形態における受信データ長の異なる場合
を例示するための一覧図
を例示するための一覧図
【図４】従来例におけるシリアルデータ受信装置の構成
を示すブロック図
を示すブロック図
【符号の説明】 １０１ マスタ装置 １０２ スレーブ装置（シリアルポートＲＯＭ） １０３ データ端子 １０４ クロック端子 １０５ データ配線 １０６ クロック配線 １０７ 分周器 １０８ シフトレジスタ １０９ 制御回路 １１０ デコーダ １１１ 状態レジスタ １１２ データレジスタ １１３ スリーステートバッファ １１４ 読み込み信号 １１５ データバス １１６ マスタ装置データ出力イネーブル端子 １１７ スレーブ装置データ出力イネーブル端子 １１８ マスタ装置データリードイネーブル端子 １１９ マスタ装置データバス出力端子
Claims (4)
- 【請求項１】 シリアルデータを受信する際に、最初に
受信するデータを判断データとし、この判断データのデ
コード結果に応じて、２番目以降のデータを受信する際
の受信速度を決定することを特徴とするシリアルデータ
受信装置。 - 【請求項２】 シリアルデータを受信する際に、最初に
受信するデータを判断データとし、この判断データのデ
コード結果に応じて、２番目以降のデータを受信する際
の受信データ長を決定することを特徴とするシリアルデ
ータ受信装置。 - 【請求項３】 シリアルデータを受信する際に、最初に
受信するデータを判断データとし、この判断データのデ
コード結果に応じて、２番目以降のデータを受信する際
の受信速度および受信データ長を決定することを特徴と
するシリアルデータ受信装置。 - 【請求項４】 外部からのシリアルデータを受信するシ
フトレジスタと、前記シフトレジスタが受信した最初の
データの送信速度を判断するデコーダと、前記デコーダ
による判断結果を格納する状態レジスタと、前記状態レ
ジスタに格納された値によって２番目以降の受信速度お
よびまたは受信データ長を決定する制御回路とを備えた
シリアルデータ受信装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10184608A JP2000022776A (ja) | 1998-06-30 | 1998-06-30 | シリアルデータ受信装置 |
| US09/334,612 US6611557B1 (en) | 1998-06-30 | 1999-06-17 | Serial data receiver |
| EP99304803A EP0969634A3 (en) | 1998-06-30 | 1999-06-18 | Detection of data rate or data length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10184608A JP2000022776A (ja) | 1998-06-30 | 1998-06-30 | シリアルデータ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022776A true JP2000022776A (ja) | 2000-01-21 |
Family
ID=16156205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10184608A Pending JP2000022776A (ja) | 1998-06-30 | 1998-06-30 | シリアルデータ受信装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6611557B1 (ja) |
| EP (1) | EP0969634A3 (ja) |
| JP (1) | JP2000022776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8068071B2 (en) | 2006-03-13 | 2011-11-29 | Canon Kabushiki Kaisha | Pixel circuit and image display apparatus having the pixel circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001020416A2 (de) * | 1999-09-14 | 2001-03-22 | Siemens Aktiengesellschaft | Serielle datenübertragung über ein bussystem |
| JP2002351825A (ja) * | 2001-05-29 | 2002-12-06 | Rohm Co Ltd | 通信システム |
| US7440532B1 (en) * | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816820A (en) * | 1986-10-21 | 1989-03-28 | Motorola, Inc. | Radio communication receiver with apparatus for altering bit rate of the receiver |
| JPH03143028A (ja) * | 1989-10-27 | 1991-06-18 | Yamaha Corp | 可変長符号の復号回路 |
| EP0669738A3 (en) * | 1993-12-29 | 1995-10-18 | Ibm | System and method for automatic detection of speed, parity and character length. |
| JPH07321875A (ja) * | 1994-05-27 | 1995-12-08 | Mita Ind Co Ltd | データ受信制御装置 |
| JPH0898284A (ja) * | 1994-07-25 | 1996-04-12 | Nippondenso Co Ltd | データ受信装置，送信装置および通信装置 |
| US5583859A (en) * | 1994-08-30 | 1996-12-10 | Bell Communications Research, Inc. | Data labeling technique for high performance protocol processing |
| US6141353A (en) * | 1994-09-15 | 2000-10-31 | Oki Telecom, Inc. | Subsequent frame variable data rate indication method for various variable data rate systems |
| US5978414A (en) * | 1996-07-03 | 1999-11-02 | Matsushita Electric Industrial Co., Ltd. | Transmission rate judging unit |
| JP3186630B2 (ja) * | 1997-02-14 | 2001-07-11 | 株式会社デンソー | データ通信方法および車載用通信装置ならびに路上用通信装置 |
| US5982837A (en) * | 1997-06-16 | 1999-11-09 | Lsi Logic Corporation | Automatic baud rate detector |
| US6373827B1 (en) * | 1997-10-20 | 2002-04-16 | Wireless Facilities, Inc. | Wireless multimedia carrier system |
-
1998
- 1998-06-30 JP JP10184608A patent/JP2000022776A/ja active Pending
-
1999
- 1999-06-17 US US09/334,612 patent/US6611557B1/en not_active Expired - Fee Related
- 1999-06-18 EP EP99304803A patent/EP0969634A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8068071B2 (en) | 2006-03-13 | 2011-11-29 | Canon Kabushiki Kaisha | Pixel circuit and image display apparatus having the pixel circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US6611557B1 (en) | 2003-08-26 |
| EP0969634A3 (en) | 2001-11-21 |
| EP0969634A2 (en) | 2000-01-05 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070508 |