JPH0146893B2 - - Google Patents
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- JPH0146893B2 JPH0146893B2 JP56064722A JP6472281A JPH0146893B2 JP H0146893 B2 JPH0146893 B2 JP H0146893B2 JP 56064722 A JP56064722 A JP 56064722A JP 6472281 A JP6472281 A JP 6472281A JP H0146893 B2 JPH0146893 B2 JP H0146893B2
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- 238000000034 method Methods 0.000 claims description 28
- 238000007373 indentation Methods 0.000 claims description 19
- 238000013500 data storage Methods 0.000 claims 3
- 230000015654 memory Effects 0.000 description 26
- 238000001514 detection method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 238000007781 pre-processing Methods 0.000 description 1
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- Digital Computer Display Output (AREA)
- Document Processing Apparatus (AREA)
Description
【発明の詳細な説明】
この発明はワードプロセツサにおいて、インデ
ント処理をしたい行の前の行においてインデント
を指定することができるインデント指定方式に関
する。
ント処理をしたい行の前の行においてインデント
を指定することができるインデント指定方式に関
する。
従来、ワードプロセツサにおいてインデントを
指定する場合、インデント処理を行なう行でしか
インデントを指定することができなかつた。ここ
で、インデントとは段落付けの意味であり、指定
された行以降、次に指定がある行まで全行にわた
つて、一律的に行頭を指定された印字位置まで右
へずらすことである。このため、従来においてイ
ンデントを指定する場合インデントを行なう行に
おいてインデントを行なう桁までスペースを挿入
し所望の桁においてインデントキーを操作するこ
とにより行なわれていた。このため、スペースを
挿入するためのキー操作が面倒であるという欠点
があつた。
指定する場合、インデント処理を行なう行でしか
インデントを指定することができなかつた。ここ
で、インデントとは段落付けの意味であり、指定
された行以降、次に指定がある行まで全行にわた
つて、一律的に行頭を指定された印字位置まで右
へずらすことである。このため、従来においてイ
ンデントを指定する場合インデントを行なう行に
おいてインデントを行なう桁までスペースを挿入
し所望の桁においてインデントキーを操作するこ
とにより行なわれていた。このため、スペースを
挿入するためのキー操作が面倒であるという欠点
があつた。
この発明は上記の点に鑑みてなされたもので、
その目的はワードプロセツサにおいてインデント
処理をしたい行の前の行においてインデントを指
定することができるインデント指定方式を提供す
ることにある。
その目的はワードプロセツサにおいてインデント
処理をしたい行の前の行においてインデントを指
定することができるインデント指定方式を提供す
ることにある。
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第１図はワードプロセツサの要部を示すブロツ
ク構成図である。図において、１１はキー入力部
でインデントを指定するインデントキーの他各種
文章作成に必要なキーを備えている。このキー入
力部１１より入力されたデータはCPU１２に送
出される。このCPU１２は全体の制御を行なう
もので、文章メモリ１３間では文章データが送受
される。この文章メモリ１３はキー入力された文
章データが記憶されるもので、少なくとも図示し
ていないCRT表示装置に表示可能な行数分のメ
モリ領域を有している。また、この文章メモリ１
３には区切りコードが記憶される区切りコードレ
ジスタ１４、キー入力される文章データが記憶さ
れるデータレジスタ１５、スペースコードが記憶
されるダミースペースレジスタ１６がそれぞれ接
続されている。そして、上記データレジスタ１５
には前記CPU１２よりキー入力された文章デー
タが入力される。また、１７は制御メモリで、前
記文章メモリ１３のアドレスを指定する入力アド
レスポインタ；インデントキーが指定された桁数
を記憶するインデント桁数レジスタ、CRT画面
一行分に入力可能な残り文字数を記憶する文字カ
ウンタを備えている。この制御メモリ１７にはデ
ータバスａを介して制御信号が入力され、データ
バスｂを介して上記入力ドレスポインタの歩進さ
れたポインタ値及びインデント桁数が入力され
る。また、上記制御メモリ１７にはCRT画面１
行分に入力可能な文字数を記憶しているレジスタ
１８が接続されている。そして、このレジスタ１
８には前記CPU１２から制御信号が入力される。
また、上記制御メモリ１７はデータバスｃを介し
て入力アドレスポインタ・インデント桁数レジス
タあるいは文字カウンタの内容を送出する。ま
た、前記CPU１２にはインデントフラグ検出回
路１９が接続されており、各種制御信号が送受さ
れる。このインデントフラグ検出回路１９はイン
デント桁数セツト信号を上記制御メモリ１７に送
出する。なお、このインデントフラグ検出回路１
９の詳細な構成は第２図を用いて後述する。
ク構成図である。図において、１１はキー入力部
でインデントを指定するインデントキーの他各種
文章作成に必要なキーを備えている。このキー入
力部１１より入力されたデータはCPU１２に送
出される。このCPU１２は全体の制御を行なう
もので、文章メモリ１３間では文章データが送受
される。この文章メモリ１３はキー入力された文
章データが記憶されるもので、少なくとも図示し
ていないCRT表示装置に表示可能な行数分のメ
モリ領域を有している。また、この文章メモリ１
３には区切りコードが記憶される区切りコードレ
ジスタ１４、キー入力される文章データが記憶さ
れるデータレジスタ１５、スペースコードが記憶
されるダミースペースレジスタ１６がそれぞれ接
続されている。そして、上記データレジスタ１５
には前記CPU１２よりキー入力された文章デー
タが入力される。また、１７は制御メモリで、前
記文章メモリ１３のアドレスを指定する入力アド
レスポインタ；インデントキーが指定された桁数
を記憶するインデント桁数レジスタ、CRT画面
一行分に入力可能な残り文字数を記憶する文字カ
ウンタを備えている。この制御メモリ１７にはデ
ータバスａを介して制御信号が入力され、データ
バスｂを介して上記入力ドレスポインタの歩進さ
れたポインタ値及びインデント桁数が入力され
る。また、上記制御メモリ１７にはCRT画面１
行分に入力可能な文字数を記憶しているレジスタ
１８が接続されている。そして、このレジスタ１
８には前記CPU１２から制御信号が入力される。
また、上記制御メモリ１７はデータバスｃを介し
て入力アドレスポインタ・インデント桁数レジス
タあるいは文字カウンタの内容を送出する。ま
た、前記CPU１２にはインデントフラグ検出回
路１９が接続されており、各種制御信号が送受さ
れる。このインデントフラグ検出回路１９はイン
デント桁数セツト信号を上記制御メモリ１７に送
出する。なお、このインデントフラグ検出回路１
９の詳細な構成は第２図を用いて後述する。
第２図は第１図におけるインデントフラグ検出
回路１９の詳細な構成を示す図である。図におい
て、CPU１２から送出されるインデントフラグ
チエツク信号はアンド回路２０及び２１にそれ
ぞれ入力される。また、インデントフラグリセ
ツト信号はオア回路２２を介してフリツプフロツ
プ２３のリセツト端子Ｒに入力される。上記フリ
ツプフロツプ２３のＱ出力はアンド回路２０，２
４，２５に入力される。また、上記フリツプフロ
ツプ２３のＱ出力はインバータ２６を介してアン
ド回路２７，２８にそれぞれ入力される。さら
に、フリツプフロツプ２３の出力はアンド回路
２１に入力される。上記アンド回路２０の出力信
号は信号Ｅとして前記CPU１２に送出されると
共に前記オア回路２２を介してフリツプフロツプ
２３のリセツト端子Ｒに入力される。さらに、上
記アンド回路２１の出力信号はインデント桁数セ
ツト信号として前記制御メモリ１７に送出される
と共に前記フリツプフロツプ２３のセツト端子Ｓ
に入力され、また、信号Ｅとして前記CPU１２
に送出される。そして、CPU１２より送出され
るインデントフラグ２セツト信号はフリツプフロ
ツプ２９のセツト端子Ｓにインデントフラグ２リ
セツト信号は上記フリツプフロツプ２９のリセツ
ト端子Ｒに入力される。また、上記フリツプフロ
ツプ２９のＱ出力はアンド回路２４，２７にそれ
ぞれ入力される。そして、フリツプフロツプ２９
の出力はアンド回路２５，２８にそれぞれ入力
される。さらに、前記CPU１２から送出される
インデントフラグチエツク信号は上記アンド回
路２４，２５，２７，２８にそれぞれ入力され
る。また、上記アンド回路２４の出力は信号Ｄと
して上記アンド回路２５の出力は信号Ｃとして上
記アンド回路２７の出力は信号Ａとして、上記ア
ンド回路２８の出力は信号Ｂとして前記CPU１
２に送出される。
回路１９の詳細な構成を示す図である。図におい
て、CPU１２から送出されるインデントフラグ
チエツク信号はアンド回路２０及び２１にそれ
ぞれ入力される。また、インデントフラグリセ
ツト信号はオア回路２２を介してフリツプフロツ
プ２３のリセツト端子Ｒに入力される。上記フリ
ツプフロツプ２３のＱ出力はアンド回路２０，２
４，２５に入力される。また、上記フリツプフロ
ツプ２３のＱ出力はインバータ２６を介してアン
ド回路２７，２８にそれぞれ入力される。さら
に、フリツプフロツプ２３の出力はアンド回路
２１に入力される。上記アンド回路２０の出力信
号は信号Ｅとして前記CPU１２に送出されると
共に前記オア回路２２を介してフリツプフロツプ
２３のリセツト端子Ｒに入力される。さらに、上
記アンド回路２１の出力信号はインデント桁数セ
ツト信号として前記制御メモリ１７に送出される
と共に前記フリツプフロツプ２３のセツト端子Ｓ
に入力され、また、信号Ｅとして前記CPU１２
に送出される。そして、CPU１２より送出され
るインデントフラグ２セツト信号はフリツプフロ
ツプ２９のセツト端子Ｓにインデントフラグ２リ
セツト信号は上記フリツプフロツプ２９のリセツ
ト端子Ｒに入力される。また、上記フリツプフロ
ツプ２９のＱ出力はアンド回路２４，２７にそれ
ぞれ入力される。そして、フリツプフロツプ２９
の出力はアンド回路２５，２８にそれぞれ入力
される。さらに、前記CPU１２から送出される
インデントフラグチエツク信号は上記アンド回
路２４，２５，２７，２８にそれぞれ入力され
る。また、上記アンド回路２４の出力は信号Ｄと
して上記アンド回路２５の出力は信号Ｃとして上
記アンド回路２７の出力は信号Ａとして、上記ア
ンド回路２８の出力は信号Ｂとして前記CPU１
２に送出される。
次に上記のように構成されたこの発明の動作を
説明する。
説明する。
今、本願に係るインデント指定方式を用いたワ
ードプロセツサが電源オン時には第３図に示すフ
ローチヤートに示す動作が行なわれている。ま
ず、ステツプS1においてレジスタ１８に記憶され
ている１行分の文字数が制御メモリ１７内の文字
カウンタにセツトされる。また、CPU１２より
インデントフラグ検出回路１９にインデントフラ
グ１リセツト信号及びインデントフラグ２リセツ
ト信号が出力されてフリツプフロツプ２３及び２
９がリセツトされる。このフリツプフロツプ２３
はインデントフラグ１、フリツプフロツプ２９は
インデントフラグ２としての意味を持つ。次にス
テツプS2に進みキー入力持ちとなりキーが操作さ
れた場合にはその表示も行なわれる。さらにステ
ツプS3に進み今、操作されたキーの分類が行なわ
れる。このステツプS3において操作されたキーが
文章データであると判定されるとステツプS4に進
みレジスタ１５に記憶されている文章データが入
力アドレスポインタに従つて文章メモリ１３にセ
ツトされる。次にステツプS5に進み上記入力アド
レスポインタの内容がCPU１２に送られて＋１
される。さらに、ステツプS6に進み上記文字数カ
ウンタの内容がCPU１２に送られて−１される。
そして、ステツプS7に進み該文字数カウンタの内
容が「０」か否か判定される。このステツプS7に
おいて該文字数カウンタの内容が「０」でないと
判定された場合には前記ステツプS2に次のキー入
力待ちとなる。以下、ステツプS2〜S7の処理が繰
返されて文章データが文章メモリ１３に送られ、
その文章データはCPU１２を介して図示してい
ないCRT表示装置に表示される。ここで、第４
図Ａはワードプロセツサ１行分の文章データを入
力した後２行目にさらに文章データを入力し続け
ている場合を示している。しかして、１行目の文
章データが入力し終ると上記ステツプS7において
文章カウンタの内容が「０」であると判定されて
ステツプS8の処理に進む。このステツプS8におい
てCPU１２よりインデントフラグチエツク信
号がインデントフラグ検出回路１９に出力され
る。ここで、フリツプフロツプ２３及び２９はリ
セツトされているためアンド回路２８からハイレ
ベル信号が出力される。つまり、この信号は信号
Ｂとして上記CPU１２に送出されて第３図のス
テツプS9の処理が開始される。このステツプS9の
処理により再度レジスタ１８に記憶されている１
行分の文字数が文字カウンタにセツトされる。こ
のステツプS9の処理後前記ステツプS2の処理に戻
る。このことにより、２行目に文章データを入力
する前処理が行なわれる。以下、２行目の文章デ
ータを順次キー入力していくわけであるが、この
処理は前記ステツプS2ないしS7の処理が繰返され
て行なわれることによりなされる。
ードプロセツサが電源オン時には第３図に示すフ
ローチヤートに示す動作が行なわれている。ま
ず、ステツプS1においてレジスタ１８に記憶され
ている１行分の文字数が制御メモリ１７内の文字
カウンタにセツトされる。また、CPU１２より
インデントフラグ検出回路１９にインデントフラ
グ１リセツト信号及びインデントフラグ２リセツ
ト信号が出力されてフリツプフロツプ２３及び２
９がリセツトされる。このフリツプフロツプ２３
はインデントフラグ１、フリツプフロツプ２９は
インデントフラグ２としての意味を持つ。次にス
テツプS2に進みキー入力持ちとなりキーが操作さ
れた場合にはその表示も行なわれる。さらにステ
ツプS3に進み今、操作されたキーの分類が行なわ
れる。このステツプS3において操作されたキーが
文章データであると判定されるとステツプS4に進
みレジスタ１５に記憶されている文章データが入
力アドレスポインタに従つて文章メモリ１３にセ
ツトされる。次にステツプS5に進み上記入力アド
レスポインタの内容がCPU１２に送られて＋１
される。さらに、ステツプS6に進み上記文字数カ
ウンタの内容がCPU１２に送られて−１される。
そして、ステツプS7に進み該文字数カウンタの内
容が「０」か否か判定される。このステツプS7に
おいて該文字数カウンタの内容が「０」でないと
判定された場合には前記ステツプS2に次のキー入
力待ちとなる。以下、ステツプS2〜S7の処理が繰
返されて文章データが文章メモリ１３に送られ、
その文章データはCPU１２を介して図示してい
ないCRT表示装置に表示される。ここで、第４
図Ａはワードプロセツサ１行分の文章データを入
力した後２行目にさらに文章データを入力し続け
ている場合を示している。しかして、１行目の文
章データが入力し終ると上記ステツプS7において
文章カウンタの内容が「０」であると判定されて
ステツプS8の処理に進む。このステツプS8におい
てCPU１２よりインデントフラグチエツク信
号がインデントフラグ検出回路１９に出力され
る。ここで、フリツプフロツプ２３及び２９はリ
セツトされているためアンド回路２８からハイレ
ベル信号が出力される。つまり、この信号は信号
Ｂとして上記CPU１２に送出されて第３図のス
テツプS9の処理が開始される。このステツプS9の
処理により再度レジスタ１８に記憶されている１
行分の文字数が文字カウンタにセツトされる。こ
のステツプS9の処理後前記ステツプS2の処理に戻
る。このことにより、２行目に文章データを入力
する前処理が行なわれる。以下、２行目の文章デ
ータを順次キー入力していくわけであるが、この
処理は前記ステツプS2ないしS7の処理が繰返され
て行なわれることによりなされる。
しかして、この実施例においては３行目よりイ
ンデントを行なう場合について説明するわけであ
るが、このような場合には２行目において第４図
Ａに示すような位置にカーソルが移動した際にイ
ンデントキーを操作する。このインデントキー操
作により３行目の第４図Ａのカーソル位置よりイ
ンデントが行なわれる。ここで、第４図Ａに示す
ような位置にカーソルが移動した際にインデント
キーが操作されるとステツプS3において操作され
たキーがインデントキーであると判別されてステ
ツプS10の処理に移る。このステツプS10において
CPU１２よりインデントフラグチエツク信号
がインデントフラグ検出回路１９に出力される。
ンデントを行なう場合について説明するわけであ
るが、このような場合には２行目において第４図
Ａに示すような位置にカーソルが移動した際にイ
ンデントキーを操作する。このインデントキー操
作により３行目の第４図Ａのカーソル位置よりイ
ンデントが行なわれる。ここで、第４図Ａに示す
ような位置にカーソルが移動した際にインデント
キーが操作されるとステツプS3において操作され
たキーがインデントキーであると判別されてステ
ツプS10の処理に移る。このステツプS10において
CPU１２よりインデントフラグチエツク信号
がインデントフラグ検出回路１９に出力される。
前記したステツプS2の処理に戻りキー処理が行
なわれる。以下、２行目の文章データがステツプ
S2〜S7の処理により順次キー入力されて文章メモ
リ１３に記憶される。このように、２行目の文章
データが入力し終るとステツプS7において文字カ
ウンタの内容が「０」であると判定されてステツ
プS8の処理に進む。そして、ステツプS8において
CPU１２からインデントフラグチエツク信号
がインデントフラグ検出回路１９に出力される。
ここで、フリツプフロツプ２３はセツト、フリツ
プフロツプ２９はリセツトされているためアンド
回路２５からハイレベル信号が出力される。これ
により、上記アンド回路２５から信号ＣがCPU
１２に出力される。この結果、第３図のステツプ
S11より処理が開始される。つまり、区切りコー
ドがレジスタ１４より文章メモリ１３内の入力ア
ドレスポインタで指定される領域に設定される。
これは文章メモリ１３に記憶される２行目の文章
データと３行目の文章データとの間に挿入され
る。次に、ステツプS12に進みCPU１２からイン
デントフラグ２セツト信号がインデントフラグ検
出回路１９に出力され、フリツプフロツプ２９が
セツトされる。これにより、インデントフラグ２
がセツトされる。次に、ステツプS13に進み文章
メモリ１３内の３行目の文章データが記憶される
領域にインデント桁数分だけレジスタ１６よりダ
ミースペースが書き込まれる。さらに、ステツプ
S14に進みレジスタ１８に記憶されている１行分
の文字数がCPU１２に送られその文字数とイン
デント桁数レジスタに記憶されているインデント
桁数が減算される。その減算された結果は文字カ
ウンタに設定される。
なわれる。以下、２行目の文章データがステツプ
S2〜S7の処理により順次キー入力されて文章メモ
リ１３に記憶される。このように、２行目の文章
データが入力し終るとステツプS7において文字カ
ウンタの内容が「０」であると判定されてステツ
プS8の処理に進む。そして、ステツプS8において
CPU１２からインデントフラグチエツク信号
がインデントフラグ検出回路１９に出力される。
ここで、フリツプフロツプ２３はセツト、フリツ
プフロツプ２９はリセツトされているためアンド
回路２５からハイレベル信号が出力される。これ
により、上記アンド回路２５から信号ＣがCPU
１２に出力される。この結果、第３図のステツプ
S11より処理が開始される。つまり、区切りコー
ドがレジスタ１４より文章メモリ１３内の入力ア
ドレスポインタで指定される領域に設定される。
これは文章メモリ１３に記憶される２行目の文章
データと３行目の文章データとの間に挿入され
る。次に、ステツプS12に進みCPU１２からイン
デントフラグ２セツト信号がインデントフラグ検
出回路１９に出力され、フリツプフロツプ２９が
セツトされる。これにより、インデントフラグ２
がセツトされる。次に、ステツプS13に進み文章
メモリ１３内の３行目の文章データが記憶される
領域にインデント桁数分だけレジスタ１６よりダ
ミースペースが書き込まれる。さらに、ステツプ
S14に進みレジスタ１８に記憶されている１行分
の文字数がCPU１２に送られその文字数とイン
デント桁数レジスタに記憶されているインデント
桁数が減算される。その減算された結果は文字カ
ウンタに設定される。
以上の処理により、第４図Ｂに示すように３行
目に改行された際カーソルが２行目でインデント
キーが操作された位置に移り、そこより次の文章
データが入力されていく。
目に改行された際カーソルが２行目でインデント
キーが操作された位置に移り、そこより次の文章
データが入力されていく。
以下、ステツプS2〜S7の処理が繰り返されて３
行目にキー入力された文章データがすべて書き込
まれるとステツプS7において文字カウンタの内容
が「０」と判定されてステツプS8に進む。そし
て、このステツプS8においてCPU１２からイン
デントフラグチエツク信号がインデントフラグ
検出回路１９に出力される。ここで、フリツプフ
ロツプ２３，２９はそれぞれセツトされる。この
結果、アンド回路２４からハイレベル信号が出力
され、信号ＤとしてCPU１２に送出される。以
下、前記したステツプS13、S14の処理が繰り返さ
れて、文章メモリ１３の４行目の文章データが記
憶される領域にインデント桁数分だけダミースペ
ースが書き込まれる。
行目にキー入力された文章データがすべて書き込
まれるとステツプS7において文字カウンタの内容
が「０」と判定されてステツプS8に進む。そし
て、このステツプS8においてCPU１２からイン
デントフラグチエツク信号がインデントフラグ
検出回路１９に出力される。ここで、フリツプフ
ロツプ２３，２９はそれぞれセツトされる。この
結果、アンド回路２４からハイレベル信号が出力
され、信号ＤとしてCPU１２に送出される。以
下、前記したステツプS13、S14の処理が繰り返さ
れて、文章メモリ１３の４行目の文章データが記
憶される領域にインデント桁数分だけダミースペ
ースが書き込まれる。
以下同様の処理により４行目に文章データがキ
ー入力されていく。
ー入力されていく。
しかして、第６行目よりインデントを解除した
い場合には第５行目において再度インデントキー
を操作する。この結果、ステツプS3においてのキ
ー分類処理によりステツプS10の処理に進む。こ
のステツプS10においてCPU１２よりインデント
フラグ検出回路１９にインデントフラグチエツク
信号が出力される。ここで、フリツプフロツプ
２３はセツトされているためアンド回路２０から
ハイレベル信号が信号Ｅとして送出される。この
結果、再度ステツプS2のキー処理が行なわれてス
テツプS2〜S6の処理が繰り返されることにより５
行目に文章データが書き込まれる。このようにし
て、文章メモリ１３の５行目の文章データが記憶
される領域すべて文章データが書き込まれると、
ステツプS7において文字カウンタの内容が「０」
であると判定されてステツプS8に進む。このステ
ツプS8においてCPU１２からインデントフラグ
チエツク信号がインデントフラグ検出回路１９
に出力される。ここで、フリツプフロツプ２３は
リセツト、フリツプフロツプ２９はセツトされて
いるためアンド回路２７からハイレベル信号が出
力される。この信号は信号ＡとしてCPU１２に
送出される。
い場合には第５行目において再度インデントキー
を操作する。この結果、ステツプS3においてのキ
ー分類処理によりステツプS10の処理に進む。こ
のステツプS10においてCPU１２よりインデント
フラグ検出回路１９にインデントフラグチエツク
信号が出力される。ここで、フリツプフロツプ
２３はセツトされているためアンド回路２０から
ハイレベル信号が信号Ｅとして送出される。この
結果、再度ステツプS2のキー処理が行なわれてス
テツプS2〜S6の処理が繰り返されることにより５
行目に文章データが書き込まれる。このようにし
て、文章メモリ１３の５行目の文章データが記憶
される領域すべて文章データが書き込まれると、
ステツプS7において文字カウンタの内容が「０」
であると判定されてステツプS8に進む。このステ
ツプS8においてCPU１２からインデントフラグ
チエツク信号がインデントフラグ検出回路１９
に出力される。ここで、フリツプフロツプ２３は
リセツト、フリツプフロツプ２９はセツトされて
いるためアンド回路２７からハイレベル信号が出
力される。この信号は信号ＡとしてCPU１２に
送出される。
以下、ステツプS15以下の処理が行なわれる。
つまり、区切りコードが区切りレジスタ１４よ
り文章メモリ１３内の入力アドレスポインタで指
定される領域に設定される。これは文章メモリ１
３に記憶される５行目の文章データと６行目の文
章データとの間に挿入される。次に、ステツプ
S16に進み入力アドレスポインタが＋１され、文
章メモリ１３内の６行目の文章データが書き込ま
れる先頭アドレスがポイントされる。次に、
CPU１２からインデントフラグ検出回路１９に
インデントフラグ２リセツト信号が出力され、フ
リツプフロツプ２９がリセツトされる。
り文章メモリ１３内の入力アドレスポインタで指
定される領域に設定される。これは文章メモリ１
３に記憶される５行目の文章データと６行目の文
章データとの間に挿入される。次に、ステツプ
S16に進み入力アドレスポインタが＋１され、文
章メモリ１３内の６行目の文章データが書き込ま
れる先頭アドレスがポイントされる。次に、
CPU１２からインデントフラグ検出回路１９に
インデントフラグ２リセツト信号が出力され、フ
リツプフロツプ２９がリセツトされる。
次に、ステツプS9に進みレジスタ１８に記憶さ
れる１行分の文字数が文字カウンタにセツトされ
る。これにより、第４図Ｃに示すようにカーソル
が６行目の先頭に進みインデントが解除される。
れる１行分の文字数が文字カウンタにセツトされ
る。これにより、第４図Ｃに示すようにカーソル
が６行目の先頭に進みインデントが解除される。
以下、ステツプS2〜S7の処理により６行目以後
の文章データの入力処理が行なわれる。
の文章データの入力処理が行なわれる。
以上詳述したようにこの発明によれば、ワード
プロセツサにおいてインデント処理をしたい行の
前の行において、既に入力された文章データの位
置等を確認しながらインデント指定が簡単にでき
る。
プロセツサにおいてインデント処理をしたい行の
前の行において、既に入力された文章データの位
置等を確認しながらインデント指定が簡単にでき
る。
図面はこの発明の一実施例を示すもので、第１
図はワードプロセツサの要部を示すブロツク構成
図、第２図は第１図におけるインデントフラグ検
出回路の詳細な構成を示す図、第３図は動作を示
すフローチヤート、第４図ＡないしＣはそれぞれ
表示装置を示す図である。 １２……CPU、１３……文章メモリ、１４，
１５，１６，１８……レジスタ、１７……制御メ
モリ、１９……インデントフラグ検出回路、２
３，２９……フリツプフロツプ。
図はワードプロセツサの要部を示すブロツク構成
図、第２図は第１図におけるインデントフラグ検
出回路の詳細な構成を示す図、第３図は動作を示
すフローチヤート、第４図ＡないしＣはそれぞれ
表示装置を示す図である。 １２……CPU、１３……文章メモリ、１４，
１５，１６，１８……レジスタ、１７……制御メ
モリ、１９……インデントフラグ検出回路、２
３，２９……フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 文章データおよびインデント指定データの入
力を行なう入力手段と、 この入力手段により入力されたデータが文章デ
ータであるかあるいはインデント指定データであ
るかを判別する判別手段と、 この判別手段により文章データであると判別さ
れた際に、現在のカーソル位置に対応する位置に
前記入力された文章データを記憶する文章データ
記憶手段と、 前記判別手段によりインデント指定データであ
ると判別された際に、現在のカーソル位置の桁を
インデント桁数として記憶するインデント桁数記
憶手段と、 前記インデント指定データが入力された行の次
の行より前記インデント桁数記憶手段に記憶され
ている桁数分だけ前記文章データ記憶手段にスペ
ースを書き込むスペース書込手段と、 を備えることを特徴とするインデント指定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56064722A JPS57178541A (en) | 1981-04-28 | 1981-04-28 | Indent specification system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56064722A JPS57178541A (en) | 1981-04-28 | 1981-04-28 | Indent specification system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57178541A JPS57178541A (en) | 1982-11-02 |
| JPH0146893B2 true JPH0146893B2 (ja) | 1989-10-11 |
Family
ID=13266323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56064722A Granted JPS57178541A (en) | 1981-04-28 | 1981-04-28 | Indent specification system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57178541A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0776954B2 (ja) * | 1982-12-28 | 1995-08-16 | シャープ株式会社 | 文書処理装置 |
| JPH06104372B2 (ja) * | 1985-11-22 | 1994-12-21 | カシオ計算機株式会社 | タブセット制御装置 |
| JPH0664574B2 (ja) * | 1992-02-13 | 1994-08-22 | シャープ株式会社 | 文書処理装置のインデント制御方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430740A (en) * | 1977-08-11 | 1979-03-07 | Ricoh Co Ltd | Word processor |
| JPS55144291A (en) * | 1979-04-28 | 1980-11-11 | Sharp Kk | Cursor control system in character processor |
| JPS5687164A (en) * | 1979-12-18 | 1981-07-15 | Toshiba Corp | Word processor |
-
1981
- 1981-04-28 JP JP56064722A patent/JPS57178541A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430740A (en) * | 1977-08-11 | 1979-03-07 | Ricoh Co Ltd | Word processor |
| JPS55144291A (en) * | 1979-04-28 | 1980-11-11 | Sharp Kk | Cursor control system in character processor |
| JPS5687164A (en) * | 1979-12-18 | 1981-07-15 | Toshiba Corp | Word processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57178541A (en) | 1982-11-02 |
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