JPH01302968A - 同期分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、水平同期信号と映像信号とから成るテレビジ
ョン信号等のビデオ信号から水平同期信号に同期した同
期信号を分離する同期分離回路に関する。

〔従来の技術〕

従来、かかる同期分離回路は第４図に示すものがあった
。まず構成を説明すると同図において、Ｃは容量素子、
ＯＦ１は差動増幅器、ＯＦ２は比較器、Ｄはクランプ用
のダイオード、Ｉａは定電流源であり、入力されたビデ
オ信号Ｖ、。は容量素子Ｃを介して差動増幅器○Ｐ１の
反転入力端子に供給される。又、該反転入力端子とアー
ス接点間に定電流源Ｉａが設けられると共に、ダイオー
ドＤを介して出力端子に接続している。一方、非反転入
力端子には所定の定電圧Ｌ＋が印加されている。更に、
反転入力端子は比較器ＯＰ２の反転入力端子に接続し、
他方の非反転入力端子は所定の定電圧ｖｒ２が印加され
ている。そして、比較器ＯＰ２の出力端子より同期信号
Ｖ。Ｕ、が出力されるようになっている。

次に、かかる回路の作動を説明する。第５図は入力端子
にテレビジョン信号を供給することにより差動増幅器○
Ｐ１の反転入力端子に現れる信号Ｖａの波形を示し、上
記定電圧Ｖｒｌは水平同期信号の比較的低電位の部分に
相当する電圧に設定され、定電圧Ｖｒ２は水平同期信号
の比較的高電位の部分に相当する電圧に設定されている
。したがって、水平同期信号のシンクチップ（水平同期
信号の最低電位）をクランプ・ダイオードＤによって定
電圧Ｖｒ１にクランプした後、比較器ＯＰ２に設定され
ている定電圧Ｖ　ｒ　２と比較し、第５図に示す同期信
号Ｖ。ｕｔを出力する。

〔発明が解決しようとする課題〕

しかしながら、このような従来の同期分離回路は、差動
増幅器と比較器とのカスケード接続によって構成される
ので回路が大形となること、差動増幅器と比較器が有す
るオフセットに起因する同期分離精度の低下を招来する
こと等の問題があった。

後者の問題点即ちオフセットに起因する問題点を以下に
説明する。まず、差動増幅器ＯＰ１のオフセット電圧を
Ｖ。２，１、比較器○Ｐ２のオフセット電圧をＶ。ｆｆ
２、定電圧ＶｒｌとＶ　ｒ　２との電圧差をＶｄ８ｆＣ
Ｖｄ８ｆ−Ｖｒ２−Ｖｒ１〕、該オフセット電圧の相対
誤差を△ＶＱとすると、定電圧Ｖｒ２について次式が成
り立つ。即ち、 ■ｒ２−Ｖｒ１＋Ｖｄｅｆ＋△Ｖｅ−（１）又、実際の
クランプ電位Ｖ。は、 Ｖｃ　＝　Ｖｒ＋　＋　Ｖｏｒｒ＋　　　　　　−（２
）実際の比較電位Ｖ　ｒ　ｅ　ｆは、 ｖｒｅｆ　−Ｖ、２＋　Ｖ０＋ｒ２・−（３）となり、
実際のクランプ電位と比較電位との差は、Ｖ　ｒ　ｅ　
ｒ　　Ｖ　ｃ　＝　Ｖ　ｄｅ　ｒ　＋　Ｖ　ｏ　ｒ　ｒ
　２　　Ｖ　ｏ　ｒ　ｒ　＋−△Ｖ８・・　（４） となる。したがって、理想的設計を行った場合と実際に
得られる結果との差（誤差）は上記式（４）の右辺第２
項目以降の値となり、実験的に得られる誤差はおのおの
２〜５ｍＶに達する。又、Ｖ　ｄｅｒＯ値をＶｒ２とＬ
＋との中間値とすることで、雑音等に対処し得る設計を
行うが、上記誤差が大きくなるにしたがって、入力信号
Ｖ　ｉｈの垂直サグや雑音に対する許容範囲（ノイズ・
マージン）が小さくなり、精度の良い同期分離を行うこ
とができなくなる。

〔課題を解決するための手段〕

本発明はこのような課題に鑑みて成されたものであり、
回路規模が小さく且つオフセットの影響の少ない回路構
成を有する同期分離回路を提供することにある。

この目的を達成すため本発明は、容量素子を介して入力
信号が印加される第１の入力端子、該第１の入力端子に
対応すると共に定電圧が印加される第２の入力端子、第
１の入力端子に入力される信号を反転出力する第１の出
力端子、第１の入力端子に入力される信号と同相の信号
を出力する第２の出力端子とを有する差動増幅器と、第
１の出力端子から第１の入力端子に向けて接続される整
流素子とで回路を構成した。

〔作用〕

このような構成を有する本発明にあっては、同期分離の
ための回路構成が簡素化されるので、回路の規模を小さ
くすることができて半導体集積回路化に適すると共に、
オフセットの影響を低減することができる。

〔実施例〕

以下、本発明による同期分離回路の一実施例を図面と共
に説明する。第１図はこの実施例の回路をシンボリック
に示すブロック図であり、同図において、Ｃ１は容量素
子、Ｄｌ　はクランプ用のダイオード、ＯＦ２は反転出
力端子○及び非反転出力端子■を有する差動増幅器、Ｒ
Ｌは抵抗、ＴｒはＮＰＮ）ランジスタである。テレビジ
ョン信号などのビデオ信号Ｖｌｔ、を入力する入力端子
と差動増幅器ＯＰ３の反転入力端子との間に容量素子Ｃ
１が接続し、反転入力端子はダイオードＤ１を介して非
反転出力端子■に接続すると共に定電流源Ｉ５を介して
アース接点に接続している。一方、差動増幅器ＯＰ３の
非反転入力端子■に定電圧Ｖ　ｒ　ｌが印加される。反
転出力端子○は抵抗ＲＬ　と共にエミッタ接地されたト
ランジスタＴｒのベース接点に接続し、同期信号Ｖ。Ｕ
、がトランジスタＴｒのコレクタ接点より出力されるよ
うになっている。

ここで、差動増幅器ＯＰ３の反転入力端子に現れる信号
と反転出力○に現れる信号は同相、反転入力端子に現れ
る信号と非反転出力■に現れる信号は逆相の関係となっ
ている。

入力端子にテレビジョン信号Ｖ　Ｌ　ｈを入力すると、
ダイオードＤ１　による帰還回路を有する差動増幅器Ｏ
Ｐ３及び容量素子Ｃ１によってクランプされると同時に
定電圧Ｖｒｌと比較され、第５図に示すように水平同期
信号に同期した信号が反転出力端子○より出力され、更
に、この出力信号はトランジスタＴｒによって増幅され
同期信号Ｖｏｕｔ　となって出力される。

このような回路構成とすると、１個の差動増幅器にて同
期分離を行うので、オフセットの影響が少なくなると同
時に回路を簡素化することができる。

更に第２図に基づいて第１図に関するより具体的な回路
を説明する。第２図において、ＣＩは容量素子であり第
１図中の容量素子に相当する。

Ｑ、　、　　Ｑ２は共通エミッタ接点が定電流源Ｉ。

を介してアース接点に接続するＮＰＮ）ランジスタであ
り、更にＮＰ’Ｎ）ランジスタＱ１のコレクタ接点が抵
抗ＲＡを介して電源Ｖ。０に接続すると共に、コレクタ
・エミッタ間がダイオード接続されたトランジスタＱ７
を介して該ＮＰＮ）ランジスタＱ２のコレクタ接点が電
源Ｖ。０に接続することによって差動対を形成している
。ＱＳ　はコレクタ・エミツタ路が電源Ｖ。０とＮＰＮ
トランジスタＱ１　のベース接点との間を通りベース接
点が容量素子Ｃ＋　の出力側接点Ａに接続するＮＰＮ）
ランジスタ、Ｑ４　はコレクタ・エミツタ路が電源ＶＣ
ＣとＮＰＮ　）ランジスタＱ２のベース接点との間を通
りベース接点がＮＰＮ）ランジスタＱ６のエミッタ接点
に接続するＮＰＮ　）ランジスタであり、更に、ＮＰＮ
）ランジスタＱ６のエミッタ接点は定電流源■、を介し
てアース接点に、ベース接点抵抗ＲＢを介して電源Ｖ。

０に接続すると共に定電流源Ｉ８を介してアース接点に
夫々接続している。

Ｑ５　はコレクタ・エミツタ路が電源Ｖ。０と接続接点
Ａとの間を通りベース接点がＮＰＮ）ランジスクＱ１　
のコレクタ接点〔第１図の非反転出力端子■に相当する
〕に接続するＮＰＮ　）ランジスタであり、ＮＰＮトラ
ンジスタＱ５のベース・エミツタ路が第１図のダイオー
ドＤ１　に等しい作用をする。Ｑ８はＰＮＰ　）ランジ
スクＱ７と共にカレント・ミラー回路を形成するＰＮＰ
　）ランジスタであり、コレクタ接点が定電流源■、を
介してアース接点に接続すると共にＮＰＮ）ランジスタ
Ｔｒ〔第１図中のトランジスタＴｒに相当する〕のベー
ス接点に接続する。尚、該ベース接点○は第１図中の辰
転出力端子○に対応し、ＮＰＮ）ランジスクＱ６のエミ
ッタ接点に第１図の定電圧Ｌ＋に相当する電圧が発生す
るように直流バイアスが設定されている。

即ち、第２図に示す回路と第１図に示す回路との対応関
係は、第２図中のトランジスタＱ、、Ｑ２゜ＱＳ、　Ｑ
４　、ＱＳ、　Ｑ７及び抵抗ＲＡ　と定電流源■。

によって第１図の２出力端子を有する差動増幅器ＯＰ３
が構成され、第２図中の接続接点■が非反転出力端子、
接続接点○が反転出力端子に相当する。更に、トランジ
スタＱ５のベース・エミッタ間をクランプ用のダイオー
ドに利用し、定電圧Ｖ　ｒ　ｌはトランジスタＱ６、定
電流源Ｉ、、１．及び抵抗ＲＢによる電圧設定回路によ
−って発生させている。

次に第２図に示す回路の作用及び効果を説明する。まず
作動を説明すると、入力端子にテレビジョン信号等の信
号Ｖｌ、、を供給すると、接続接点Ａには第５図に示す
様な信号Ｖ８が発生し、水平同期信号のレベルが定電圧
Ｖｒ１＋Ｖｄｅ、〔Ｖｄ、、ｆは後述する〕以下に下が
るとき、トランジスタＱ１゜ＱＳを流れる電流が急激に
減少してトランジスタＱ５がオンとなる。従って、水平
同期信号のレベルが定電圧ＶｒＩ＋ＶｄＱｆ以下に下が
っても、該トランジスタＱ５によってトランジスタＱ＋
　、　　ＱＳのベース接点が特定電位にバイアスされ、
入力信号はクランプされる。これと同時に水平同期信号
のレベルが定電圧Ｖｒｌ以下に下がるとき、トランジス
タＱ２がオンとなり、カレント・ミラー回路及びトラン
ジスタＴｒを介して所定レベルの同期信号Ｖ。０．が出
力される。一方、入力信号が水平同期信号から次第に映
像信号へと移行することによって入力信号レベルが定電
圧Ｖｒｌ＋Ｖ、！ｆよりも高いレベルとなると、急激に
トランジスタＱ５による帰還が解除され、トランジスタ
Ｑ２を流れる電流■２と定電流源Ｉ、が等しくなった時
点で出力信号Ｖ。Ｕ、のレベルが反転する。この結果、
出力される同期信号Ｖ。ｕｔは第５図に示すような水平
同期信号に同期した矩形波となる。

尚、第２図中の抵抗ＲＡ、Ｒ，の抵抗値は、ＲＡ−Ｒ［
ｌ　　　　　　　・・　（５）定電流源■８　と■。の
電流値の関係は、１、、＝２ＸＩＣ・・・　（６） 定電流源■、と■。の電流値の関係は、Ｉｃ　＝　２　
ＸｍＸ　Ｉｒ　　　−（７）〔但し、ｍは定数値〕 に設定され、且つ上記クランプ状態の時にトランジスタ
Ｑ１．　Ｑ２に流れる夫々の電流■１　と１２の電流値
の関係がｌ１＝Ｉ２　となる様に直流バイアスが設計さ
れている。

クランプ状態が解除となる期間においては、トランジス
タＱ、　、　Ｑ２に流れる電流■１とＩ２の電流値の比
率は、上記式（５）、　（６）、　（７）を変形して、
Ｉ１ −−２　Ｘｍ−１・・・　（８） となる。

また、このときも接続接点へにおける入力信号ＶＡ　と
定電圧Ｖ　ｒ　ｌとの電圧差Ｖ　ｄ　ｅ　ｆ　は、　ｄ
ｅ　ｆ −ＶＡ　　Ｖｒｌ−Ｖｂｅｓ＋Ｖｂｅ＋　　Ｖｙ＋　　
Ｖｂｅ２・・・・（９） となる。但し、上記式（９）において、トランジスタＱ
＋　、　Ｑ２の電流利得ｈ　ｆｅｌ　とり、８２は共に
等しく　％　Ｖｂｅ１＋　　Ｖｂｅ２　＋　　Ｖｂｅ３
＋　　Ｖｂｅ＜はトランジスタ（Ｌ　、Ｑ２　、Ｑ３　
、Ｑ４　のペース・エミッタ間の順方向電圧、飽和電流
Ｉ、は全でのトランジスタについて等しく　、Ｖ　Ｔ　
＝　ｋ　Ｔ　／　ｑである。

即ち、上記式（９）から明らかなように、電圧差Ｖｄ、
、ｆは定電流源■。と■、の電流比ｍによって決められ
ている。　次に、オフセットに関する作用を説明する。

第２図に示す回路においてトランジスタＱ１と０２、ト
ランジスタＱ３とＱｌ、トランジスタＱ５と０６のマツ
チング及び抵抗ＲＡ　とＲＢ　とのマツチング、更に定
電流源Ｉｂ　と１．のマツチングが理想的である場合、
トランジスタＱ、のベース接点の電圧即ち電圧Ｖｒ、は
、 ■ｒ１−Ｖｏｃ−ＲＡ　Ｉ。

・・　（１０） の関係が成立する。

一方、成る不整合状態が生じて、トランジスタＱ４のベ
ース接点の電圧が△Ｖ変動した場合について説明する。

ここで、不整合状態においてトランジスタＱ、とＱ２を
流れる夫々のコレクタ電流■１　とＩ２の差が、 △Ｉ＝Ｉ、−Ｉ２　　　　　・・・　（１１）であると
する。したがってトランジスタＱ４のベース接点の電圧
は、 Ｖ　ｒ　ｌ＋△Ｖ −Ｖ、、ＲＡ　（Ｉｏ＋α） ・・　（１２） となる。尚、α−△Ｉ／２である。

この上記式（１２）と（１０）との差△Ｖを求めると、
となる。ここで、Ｉｃ　＞△Ｉ／２のとき、上記式１式
％） 一方、トランジスタＱ、、Ｑ２．Ｑ３．Ｑ４から成る差
動対のコンダクタンスＧｍは、となり、オフセットによ
り生じた誤差電流６丁をゼロに調整するために接続接点
Ａに印加すべき電圧Ｖ。Ｌは、 となる。上記式（１６）から明らかな様に、オフセット
を無くすために接続接点Ａに印加すべきキャンセル電圧
Ｖ。Ｌは差動対のコンダクタンス０ｍ分で割り算された
値であるから、極めて小さいものであり、本質的にオフ
セットの小さな回路であるということが言える。

第３図は他の実施例を示す回路図であり、第２図と同等
又は相当する部分には同一符号を付している。第２図と
の相違点を説明すると、抵抗ＲＢと定電流源■８との接
続接点にＮＰＮトランジスタＱ。のベース接点を接続し
、ＮＰＮ）ランジスタＱ。のコレクタ接点を電源ＶＣＣ
に、エミック接点をＮＰＮ）ランジスクＱＤを介して差
動対の一方のトランジスタＱ２のベース接点に接続して
いる。ＮＰＮ　）ランジスクＱ、のコレクタ・エミッタ
間は共通に接続され、等価的にダイオードを形成してい
る。又、ＮＰＮ）ランジスタＱＡのベースが差動対の他
方を構成するトランジスタＱ１　のコレクタ接点に接続
し、トランジスタＱＡのコレクタは電源Ｖ。０に、エミ
ッタは等価的にダイオ−ドを形成するＮＰＮ）ランジス
タＱＢを介してトランジスタＱ１　のベース接点に接続
している。この回路によれば、トランジスタＱＢが第１
図のダイオードＤ、に相当し、定電圧Ｖｒｌはトランジ
スタＱ２のベース電圧となり、回路構成を更に簡素化す
ることが可能となる。

〔発明の効果〕

以上説明したように本発明の同期信号分離回路によれば
、容量素子を介して入力信号が印加される第１の入力端
子と、該第１の入力端子に対応すると共に定電圧が印加
される第２の入力端子、第１の入力端子に入力される信
号を反転出力する第１の出力端子と、同相の信号を出力
する第２の出力端子とを有する差動増幅器と、第１の出
力端子から第１の入力端子に向けて接続される整流素子
とで構成したので、回路を簡素化することができると共
に、オフセットの影響を低減することができる。

【図面の簡単な説明】

第１図は本発明による同期分離回路の一実施例の構成を
示す回路図、第２図は第１図に示す回路に基づく具体的
な回路を示す回路図、第３図は第１図に示す回路に基づ
く他の具体的な回路を示す回路図、第４図は従来の同期
分離回路の一例を示す回路図、第５図は同期分離回路に
入力されるテレビジョン信号と出力される同期信号の関
係を示す波形図である。 ＯＦ２；差動増幅器 Ｃ１；容量素子 Ｄｌ；ダイオード ■ｂ；定電流源 Ｖｒｌ：定電圧 Ｑｌ　〜Ｑｓ　、ＱＡ　−Ｑｎ　　：　Ｎ　Ｐ　Ｎ　）
ランジスクＱ１〜ＱＢ；ＰＮＰトランジスタ ■５〜Ｉｆ　　＋定電流源 代理人（８１０７）弁理士　佐々木　清除（ほか３名）

Claims (1)

1. 【特許請求の範囲】 容量素子を介して入力信号が印加される第１の入力端子
   、該第１の入力端子に対応すると共に定電圧が印加され
   る第２の入力端子、第１の入力端子に入力される信号を
   反転出力する第１の出力端子、第１の入力端子に入力さ
   れる信号と同相の信号を出力する第２の出力端子とを有
   する差動増幅器と、 第１の出力端子から第１の入力端子に向けて接続される
   整流素子とから成ることを特徴とする同期信号分離回路
   。