JPH0622171A - 利得およびアライメント制御を有するビデオ増幅回路 - Google Patents
利得およびアライメント制御を有するビデオ増幅回路Info
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- JPH0622171A JPH0622171A JP5075511A JP7551193A JPH0622171A JP H0622171 A JPH0622171 A JP H0622171A JP 5075511 A JP5075511 A JP 5075511A JP 7551193 A JP7551193 A JP 7551193A JP H0622171 A JPH0622171 A JP H0622171A
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- amplifier circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
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- Power Engineering (AREA)
- Amplifiers (AREA)
- Picture Signal Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 利得およびアライメント制御を有するビデオ
増幅回路に関し、出力信号の平均値および増幅利得を独
立に制御することを目的とする。 【構成】 ビデオ増幅回路は、２つの実質的に等しいス
テージ8a,8b を備えている。該２つのステージの各々
は, それぞれ, 入力端10a,10b および出力端11a,11b を
備え、該各出力端において, 調整可能な平均値, およ
び, 前記利得制御信号Vcg1,Vcg2 によって制御された利
得を有する各入力端における電圧の変化に応じて増幅さ
れた変動を有する電圧を生成するように配置されてい
る。第１のステージ8aの入力端10a は、入力信号Vin を
受け取る減結合キャパシタ30に繋がれている。第１のス
テージ8aの出力端11a は、ビデオ増幅回路の出力信号Vo
utを供給している。コンパレータ40は、出力信号Voutの
平均値と同様に、第２のステージの出力端11b における
電圧を基準電圧Vrefに依存させるために設けられてい
る。
増幅回路に関し、出力信号の平均値および増幅利得を独
立に制御することを目的とする。 【構成】 ビデオ増幅回路は、２つの実質的に等しいス
テージ8a,8b を備えている。該２つのステージの各々
は, それぞれ, 入力端10a,10b および出力端11a,11b を
備え、該各出力端において, 調整可能な平均値, およ
び, 前記利得制御信号Vcg1,Vcg2 によって制御された利
得を有する各入力端における電圧の変化に応じて増幅さ
れた変動を有する電圧を生成するように配置されてい
る。第１のステージ8aの入力端10a は、入力信号Vin を
受け取る減結合キャパシタ30に繋がれている。第１のス
テージ8aの出力端11a は、ビデオ増幅回路の出力信号Vo
utを供給している。コンパレータ40は、出力信号Voutの
平均値と同様に、第２のステージの出力端11b における
電圧を基準電圧Vrefに依存させるために設けられてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号を、基準電圧
に等しい平均値，および，利得制御信号によって制御さ
れた利得を有する入力信号の変化に応じて増幅された変
動を有する出力信号に変換する利得およびアライメント
制御を有するビデオ増幅回路に関する。
に等しい平均値，および，利得制御信号によって制御さ
れた利得を有する入力信号の変化に応じて増幅された変
動を有する出力信号に変換する利得およびアライメント
制御を有するビデオ増幅回路に関する。
【０００２】
【従来の技術】回路（ビデオ増幅回路）は、例えば、D2
MAC 規格のような、テレビ画像を生成するためにディジ
タル的に処理されるであろうテレビ信号の形成に特別な
適用を有している。テレビ信号は、一般に、『黒レベ
ル』として知られている最小値、および、『白レベル』
として知られている最大値の間において変化するであろ
う信号に値を与えることを可能にする基準シーケンスを
含んでいる。画像の解像力を最も効果的にするために
は、最大レベルおよび最小レベルの間の間隙を実質的に
アナログ／ディジタル変換器のフルスケールに変換する
ようにアナログ信号を増幅するのが好ましい。アナログ
／ディジタル変換器は、信号を処理されるであろうディ
ジタルデータに変換するものである。これは、一方で
は、信号の源或いは信号の伝達条件に依存した変化を可
能とする入力信号の振幅の機能として制御された利得を
有する増幅を必要とし、また、他方では、アナログ／デ
ィジタル変換器の閾値に応じた増幅された信号を整列す
るためのレベル調整を必要とする。
MAC 規格のような、テレビ画像を生成するためにディジ
タル的に処理されるであろうテレビ信号の形成に特別な
適用を有している。テレビ信号は、一般に、『黒レベ
ル』として知られている最小値、および、『白レベル』
として知られている最大値の間において変化するであろ
う信号に値を与えることを可能にする基準シーケンスを
含んでいる。画像の解像力を最も効果的にするために
は、最大レベルおよび最小レベルの間の間隙を実質的に
アナログ／ディジタル変換器のフルスケールに変換する
ようにアナログ信号を増幅するのが好ましい。アナログ
／ディジタル変換器は、信号を処理されるであろうディ
ジタルデータに変換するものである。これは、一方で
は、信号の源或いは信号の伝達条件に依存した変化を可
能とする入力信号の振幅の機能として制御された利得を
有する増幅を必要とし、また、他方では、アナログ／デ
ィジタル変換器の閾値に応じた増幅された信号を整列す
るためのレベル調整を必要とする。
【０００３】信号を整列するために、一般的に、ロック
技術（クランプ）が使用される。ここで、『クランプ』
は、入力信号の各ラインの同一と見做し得る基準シーケ
ンスに含まれたクランプ電圧に充電されるキャパシタを
信号が通ることを意味する。キャパシタは、基準シーケ
ンスの間中充電され、ラインの休止期間中一定の電荷を
維持する。この条件は、基準シーケンスがラインの持続
時間に比して非常に短いとき、特に、64μs 続くライン
で約750ns の基準シーケンスを含むD2MAC 規格の信号の
場合、十分になし遂げるには極めて困難である。
技術（クランプ）が使用される。ここで、『クランプ』
は、入力信号の各ラインの同一と見做し得る基準シーケ
ンスに含まれたクランプ電圧に充電されるキャパシタを
信号が通ることを意味する。キャパシタは、基準シーケ
ンスの間中充電され、ラインの休止期間中一定の電荷を
維持する。この条件は、基準シーケンスがラインの持続
時間に比して非常に短いとき、特に、64μs 続くライン
で約750ns の基準シーケンスを含むD2MAC 規格の信号の
場合、十分になし遂げるには極めて困難である。
【０００４】
【発明が解決しようとする課題】本発明者達は、出力信
号の平均値および増幅利得を制御する手法を採用した。
これら２つの量は、回路の出力信号を分析するディジタ
ル・プロセッサによって決定される。印加される平均値
は、表示されるであろう画像の内容に依存しており、よ
り正確には、画像の白の割合に依存している。印加され
る利得は、画像の内容に依存することなく、最大レベル
と最小レベルの間の入力信号の変化の振幅に依存してい
る。
号の平均値および増幅利得を制御する手法を採用した。
これら２つの量は、回路の出力信号を分析するディジタ
ル・プロセッサによって決定される。印加される平均値
は、表示されるであろう画像の内容に依存しており、よ
り正確には、画像の白の割合に依存している。印加され
る利得は、画像の内容に依存することなく、最大レベル
と最小レベルの間の入力信号の変化の振幅に依存してい
る。
【０００５】信号の平均値を制御するために、１つの技
術が直流ループによる補正として知られている。ここ
で、信号は、基準電圧に対するドリフトの発生における
誤差電圧を発生するために、定期的にサンプリングさ
れ、また、帰還ループは、ドリフトが検出されたときに
適切な直流成分を調整するために動作する。直流ループ
により制御されたアライメントが増幅の前に起きると
き、基準電圧は、増幅利得に依存しなければならず、従
って、許容され得ないことである誤差電圧が入力信号に
依存しない状態での入力信号の振幅に依存しなければな
らない。制御された利得増幅が最初に実行されるとき、
直流ループによるアライメント制御が続き、２つの制御
は確実に独立とされるが、回路の電源電圧に対する入力
信号の平均値における変動は、許容され得ないブロッキ
ングおよびサチュレーション現象を起こすことになる。
術が直流ループによる補正として知られている。ここ
で、信号は、基準電圧に対するドリフトの発生における
誤差電圧を発生するために、定期的にサンプリングさ
れ、また、帰還ループは、ドリフトが検出されたときに
適切な直流成分を調整するために動作する。直流ループ
により制御されたアライメントが増幅の前に起きると
き、基準電圧は、増幅利得に依存しなければならず、従
って、許容され得ないことである誤差電圧が入力信号に
依存しない状態での入力信号の振幅に依存しなければな
らない。制御された利得増幅が最初に実行されるとき、
直流ループによるアライメント制御が続き、２つの制御
は確実に独立とされるが、回路の電源電圧に対する入力
信号の平均値における変動は、許容され得ないブロッキ
ングおよびサチュレーション現象を起こすことになる。
【０００６】本発明の目的は、出力信号の平均値および
増幅利得を独立に制御することを可能とする利得および
アライメント制御を有するビデオ増幅器の提供にある。
増幅利得を独立に制御することを可能とする利得および
アライメント制御を有するビデオ増幅器の提供にある。
【０００７】
【課題を解決するための手段】従って、本発明は、入力
信号を、基準電圧に等しい平均値，および，利得制御信
号によって制御された利得を有する入力信号の変化に応
じて増幅された変動を有する出力信号に変換する利得お
よびアライメント制御を有するビデオ増幅回路におい
て、第１のステージ, および, 実質的に該第１のステー
ジと等しい第２のステージを備え、該２つのステージの
各々は, それぞれ, 入力端および出力端を備え、該各出
力端において, 調整可能な平均値, および, 前記利得制
御信号によって制御された前記利得を有する各入力端に
おける電圧の変化に応じて増幅された変動を有する電圧
を生成するように配置され、前記第１のステージの入力
端は、前記入力信号を受け取る減結合キャパシタに繋が
れ、該第１のステージの出力端は、前記ビデオ増幅回路
の出力信号を供給し、そして、前記ビデオ増幅回路は、
さらに、前記第２のステージの出力端に繋がれた入力を
有し、１つの入力が前記基準電圧を受け取るコンパレー
タをさらに具備し、該コンパレータは, アライメント調
整信号を生成することによって, 前記基準電圧と前記第
２のステージの出力端における電圧との間の偏差に応答
しており、該アライメント調整信号は,前記２つのステ
ージの出力端における電圧の平均値を同様に変形するた
めに, 前記２つのステージに供給され、前記第２のステ
ージの出力端における電圧を前記基準電圧に等しくする
ようになっていることを特徴とするビデオ増幅回路を、
提供する。
信号を、基準電圧に等しい平均値，および，利得制御信
号によって制御された利得を有する入力信号の変化に応
じて増幅された変動を有する出力信号に変換する利得お
よびアライメント制御を有するビデオ増幅回路におい
て、第１のステージ, および, 実質的に該第１のステー
ジと等しい第２のステージを備え、該２つのステージの
各々は, それぞれ, 入力端および出力端を備え、該各出
力端において, 調整可能な平均値, および, 前記利得制
御信号によって制御された前記利得を有する各入力端に
おける電圧の変化に応じて増幅された変動を有する電圧
を生成するように配置され、前記第１のステージの入力
端は、前記入力信号を受け取る減結合キャパシタに繋が
れ、該第１のステージの出力端は、前記ビデオ増幅回路
の出力信号を供給し、そして、前記ビデオ増幅回路は、
さらに、前記第２のステージの出力端に繋がれた入力を
有し、１つの入力が前記基準電圧を受け取るコンパレー
タをさらに具備し、該コンパレータは, アライメント調
整信号を生成することによって, 前記基準電圧と前記第
２のステージの出力端における電圧との間の偏差に応答
しており、該アライメント調整信号は,前記２つのステ
ージの出力端における電圧の平均値を同様に変形するた
めに, 前記２つのステージに供給され、前記第２のステ
ージの出力端における電圧を前記基準電圧に等しくする
ようになっていることを特徴とするビデオ増幅回路を、
提供する。
【０００８】
【作用】前記２つのステージは同様のものであり、第１
のステージだけ入力信号の変動成分を受け取り、その直
流成分（平均値）は減結合キャパシタによって除去され
る。従って、第２のステージの出力端は、第１のステー
ジの出力端において、電圧の平均値を再生成する電圧で
ある。コンパレータは、第２のステージからの情報を受
け取り、２つのステージにフィードバックを行い、そし
て、第２のステージの出力端における電圧および第１の
ステージの出力端における平均値を、制御された利得が
どのような値でも、基準電圧に等しくする。
のステージだけ入力信号の変動成分を受け取り、その直
流成分（平均値）は減結合キャパシタによって除去され
る。従って、第２のステージの出力端は、第１のステー
ジの出力端において、電圧の平均値を再生成する電圧で
ある。コンパレータは、第２のステージからの情報を受
け取り、２つのステージにフィードバックを行い、そし
て、第２のステージの出力端における電圧および第１の
ステージの出力端における平均値を、制御された利得が
どのような値でも、基準電圧に等しくする。
【０００９】従って、許容され得ないブロッキング或い
はサチュレーションが観測されることなく、要望された
独立が２つの制御の間に得られることになる。本発明の
他の構成および利点は、添付図面と共に、以下の好適で
制限することのない実施例の記載において明らかになる
であろう。
はサチュレーションが観測されることなく、要望された
独立が２つの制御の間に得られることになる。本発明の
他の構成および利点は、添付図面と共に、以下の好適で
制限することのない実施例の記載において明らかになる
であろう。
【００１０】
【実施例】以下、図面を参照して本発明に係るビデオ増
幅回路の一実施例を説明する。図１に表された好適な回
路（ビデオ増幅回路）は、接地電位Gnd を伝える接地端
子１, 例えば、＋５ボルトの電源電圧Vdd を伝える電源
供給端子２, 増幅回路によって形成される入力電圧信号
Vin を受け取る入力端子３, 形成された出力電圧信号Vo
utを伝える出力端子４, それぞれ端子5,6 に印加される
２つの電圧Vcg1,Vcg2 で構成された利得制御信号を受け
取る２つの利得制御端子5,6,および, 基準電圧Vrefを受
け取るアライメント制御端子７を備えている。
幅回路の一実施例を説明する。図１に表された好適な回
路（ビデオ増幅回路）は、接地電位Gnd を伝える接地端
子１, 例えば、＋５ボルトの電源電圧Vdd を伝える電源
供給端子２, 増幅回路によって形成される入力電圧信号
Vin を受け取る入力端子３, 形成された出力電圧信号Vo
utを伝える出力端子４, それぞれ端子5,6 に印加される
２つの電圧Vcg1,Vcg2 で構成された利得制御信号を受け
取る２つの利得制御端子5,6,および, 基準電圧Vrefを受
け取るアライメント制御端子７を備えている。
【００１１】回路（ビデオ増幅回路）は、出力信号Vout
が基準電圧Vrefに等しい平均値、および、利得制御信号
Vcg1,Vcg2 によって, より厳密には, 該２つの利得制御
電圧の間の差Vcg1-Vcg2 によって制御された利得を有す
る入力信号Vin の変化に応じて増幅された変動を有する
ように設計されている。回路は、第１のステージ8a, お
よび, 実質的に該第１のステージ8aと等しい第２のステ
ージ8bを備えている。以下の記述において、後に付けた
参照符号"a" は、第１のステージ8aの構成要素を示し、
また、後に付けた参照符号"b" は、第２のステージ8bの
同様な構成要素を示している。『同様の(identical) 』
は、実質的に同じ電気的特性を有する第２のステージ8b
の構成要素に対応する第１のステージ8aの各構成要素と
して理解される。この条件を満たすために、回路は、同
じドーパント・インプランテーション段階の内に、２つ
のステージ8a,8b の対応する構成要素（それらは、本質
的に、抵抗およびトランジスタである）を定型的に形成
することによって、単一のシリコンチップ上に形成され
得る。
が基準電圧Vrefに等しい平均値、および、利得制御信号
Vcg1,Vcg2 によって, より厳密には, 該２つの利得制御
電圧の間の差Vcg1-Vcg2 によって制御された利得を有す
る入力信号Vin の変化に応じて増幅された変動を有する
ように設計されている。回路は、第１のステージ8a, お
よび, 実質的に該第１のステージ8aと等しい第２のステ
ージ8bを備えている。以下の記述において、後に付けた
参照符号"a" は、第１のステージ8aの構成要素を示し、
また、後に付けた参照符号"b" は、第２のステージ8bの
同様な構成要素を示している。『同様の(identical) 』
は、実質的に同じ電気的特性を有する第２のステージ8b
の構成要素に対応する第１のステージ8aの各構成要素と
して理解される。この条件を満たすために、回路は、同
じドーパント・インプランテーション段階の内に、２つ
のステージ8a,8b の対応する構成要素（それらは、本質
的に、抵抗およびトランジスタである）を定型的に形成
することによって、単一のシリコンチップ上に形成され
得る。
【００１２】２つのステージ8a,8b の各々は, それぞ
れ, 入力端10a,10b,出力端11a,11b,電圧／電流変換手
段, 調整可能な電流発生器12a,12b,および, 電流乗算手
段を備えている。各ステージ8a,8b において、電圧／電
流変換手段は, それぞれ, 入力端10a,10b と接地端子１
との間に取り付けられた第１のバイアス抵抗13a,13b,入
力端10a,10b と電源供給端子２との間に取り付けられた
第２のバイアス抵抗14a,14b,および, 電流乗算手段の入
力16a,16b に繋がれた一端, および, 絶縁バッファの手
段によって入力端10a,10b に繋がれた他端を有する変換
抵抗15a,15b を備えている。絶縁バッファは、定電流発
生器17a,17b,および, エミッタフォロアとして取り付け
られた NPN型バイポーラトランジスタ18a,18b を備えて
いる。トランジスタ18a,18b は、電源供給端子２に繋が
れたコレクタ，ステージの入力端10a,10b に繋がれたベ
ース, および，変換抵抗15a,15b の第２の端子に繋がれ
たエミッタを有している。定電流発生器17a,17b は、接
地端子１とトランジスタ18a,18b のエミッタとの間に取
り付けられ、両方のステージにおいて同様に、トランジ
スタ18a,18b のベース／エミッタ接合を十分に導通させ
るように、電流I1を伝えるようになっている。従って、
各ステージ8a,8b の電圧／電流変換手段は、変換抵抗15
a,15b を介して、該ステージの入力端10a,10b における
電圧V1a,V1b の可能な変化に比例する変動を有する電流
I3a,I3b を生成する。第２のステージの場合において、
入力端10b における電圧V2b は、変動成分を含まない。
従って、変換抵抗15b における電流I3b は、直流であ
る。この電流I3b は、第１のステージ8aの変換抵抗15a
における電流I3a の平均値と等しい値を有している。
れ, 入力端10a,10b,出力端11a,11b,電圧／電流変換手
段, 調整可能な電流発生器12a,12b,および, 電流乗算手
段を備えている。各ステージ8a,8b において、電圧／電
流変換手段は, それぞれ, 入力端10a,10b と接地端子１
との間に取り付けられた第１のバイアス抵抗13a,13b,入
力端10a,10b と電源供給端子２との間に取り付けられた
第２のバイアス抵抗14a,14b,および, 電流乗算手段の入
力16a,16b に繋がれた一端, および, 絶縁バッファの手
段によって入力端10a,10b に繋がれた他端を有する変換
抵抗15a,15b を備えている。絶縁バッファは、定電流発
生器17a,17b,および, エミッタフォロアとして取り付け
られた NPN型バイポーラトランジスタ18a,18b を備えて
いる。トランジスタ18a,18b は、電源供給端子２に繋が
れたコレクタ，ステージの入力端10a,10b に繋がれたベ
ース, および，変換抵抗15a,15b の第２の端子に繋がれ
たエミッタを有している。定電流発生器17a,17b は、接
地端子１とトランジスタ18a,18b のエミッタとの間に取
り付けられ、両方のステージにおいて同様に、トランジ
スタ18a,18b のベース／エミッタ接合を十分に導通させ
るように、電流I1を伝えるようになっている。従って、
各ステージ8a,8b の電圧／電流変換手段は、変換抵抗15
a,15b を介して、該ステージの入力端10a,10b における
電圧V1a,V1b の可能な変化に比例する変動を有する電流
I3a,I3b を生成する。第２のステージの場合において、
入力端10b における電圧V2b は、変動成分を含まない。
従って、変換抵抗15b における電流I3b は、直流であ
る。この電流I3b は、第１のステージ8aの変換抵抗15a
における電流I3a の平均値と等しい値を有している。
【００１３】各ステージ8a,8b の調整可能な電流発生器
12a,12b は、接地端子１と各電流乗算手段の入力16a,16
b との間に設けられている。該電流発生器は、各ステー
ジで等しい調整可能な電流I2を与える。従って、各ステ
ージの電流乗算手段は、それらの入力において、調整可
能な電流発生器12a,12b により生成された電流I2および
電圧／電流変換手段により生成された電流I3a,I3b の組
み合わせ：Iea ＝ I2− I3a, Ieb ＝ I2 − I3bを受け
取る。
12a,12b は、接地端子１と各電流乗算手段の入力16a,16
b との間に設けられている。該電流発生器は、各ステー
ジで等しい調整可能な電流I2を与える。従って、各ステ
ージの電流乗算手段は、それらの入力において、調整可
能な電流発生器12a,12b により生成された電流I2および
電圧／電流変換手段により生成された電流I3a,I3b の組
み合わせ：Iea ＝ I2− I3a, Ieb ＝ I2 − I3bを受け
取る。
【００１４】各ステージ8a,8b において、電流乗算手段
は、好ましくは、差動増幅器の形態で構成される。この
増幅器は、２つの同様な NPN型バイポーラトランジスタ
20a,21a; 20b,21b, および, ２つの同様な抵抗22a,23a;
22b,23bを備えている。同様な抵抗22a,23a および22b,
23b は、それぞれ、電源供給端子２とトランジスタ20a,
21a および20b,21b との間に取り付けられている。トラ
ンジスタ20a,21a および20b,21b は、電流乗算手段の入
力16a,16b に連帯的に繋がれた各エミッタを有してい
る。トランジスタ20a,20b のベースは、利得制御端子５
に繋がれ、従って、利得制御電圧Vcg1を受け取るように
なっている。トランジスタ21a,21b のベースは、利得制
御端子６に繋がれ、従って、利得制御電圧Vcg2を受け取
るようになっている。このように、増幅器は、抵抗22a,
22b を介して、該増幅器の入力16a,16b で受け取られる
電流Iea,Ieb に等しい電流Ica,Icb を生成し、“０”と
“１”の間の係数ｋによって乗算され、利得制御信号Vc
g1,Vcg2 によって制御され、より厳密には、2 つの利得
制御電圧の間の差 Vcg1 − Vcg2 によって制御されるよ
うに構成されている。
は、好ましくは、差動増幅器の形態で構成される。この
増幅器は、２つの同様な NPN型バイポーラトランジスタ
20a,21a; 20b,21b, および, ２つの同様な抵抗22a,23a;
22b,23bを備えている。同様な抵抗22a,23a および22b,
23b は、それぞれ、電源供給端子２とトランジスタ20a,
21a および20b,21b との間に取り付けられている。トラ
ンジスタ20a,21a および20b,21b は、電流乗算手段の入
力16a,16b に連帯的に繋がれた各エミッタを有してい
る。トランジスタ20a,20b のベースは、利得制御端子５
に繋がれ、従って、利得制御電圧Vcg1を受け取るように
なっている。トランジスタ21a,21b のベースは、利得制
御端子６に繋がれ、従って、利得制御電圧Vcg2を受け取
るようになっている。このように、増幅器は、抵抗22a,
22b を介して、該増幅器の入力16a,16b で受け取られる
電流Iea,Ieb に等しい電流Ica,Icb を生成し、“０”と
“１”の間の係数ｋによって乗算され、利得制御信号Vc
g1,Vcg2 によって制御され、より厳密には、2 つの利得
制御電圧の間の差 Vcg1 − Vcg2 によって制御されるよ
うに構成されている。
【００１５】各ステージ8a,8b の出力端11a,11b は、直
接トランジスタ20a,20b のコレクタに繋がれている。従
って、各ステージの出力端11a,11b は、電流乗算手段に
より生成された電流Ica,Icb に付いて、次式によって与
えられる線形依存関係を有するように、電圧V2a,V2b と
なるように配置されている。 V2a ＝ Vdd −Ｒ× Ica V2b ＝ Vdd −Ｒ× Icb ここで、Ｒは、抵抗22a,22b のオーム抵抗値を示してい
る。従って、各ステージの出力端11a,11b における電圧
V2a,V2b は、調整可能な電流発生器12a,12b によって与
えられた電流I2を変形することによって調整された平均
値, および, 利得制御信号Vcg1,Vcg2 によって制御され
た利得ｇを有するステージの入力端10a,10b における電
圧V1a,V1b における変化に応じて増幅された変動を有し
ている。利得ｇは、式：ｇ＝ｋ×Ｒ／Ｒ３によって与え
られる。ここで、Ｒ３は、各ステージの変換抵抗15a,15
b のオーム抵抗値を示している。従って、利得制御信号
Vcg1,Vcg2 は、要求された利得ｇを与える乗算係数ｋを
獲得するために決定されることになる。
接トランジスタ20a,20b のコレクタに繋がれている。従
って、各ステージの出力端11a,11b は、電流乗算手段に
より生成された電流Ica,Icb に付いて、次式によって与
えられる線形依存関係を有するように、電圧V2a,V2b と
なるように配置されている。 V2a ＝ Vdd −Ｒ× Ica V2b ＝ Vdd −Ｒ× Icb ここで、Ｒは、抵抗22a,22b のオーム抵抗値を示してい
る。従って、各ステージの出力端11a,11b における電圧
V2a,V2b は、調整可能な電流発生器12a,12b によって与
えられた電流I2を変形することによって調整された平均
値, および, 利得制御信号Vcg1,Vcg2 によって制御され
た利得ｇを有するステージの入力端10a,10b における電
圧V1a,V1b における変化に応じて増幅された変動を有し
ている。利得ｇは、式：ｇ＝ｋ×Ｒ／Ｒ３によって与え
られる。ここで、Ｒ３は、各ステージの変換抵抗15a,15
b のオーム抵抗値を示している。従って、利得制御信号
Vcg1,Vcg2 は、要求された利得ｇを与える乗算係数ｋを
獲得するために決定されることになる。
【００１６】第１のステージ8aの出力端11a は、該出力
端11a における電圧V2a に対応する出力信号Voutを与え
るために、回路の出力端子４に繋がれている。第１のス
テージ8aの入力端10a は、減結合キャパシタ30の手段に
よって、回路の入力端子３に繋がれている。このキャパ
シタ30は、第１のステージの入力端10a で受け取り、且
つ、通過する入力信号Vin の直流成分である入力信号Vi
n における変動を濾波する。従って、キャパシタ30は、
入力信号における変動の時間尺度（タイムスケール）に
比較して、時定数：Ｒ１×ＲＳ×Ｃ/(R1＋R2) が高くな
るようなキャパシタンスＣを持たなければならない。こ
こで、Ｒ１およびＲ２は、それぞれ、第１のステージに
おける第１および第２のバイアス抵抗13a,14a のオーム
抵抗値を示している。代表的に、数マイクロファラッド
のオーダのキャパシタンスＣおよび数百オームのオーダ
の抵抗R1,R2 は、１メガヘルツ或いは約十メガヘルツの
オーダの周波数を有する入力信号に対して選択されるで
あろう。
端11a における電圧V2a に対応する出力信号Voutを与え
るために、回路の出力端子４に繋がれている。第１のス
テージ8aの入力端10a は、減結合キャパシタ30の手段に
よって、回路の入力端子３に繋がれている。このキャパ
シタ30は、第１のステージの入力端10a で受け取り、且
つ、通過する入力信号Vin の直流成分である入力信号Vi
n における変動を濾波する。従って、キャパシタ30は、
入力信号における変動の時間尺度（タイムスケール）に
比較して、時定数：Ｒ１×ＲＳ×Ｃ/(R1＋R2) が高くな
るようなキャパシタンスＣを持たなければならない。こ
こで、Ｒ１およびＲ２は、それぞれ、第１のステージに
おける第１および第２のバイアス抵抗13a,14a のオーム
抵抗値を示している。代表的に、数マイクロファラッド
のオーダのキャパシタンスＣおよび数百オームのオーダ
の抵抗R1,R2 は、１メガヘルツ或いは約十メガヘルツの
オーダの周波数を有する入力信号に対して選択されるで
あろう。
【００１７】第１のステージの入力端10a における電圧
V1a は、該第１のステージの変換抵抗15a の端子におけ
る電圧と等しいけれども、V1a ＝ VP ＋ VA によって与
えられる。ここで、 VP ＝ Vdd×Ｒ１/(R1＋R2) は一定
のバイス電圧であり、また、VAは入力信号Vin の変動成
分を示している。従って、第１のステージにおける出力
端11a における電圧V2a は、 V2a ＝ VM＋ｇ×VA により与えられる。ここで、 VM ＝ Vdd＋ｇ×(VP-Vbe)
−Ｒ×ｋ×I2は、電圧V2a (Vbeはトランジスタ18a のベ
ース／エミッタ接合の電圧を示している）の平均値を表
している。この平均値は、調整可能な電流発生器12a に
より調整された電流I2を変形することによって調整され
るかも知れないことが理解され得るであろう。
V1a は、該第１のステージの変換抵抗15a の端子におけ
る電圧と等しいけれども、V1a ＝ VP ＋ VA によって与
えられる。ここで、 VP ＝ Vdd×Ｒ１/(R1＋R2) は一定
のバイス電圧であり、また、VAは入力信号Vin の変動成
分を示している。従って、第１のステージにおける出力
端11a における電圧V2a は、 V2a ＝ VM＋ｇ×VA により与えられる。ここで、 VM ＝ Vdd＋ｇ×(VP-Vbe)
−Ｒ×ｋ×I2は、電圧V2a (Vbeはトランジスタ18a のベ
ース／エミッタ接合の電圧を示している）の平均値を表
している。この平均値は、調整可能な電流発生器12a に
より調整された電流I2を変形することによって調整され
るかも知れないことが理解され得るであろう。
【００１８】第２のステージ8bは、その入力端10b に変
動する信号を受け取らないので、該２のステージの出力
端11b は、第１のステージの出力端におけるでんあるV2
a の平均値VMに等しい安定電圧V2b となっている。この
電圧値V2b ＝ VM を固定するために、回路は、第２のス
テージ8bの出力端11b に繋がれた正入力, および, 基準
電圧Vrefを受け取るためにアライメント制御端子７に繋
がれた負入力を有するコンパレータ40を備えている。偏
差が、出力端11b における電圧V2b と基準電圧Vrefとの
間に存在するとき、コンパレータ40は、２つのステージ
における出力端11a,11b における電圧の平均値VMと同様
に変動するように２つのステージ8a,8b に与えられるア
ライメント調整信号Verrを生成することによって応答す
る。
動する信号を受け取らないので、該２のステージの出力
端11b は、第１のステージの出力端におけるでんあるV2
a の平均値VMに等しい安定電圧V2b となっている。この
電圧値V2b ＝ VM を固定するために、回路は、第２のス
テージ8bの出力端11b に繋がれた正入力, および, 基準
電圧Vrefを受け取るためにアライメント制御端子７に繋
がれた負入力を有するコンパレータ40を備えている。偏
差が、出力端11b における電圧V2b と基準電圧Vrefとの
間に存在するとき、コンパレータ40は、２つのステージ
における出力端11a,11b における電圧の平均値VMと同様
に変動するように２つのステージ8a,8b に与えられるア
ライメント調整信号Verrを生成することによって応答す
る。
【００１９】コンパレータ40は、好ましくは、Bi-CMOS
技術、すなわち、バイポーラトランジスタおよびCMOS
（相補型金属−酸化物・半導体）トランジスタを結合す
ることにより製造された高利得, 高速応答の増幅器の形
態として製造されている。そのような演算増幅器は、低
バイアス電流（約１μA)で、約100ns の応答時間を有す
るかも知れない。増幅器40の出力は、２つのステージの
調整可能な電流発生器12a,12b の制御入力に繋がれてい
る。これらの発生器12a,12b は、正或いは負のアライメ
ント調整信号Verrを受け取ったときに与える電流I2を増
大または減少する。
技術、すなわち、バイポーラトランジスタおよびCMOS
（相補型金属−酸化物・半導体）トランジスタを結合す
ることにより製造された高利得, 高速応答の増幅器の形
態として製造されている。そのような演算増幅器は、低
バイアス電流（約１μA)で、約100ns の応答時間を有す
るかも知れない。増幅器40の出力は、２つのステージの
調整可能な電流発生器12a,12b の制御入力に繋がれてい
る。これらの発生器12a,12b は、正或いは負のアライメ
ント調整信号Verrを受け取ったときに与える電流I2を増
大または減少する。
【００２０】従って、コンパレータ40は、第２のステー
ジ8bにおいて, 出力端11b における電圧V2b を基準電圧
Vrefにするように動作する帰還ループに取り付けられ
る。この帰還ループは、第１のステージ8aにおいては、
出力端11a によって供給された出力電圧Voutの平均値VM
が基準電圧Vrefに等しくなるようにも動作する。このコ
ンパレータ40および調整可能な電流発生器12a,12b によ
る動作は、利得ｇの制御された値と独立している。Bi-C
MOS 技術によりコンパレータ40を製造することによっ
て、利得制御に影響を与えることなく、１ボルトのオー
ダの基準電圧Vrefにおける変動に対する100ns の応答を
可能とする。
ジ8bにおいて, 出力端11b における電圧V2b を基準電圧
Vrefにするように動作する帰還ループに取り付けられ
る。この帰還ループは、第１のステージ8aにおいては、
出力端11a によって供給された出力電圧Voutの平均値VM
が基準電圧Vrefに等しくなるようにも動作する。このコ
ンパレータ40および調整可能な電流発生器12a,12b によ
る動作は、利得ｇの制御された値と独立している。Bi-C
MOS 技術によりコンパレータ40を製造することによっ
て、利得制御に影響を与えることなく、１ボルトのオー
ダの基準電圧Vrefにおける変動に対する100ns の応答を
可能とする。
【００２１】回路をD2MAC 規格の信号の波形に対する特
別な適用において、入力信号Vin は、復調器（無線送信
の場合）またはケーブル・インターフェース（ケーブル
伝送の場合）の出力に現れるアナログ信号である。出力
信号Voutは、特化されたプロセッサによって処理するた
めに変換するアナログ／ディジタル変換器に与えられ
る。このプロセッサは、利得制御信号Vcg1,Vcg2 および
回路の制御端子5,6,7 に印加される基準電圧を決定する
ために、信号Voutを解析する。必要ならば、プロセッサ
は基準電圧Vrefを変化させ、そして、本発明に係る回路
は該変化を実際的に即座に適合することが可能である。
別な適用において、入力信号Vin は、復調器（無線送信
の場合）またはケーブル・インターフェース（ケーブル
伝送の場合）の出力に現れるアナログ信号である。出力
信号Voutは、特化されたプロセッサによって処理するた
めに変換するアナログ／ディジタル変換器に与えられ
る。このプロセッサは、利得制御信号Vcg1,Vcg2 および
回路の制御端子5,6,7 に印加される基準電圧を決定する
ために、信号Voutを解析する。必要ならば、プロセッサ
は基準電圧Vrefを変化させ、そして、本発明に係る回路
は該変化を実際的に即座に適合することが可能である。
【００２２】本発明は、好適な典型的な実施例を参照し
て述べられたが、該実施例は、本発明を限定するもので
はなく、特許請求の範囲を逸脱することなく、様々な変
形が適用され得るのが理解されるであろう。
て述べられたが、該実施例は、本発明を限定するもので
はなく、特許請求の範囲を逸脱することなく、様々な変
形が適用され得るのが理解されるであろう。
【００２３】
【発明の効果】以上、詳述したように、本発明に係るビ
デオ増幅回路によれば、出力信号の平均値および増幅利
得を独立に制御することを可能とする利得およびアライ
メント制御を有するビデオ増幅器が提供される。
デオ増幅回路によれば、出力信号の平均値および増幅利
得を独立に制御することを可能とする利得およびアライ
メント制御を有するビデオ増幅器が提供される。
【図１】本発明に係るビデオ増幅回路の一実施例を示す
回路図である。
回路図である。
１…接地端子 ２…電源供給端子 ３…ビデオ増幅回路の入力端子 ４…ビデオ増幅回路の出力端子 5,6 …利得制御端子 ７…アライメント制御端子 8a…第１のステージ 8b…第２のステージ 10a,10b …入力端 11a,11b …出力端 12a,12b …電流発生器 13a,13b;14a,14b;15a,15b;22a,23a;22b,23b …抵抗 16a,16b …電流乗算手段の入力 18a,18b;20a,21a;20b,21b …バイポーラトランジスタ 30…減結合キャパシタ 40…コンパレータ ｇ…利得 V1a,V1b …入力端における電圧 V2a,V2b …出力端における電圧 Vcg1,Vcg2 …利得制御信号 Vin …入力信号 Vout…出力信号 Vref…基準電圧
フロントページの続き (72)発明者 ジャン−ルイ ドゥシェ フランス国，38330 ビビエール，セデ 542，シュマン ドゥ レグリス 316
Claims (8)
- 【請求項１】 入力信号(Vin）を、基準電圧(Vref)に等
しい平均値，および，利得制御信号(Vcg1, Vcg2)によっ
て制御された利得(g) を有する入力信号(Vin）の変化に
応じて増幅された変動を有する出力信号(Vout)に変換す
る利得およびアライメント制御を有するビデオ増幅回路
であって、 第１のステージ(8a), および, 実質的に該第１のステー
ジと等しい第２のステージ(8b)を備え、該２つのステー
ジ(8a, 8b)の各々は, それぞれ, 入力端(10a,10b)およ
び出力端(11a, 11b)を備え、該各出力端(11a, 11b)にお
いて, 調整可能な平均値, および, 前記利得制御信号(V
cg1, Vcg2)によって制御された前記利得(g) を有する各
入力端(10a, 10b)における電圧(V1a, V1b)の変化に応じ
て増幅された変動を有する電圧(V2a, V2b)を生成するよ
うに配置され、 前記第１のステージ(8a)の入力端(10a) は、前記入力信
号(Vin）を受け取る減結合キャパシタ(30)に繋がれ、 該第１のステージ(8a)の出力端(11a) は、前記ビデオ増
幅回路の出力信号(Vout)を供給し、そして、 前記ビデオ増幅回路は、さらに、前記第２のステージ(8
b)の出力端(11b) に繋がれた入力を有し、１つの入力が
前記基準電圧(Vref)を受け取るコンパレータ(40)をさら
に具備し、該コンパレータ(40)は, アライメント調整信
号(Verr)を生成することによって, 前記基準電圧(Vref)
と前記第２のステージの出力端(11b) における電圧(V2
b) との間の偏差に応答しており、該アライメント調整
信号は, 前記２つのステージの出力端(11a, 11b)におけ
る電圧の平均値を同様に変形するために, 前記２つのス
テージ(8a, 8b)に供給され、前記第２のステージ(8b)の
出力端(11b) における電圧(V2b) を前記基準電圧(Vref)
に等しくするようになっているビデオ増幅回路。 - 【請求項２】 前記２つのステージ(8a, 8b)の各々は、
各入力端(10a, 10b)における電圧(V1a, V1b)を, 該入力
端(10a, 10b)における電圧(V1a, V1b)の変化に比例した
変動を有する電流に変換する電圧／電流変換手段、調整
可能な電流発生器(12a, 12b)、および、入力(16a, 16b)
が該電圧／電流変換手段により生成された電流(I3a, I3
b)および該調整可能な電流発生器(12a, 12b)により生成
された電流(I2)を受け取る電流乗算手段を具備し、該電
流乗算手段は, 前記利得制御信号(Vcg1, Vcg2)によって
与えられた係数(k) によって, 電流(Iea, Ieb)の結合を
乗算し、該ステージ(8a, 8b)の各々の出力端(11a, 11b)
は, 各電流乗算手段によって生成された電流(Ica, Icb)
に直線的に依存する電圧(V2a, V2b)となるように配置さ
れている請求項１のビデオ増幅回路。 - 【請求項３】 前記各ステージ(8a, 8b)の電圧／電流変
換手段は、それぞれ、前記入力端(10a, 10b)と接地端子
(1) との間に取り付けられた抵抗(13a, 13b)、前記入力
端(10a, 10b)と該ビデオ増幅回路の電源供給端子(2) と
の間に取り付けられた抵抗(14a, 14b)、および、前記電
流乗算手段の入力(16a, 16b)に繋がれた一端, および,
絶縁バッファの手段によって前記入力端(10a, 10b)に繋
がれた他端を有する抵抗(15a, 15b)を備えている請求項
２のビデオ増幅回路。 - 【請求項４】 前記絶縁バッファは、エミッタフォロア
として取り付けられたバイポーラトランジスタ(18a, 18
b)を備えている請求項３のビデオ増幅回路。 - 【請求項５】 前記各ステージ(8a, 8b)の前記電流乗算
手段は、該電流乗算手段の入力(16a, 16b)に連帯的に繋
がれたエミッタを有する２つの等しいバイポーラトラン
ジスタ(20a,21a; 20b,21b)、および、該２つのバイポー
ラトランジスタ(20a,21a; 20b,21b)のコレクタにそれぞ
れ繋がれた２つの等しい抵抗(22a,23a; 22b,23b)を具備
し、前記利得制御信号は, 前記２つのバイポーラトラン
ジスタ(20a,21a; 20b,21b)のベースにそれぞれ印加され
た２つの電圧(Vcg1, Vcg2)を備えている請求項２〜４の
いずれかのビデオ増幅回路。 - 【請求項６】 前記各ステージ(8a, 8b)の前記出力端(1
1a, 11b)は, 各電流乗算手段のバイポーラトランジスタ
(20a, 20b)の一方のコレクタに繋がれている請求項５の
ビデオ増幅回路。 - 【請求項７】 前記コンパレータは、高利得, 低消費電
力, 且つ, 高速応答の増幅器(40)を備えている請求項１
〜６のいずれかのビデオ増幅回路。 - 【請求項８】 前記高利得増幅器(40)は、Bi-CMOS 技術
により製造されている請求項７のビデオ増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR929203951A FR2689705B1 (fr) | 1992-04-01 | 1992-04-01 | Circuit amplificateur video a commande de gain et d'alignement. |
| FR9203951 | 1992-04-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0622171A true JPH0622171A (ja) | 1994-01-28 |
Family
ID=9428346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075511A Pending JPH0622171A (ja) | 1992-04-01 | 1993-04-01 | 利得およびアライメント制御を有するビデオ増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5406221A (ja) |
| EP (1) | EP0564341B1 (ja) |
| JP (1) | JPH0622171A (ja) |
| DE (1) | DE69322193T2 (ja) |
| FR (1) | FR2689705B1 (ja) |
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1993
- 1993-03-29 EP EP93400800A patent/EP0564341B1/fr not_active Expired - Lifetime
- 1993-03-29 DE DE69322193T patent/DE69322193T2/de not_active Expired - Fee Related
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- 1993-04-01 JP JP5075511A patent/JPH0622171A/ja active Pending
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| WO2015146247A1 (ja) * | 2014-03-28 | 2015-10-01 | 日本電信電話株式会社 | 可変利得トランスインピーダンスアンプ |
Also Published As
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