JP2695515B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JP2695515B2 JP2695515B2 JP19115990A JP19115990A JP2695515B2 JP 2695515 B2 JP2695515 B2 JP 2695515B2 JP 19115990 A JP19115990 A JP 19115990A JP 19115990 A JP19115990 A JP 19115990A JP 2695515 B2 JP2695515 B2 JP 2695515B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はバイポーラIC電源や、電圧レギュレータ、AC
/DCコンバータ、コンパレータ等において、基準電圧を
供給する基準電圧発生回路に関するものである。
/DCコンバータ、コンパレータ等において、基準電圧を
供給する基準電圧発生回路に関するものである。
従来の技術 第４図は従来の基準電圧発生回路１を採用した電圧レ
ギュレータを示しており、ここで基準電圧発生回路１は
コレクタが抵抗Rc1を介して入力電圧ライン２に接続さ
れエミッタが抵抗R2を介して接地点に接続された第１ト
ランジスタT1と、同じくコレクタが抵抗Rc2を介して入
力電圧ライン２に接続されたエミッタが抵抗R1を介して
第１トランジスタT1のエミッタに接続された第２トラン
ジスタT2とから成り、それらの第１、第２トランジスタ
T1,T2のベースは互いに接続され、抵抗R3,R4の接続中点
（ａ）に結合されている。そして、基準電圧Vrefはこの
ベースと接地点との間に生じる。第２トランジスタT2の
エミッタ面積は第１トランジスタT1のエミッタ面積に比
し８倍に選ばれている。前記第１、第２トランジスタT
1,T2のコレクタ出力は演算増幅器３の非反転入力端
（＋）と反転入力端（−）に供給される。そして、この
演算増幅器３の出力はトランジスタT0のベースに与えら
れ、レギュレータとしての出力Voはそのエミッタから取
り出される。今、第１、第２トランジスタT1,T2のコレ
クタ電流をそれぞれIc1、Ic2とし、各トランジスタに流
れるエミッタ電流を、 IE≒Ic1＋Ic2 ……（１） とすると、各トランジスタT1,T2のベース・エミッタ間
導通電圧VBE1、VBE2はそれぞれ VBE1＝kT/q・lnIE/IS1 ……（２） VBE2＝kT/q・lnIE/IS2 ……（３） となる。ただし、ｋはボルツマン定数、ｑは電荷、
IS1、IS2はそれぞれトランジスタT1,T2の逆方向飽和電
流である。第１、第２トランジスタT1,T2のVBE1とVBE2
間の差ΔVBEは、（２），（３）式より ΔVBE ＝kT/q・lnIE/ISE−kT/q・lnIE/IS2 ＝kT/q・lnIS2/IS1 ……（４） ここで、第２トランジスタT2のエミッタ面積は第１トラ
ンジスタT1のそれに対し８倍に選ばれているので、 IS2＝8IS1 である。それ故、（４）式は ΔVBE＝kT/q・ln8 ……（５） となる。kT/qは25.9mVであるから、結局（５）式は、 ΔVBE≒54mV となる。尚、このΔVBEはkT/qが正の温度係数をもって
いることから同じように正の温度係数をもつことにな
る。
ギュレータを示しており、ここで基準電圧発生回路１は
コレクタが抵抗Rc1を介して入力電圧ライン２に接続さ
れエミッタが抵抗R2を介して接地点に接続された第１ト
ランジスタT1と、同じくコレクタが抵抗Rc2を介して入
力電圧ライン２に接続されたエミッタが抵抗R1を介して
第１トランジスタT1のエミッタに接続された第２トラン
ジスタT2とから成り、それらの第１、第２トランジスタ
T1,T2のベースは互いに接続され、抵抗R3,R4の接続中点
（ａ）に結合されている。そして、基準電圧Vrefはこの
ベースと接地点との間に生じる。第２トランジスタT2の
エミッタ面積は第１トランジスタT1のエミッタ面積に比
し８倍に選ばれている。前記第１、第２トランジスタT
1,T2のコレクタ出力は演算増幅器３の非反転入力端
（＋）と反転入力端（−）に供給される。そして、この
演算増幅器３の出力はトランジスタT0のベースに与えら
れ、レギュレータとしての出力Voはそのエミッタから取
り出される。今、第１、第２トランジスタT1,T2のコレ
クタ電流をそれぞれIc1、Ic2とし、各トランジスタに流
れるエミッタ電流を、 IE≒Ic1＋Ic2 ……（１） とすると、各トランジスタT1,T2のベース・エミッタ間
導通電圧VBE1、VBE2はそれぞれ VBE1＝kT/q・lnIE/IS1 ……（２） VBE2＝kT/q・lnIE/IS2 ……（３） となる。ただし、ｋはボルツマン定数、ｑは電荷、
IS1、IS2はそれぞれトランジスタT1,T2の逆方向飽和電
流である。第１、第２トランジスタT1,T2のVBE1とVBE2
間の差ΔVBEは、（２），（３）式より ΔVBE ＝kT/q・lnIE/ISE−kT/q・lnIE/IS2 ＝kT/q・lnIS2/IS1 ……（４） ここで、第２トランジスタT2のエミッタ面積は第１トラ
ンジスタT1のそれに対し８倍に選ばれているので、 IS2＝8IS1 である。それ故、（４）式は ΔVBE＝kT/q・ln8 ……（５） となる。kT/qは25.9mVであるから、結局（５）式は、 ΔVBE≒54mV となる。尚、このΔVBEはkT/qが正の温度係数をもって
いることから同じように正の温度係数をもつことにな
る。
一方、基準電圧VREFは、 VREF＝VBE1＋2IE・R2 ＝VBE1＋2R2/R1・ΔVBE ……（６） となる。ここで、（６）式の第１項VBE1は負の温度係数
をもっており、第２項の2R2/R1・ΔVBEは正の温度係数
をもっている。従って、設計に際してはR2/R1の比で正
の温度係数を調整してVREF全体の温度係数が零になるよ
うに調整している。
をもっており、第２項の2R2/R1・ΔVBEは正の温度係数
をもっている。従って、設計に際してはR2/R1の比で正
の温度係数を調整してVREF全体の温度係数が零になるよ
うに調整している。
発明が解決しようとする課題 ところで、上述の第１、第２トランジスタT1,T2の動
作にはベース電流IBが必要であり、このベース電流IBは
第１トランジスタT1のベース電流IB1と第２トランジス
タT2のベース電流IB2を加算した電流値である。しか
も、これらのベース電流IB1、IB2は、IC1、IC2をコレク
タ電流とすると、 IB1＝IC1/hFE IB2＝IC2/hFE となり、電流増幅率hFEに関与する。しかしながら、こ
の電流増幅率hFEはよく知られているように温度依存性
が非常に大きい。そのため、温度によってIBが大きく変
化する。特に低いhFEで著しく温度変化を受けるので、
基準電圧VREFも変化し、結局レギュレータの出力Vo（＝
R3/R4・VREF）が温度特性に影響されるという問題を生
じる。
作にはベース電流IBが必要であり、このベース電流IBは
第１トランジスタT1のベース電流IB1と第２トランジス
タT2のベース電流IB2を加算した電流値である。しか
も、これらのベース電流IB1、IB2は、IC1、IC2をコレク
タ電流とすると、 IB1＝IC1/hFE IB2＝IC2/hFE となり、電流増幅率hFEに関与する。しかしながら、こ
の電流増幅率hFEはよく知られているように温度依存性
が非常に大きい。そのため、温度によってIBが大きく変
化する。特に低いhFEで著しく温度変化を受けるので、
基準電圧VREFも変化し、結局レギュレータの出力Vo（＝
R3/R4・VREF）が温度特性に影響されるという問題を生
じる。
本発明はこのような点に鑑みなされたものであって、
トランジスタの電流増幅率hFEの温度やバラツキによる
変動によって基準電圧が影響を受けないように工夫され
ている。
トランジスタの電流増幅率hFEの温度やバラツキによる
変動によって基準電圧が影響を受けないように工夫され
ている。
課題を解決するための手段 上記目的を達成するため本発明では、エミッタを第１
抵抗を介して基準電位点に接続した第１トランジスタ
と、エミッタを第２抵抗を介して前記第１トランジスタ
のエミッタに接続した第２トランジスタとを備え、前記
第１、第２トランジスタの共通接続されたベースから基
準電圧を得るようにした基準電圧発生回路において、 前記第１トランジスタのコレクタ側に該第１トランジ
スタと同一の第３トランジスタを接続するとともに、第
２トランジスタのコレクタに該第２トランジスタと同一
の第４トランジスタを接続し、且つ前記第３、第４トラ
ンジスタのベースを共通接続し、前記第１、第２トラン
ジスタのベースと前記第３、第４トランジスタのベース
に同一の電流を供給するベース電流供給手段を接続した
構成としている。
抵抗を介して基準電位点に接続した第１トランジスタ
と、エミッタを第２抵抗を介して前記第１トランジスタ
のエミッタに接続した第２トランジスタとを備え、前記
第１、第２トランジスタの共通接続されたベースから基
準電圧を得るようにした基準電圧発生回路において、 前記第１トランジスタのコレクタ側に該第１トランジ
スタと同一の第３トランジスタを接続するとともに、第
２トランジスタのコレクタに該第２トランジスタと同一
の第４トランジスタを接続し、且つ前記第３、第４トラ
ンジスタのベースを共通接続し、前記第１、第２トラン
ジスタのベースと前記第３、第４トランジスタのベース
に同一の電流を供給するベース電流供給手段を接続した
構成としている。
その際、前記ベース電流供給手段を前記第３、第４ト
ランジスタのベース側によって駆動されるカレントミラ
ー回路で構成し該カレントミラー回路の出力側を前記第
１、第２トランジスタのベースに接続するようにしても
よい。
ランジスタのベース側によって駆動されるカレントミラ
ー回路で構成し該カレントミラー回路の出力側を前記第
１、第２トランジスタのベースに接続するようにしても
よい。
作 用 このような構成によると、第１トランジスタT1及び第
２トランジスタT2とそれぞれ同一の素子であるトランジ
スタT1′,T2′は第１、第２トランジスタT1,T2のコレク
タの代わりとして動作し、T1′,T2′のベース電流はT1,
T2のベース電流と同一であるので、ベース電流の変動は
自動的にキャンセルされるようになり、実質的に電流増
幅率hFEの温度変動やバラツキ等の影響を受けない。
２トランジスタT2とそれぞれ同一の素子であるトランジ
スタT1′,T2′は第１、第２トランジスタT1,T2のコレク
タの代わりとして動作し、T1′,T2′のベース電流はT1,
T2のベース電流と同一であるので、ベース電流の変動は
自動的にキャンセルされるようになり、実質的に電流増
幅率hFEの温度変動やバラツキ等の影響を受けない。
実施例 以下、本発明の実施例を図面を参照しつつ説明する。
本発明の実施した第１図において、第４図の従来例と
同一部分には同一の符号を付して重複説明を省略する。
本実施例では第１、第２トランジスタT1,T2のコレクタ
側に第１、第２トランジスタT1,T2と同一の第３、第４
トランジスタT1′,T2′を図示のように接続している。
即ち、第３トランジスタT1′のエミッタを第１トランジ
スタT1のコレクタに接続するとともに第３トランジスタ
T1′のコレクタを抵抗Rc1を介して入力電圧ライン２に
接続し、一方、第４トランシスタT2′のエミッタを第２
トランジスタT2のコレクタに接続するとともに第４トラ
ンジスタT2′のコレクタを抵抗Rc2を介して入力電圧ラ
イン２に接続している。この第４トランジスタT2′のエ
ミッタ面積は第２トランジスタT2のエミッタ面積を同様
に第１、第３トランジスタT1,T1′のエミッタ面積に対
し、８倍の大きさに選ばれている。第３、第４トランジ
スタT1′,T2′のベースは共通に接続され、カレントミ
ラー回路４の入力側に結合されている。このカレントミ
ラー回路４は一対のトランジスタT3,T4と抵抗R5,R6とか
ら成っており、その出力側、即ちトランジスタT4のコレ
クタは第１、第２トランジスタT1,T2のベースに接続さ
れる。
同一部分には同一の符号を付して重複説明を省略する。
本実施例では第１、第２トランジスタT1,T2のコレクタ
側に第１、第２トランジスタT1,T2と同一の第３、第４
トランジスタT1′,T2′を図示のように接続している。
即ち、第３トランジスタT1′のエミッタを第１トランジ
スタT1のコレクタに接続するとともに第３トランジスタ
T1′のコレクタを抵抗Rc1を介して入力電圧ライン２に
接続し、一方、第４トランシスタT2′のエミッタを第２
トランジスタT2のコレクタに接続するとともに第４トラ
ンジスタT2′のコレクタを抵抗Rc2を介して入力電圧ラ
イン２に接続している。この第４トランジスタT2′のエ
ミッタ面積は第２トランジスタT2のエミッタ面積を同様
に第１、第３トランジスタT1,T1′のエミッタ面積に対
し、８倍の大きさに選ばれている。第３、第４トランジ
スタT1′,T2′のベースは共通に接続され、カレントミ
ラー回路４の入力側に結合されている。このカレントミ
ラー回路４は一対のトランジスタT3,T4と抵抗R5,R6とか
ら成っており、その出力側、即ちトランジスタT4のコレ
クタは第１、第２トランジスタT1,T2のベースに接続さ
れる。
この回路では、第１、第２トランジスタT1,T2に流れ
る電流IBと、第３、第４トランジスタT1′,T2′のベー
スに流れる電流IB′は、IB′＝IBであり、且つカレント
ミラー回路４からIB′が第１、第２トランジスタT1,T2
のベース側へ与えられるため第１、第２トランジスタT
1,T2に対する入力インピーダンスZinが∞となり、トラ
ンジスタの電流増幅率hFEに影響されない基準電圧VREF
が得られる。
る電流IBと、第３、第４トランジスタT1′,T2′のベー
スに流れる電流IB′は、IB′＝IBであり、且つカレント
ミラー回路４からIB′が第１、第２トランジスタT1,T2
のベース側へ与えられるため第１、第２トランジスタT
1,T2に対する入力インピーダンスZinが∞となり、トラ
ンジスタの電流増幅率hFEに影響されない基準電圧VREF
が得られる。
次に、第２図の実施例は第３、第４トランジスタT
1′,T2′のコレクタと入力電圧ライン２間に挿入される
抵抗Rc1,Rc2の代わりにカレントミラー回路５を設けて
いる点以外は第１図の実施例と同一である。
1′,T2′のコレクタと入力電圧ライン２間に挿入される
抵抗Rc1,Rc2の代わりにカレントミラー回路５を設けて
いる点以外は第１図の実施例と同一である。
また、第３図の実施例はカレントミラー回路６、７、
８によって前記第３、第４トランジスタT1′,T2′のコ
レクタ側へ流れる電流I1,I2を別経路へ得るとともに、
それらの電流差I1〜I2をトランジスタT5,T6,コンデンサ
C1の帰還回路を介してトランジスタT7に帰還し、そのエ
ミッタ電流を制御するようにしている。この回路で入力
電圧は端子11に与えられ、出力電圧は端子12から取り出
される。尚、コンデンサンC1は発振防止のため位相調整
コンデンサとして機能する。
８によって前記第３、第４トランジスタT1′,T2′のコ
レクタ側へ流れる電流I1,I2を別経路へ得るとともに、
それらの電流差I1〜I2をトランジスタT5,T6,コンデンサ
C1の帰還回路を介してトランジスタT7に帰還し、そのエ
ミッタ電流を制御するようにしている。この回路で入力
電圧は端子11に与えられ、出力電圧は端子12から取り出
される。尚、コンデンサンC1は発振防止のため位相調整
コンデンサとして機能する。
発明の効果 以上説明した通り、本発明によれば、第１トランジス
タT1及び第２トランジスタT2とそれぞれ同一の素子であ
る第３、第４トランジスタT1′,T2′は第１、第２トラ
ンジスタT1,T2のコレクタの代わりとして動作し、第
３、第４トランジスタT1′,T2′のベース電流は第１、
第２トランジスタT1,T2のベース電流と同一であるの
で、ベース電流の変動は自動的にキャンセルされるよう
になり、これら第１、第２トランジスタのベースと例え
ば接地点との間に生じる基準電圧が実質的に電流増幅率
hFEの温度変動やバラツキ等の影響を受けないという効
果がある。
タT1及び第２トランジスタT2とそれぞれ同一の素子であ
る第３、第４トランジスタT1′,T2′は第１、第２トラ
ンジスタT1,T2のコレクタの代わりとして動作し、第
３、第４トランジスタT1′,T2′のベース電流は第１、
第２トランジスタT1,T2のベース電流と同一であるの
で、ベース電流の変動は自動的にキャンセルされるよう
になり、これら第１、第２トランジスタのベースと例え
ば接地点との間に生じる基準電圧が実質的に電流増幅率
hFEの温度変動やバラツキ等の影響を受けないという効
果がある。
第１図は本発明を実施した基準電圧発生回路の回路図で
あり、第２図は第２の実施例の回路図、そして第３図は
第３の実施例の回路図である。第４図は従来例の回路図
である。 T1……第１トランジスタ、 T2……第２トランジスタ、 T1′……第３トランジスタ、 T2′……第４トランジスタ、 R1……第２抵抗、R2……第１抵抗、 VREF……基準電圧、 ２……入力電圧ライン、 ４……カレントミラー回路。
あり、第２図は第２の実施例の回路図、そして第３図は
第３の実施例の回路図である。第４図は従来例の回路図
である。 T1……第１トランジスタ、 T2……第２トランジスタ、 T1′……第３トランジスタ、 T2′……第４トランジスタ、 R1……第２抵抗、R2……第１抵抗、 VREF……基準電圧、 ２……入力電圧ライン、 ４……カレントミラー回路。
Claims (2)
- 【請求項１】エミッタを第１抵抗を介して基準電位点に
接続した第１トランジスタと、エミッタを第２抵抗を介
して前記第１トランジスタのエミッタに接続した第２ト
ランジスタとを備え、前記第１、第２トランジスタの共
通接続されたベースから基準電圧を得るようにした基準
電圧発生回路において、 前記第１トランジスタのコレクタ側に該第１トランジス
タと同一の第３トランジスタを接続するとともに、第２
トランジスタのコレクタに該第２トランジスタと同一の
第４トランジスタを接続し、且つ前記第３、第４トラン
ジスタのベースを共通接続し、前記第１、第２トランジ
スタのベースと前記第３、第４トランジスタのベースに
同一の電流を供給するベース電流供給手段を接続したこ
とを特徴とする基準電圧発生回路。 - 【請求項２】前記ベース電流供給手段は、前記第３、第
４トランジスタのベース側によって駆動されるカレント
ミラー回路であり、該カレントミラー回路の出力側が前
記第１、第２トランジスタのベースに接続されているこ
とを特徴とする第１請求項に記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19115990A JP2695515B2 (ja) | 1990-07-19 | 1990-07-19 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19115990A JP2695515B2 (ja) | 1990-07-19 | 1990-07-19 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476715A JPH0476715A (ja) | 1992-03-11 |
| JP2695515B2 true JP2695515B2 (ja) | 1997-12-24 |
Family
ID=16269885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19115990A Expired - Fee Related JP2695515B2 (ja) | 1990-07-19 | 1990-07-19 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695515B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7012416B2 (en) * | 2003-12-09 | 2006-03-14 | Analog Devices, Inc. | Bandgap voltage reference |
| US7173407B2 (en) * | 2004-06-30 | 2007-02-06 | Analog Devices, Inc. | Proportional to absolute temperature voltage circuit |
| JP6809359B2 (ja) * | 2017-04-26 | 2021-01-06 | サンケン電気株式会社 | 基準電圧生成回路 |
-
1990
- 1990-07-19 JP JP19115990A patent/JP2695515B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476715A (ja) | 1992-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |