JP6809359B2 - 基準電圧生成回路 - Google Patents

Description

本発明は、基準電圧を生成する基準電圧生成回路に関する。

基準電圧を生成する基準電圧生成回路は、温度や電源電圧が変動しても一定の基準電圧を出力する必要があるため、バンドギャップ・リファレンス型の電源回路が提案されている（例えば、特許文献１参照）。特許文献１では、第３トランジスタのベースエミッタ電圧Ｖｂｅ＿Ｑ３を第１トランジスタのベースエミッタ電圧Ｖｂｅ＿Ｑ１と第２トランジスタのベースエミッタ電圧Ｖｂｅ＿Ｑ２との差分で補償する電源回路において、第３トランジスタに定電流を供給し、電源電圧変動除去比を改善している。

特開２０１６−２１２４７６号公報

しかしながら、従来技術では、第３トランジスタを流れる電流の温度特性はバイアス回路１００の回路構成に決まり、ここでは一般的に負の傾きであるのに対し、第１トランジスタと第２トランジスタを流れる電流の温度特性は正の傾きになる。これらの電流の違いによって、第１トランジスタ及び第２トランジスタのコレクタ電圧が違い、アーリー効果による誤差が生じる。また、第１トランジスタ及び第２トランジスタに流れるベース電流の違いも誤差原因になってしまうという問題点があった。

本発明の目的は、従来技術の上記問題を解決し、駆動回路からバンドギャップ・リファレンス回路に供給する電流に起因した誤差原因を抑制することができる基準電圧生成回路を提供することにある。

本発明の基準電圧生成回路は、第１電流経路の電流を第１トランジスタに供給すると共に、第１カレントミラー回路によって前記第１電流経路の電流を折り返した第２電流経路の電流を前記第１トランジスタとベースが相互接続された第２トランジスタに供給してバンドギャップ電圧を出力するバンドギャップ・リファレンス回路と、第３電流経路の電流を用いて前記第２トランジスタのコレクタ電圧を固定させると共に、第２カレントミラー回路によって前記第３電流経路の電流を折り返した第４電流経路の電流を用いて前記第１トランジスタのコレクタ電圧を固定させる誤差補正回路と、前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に電流を供給する駆動回路と、前記駆動回路が供給する電流を決定するバイアス回路と、を具備し、前記バイアス回路において、構成素子の特性を前記バンドギャップ・リファレンス回路の構成素子の特性と揃えることで、前記バンドギャップ・リファレンス回路における前記第１トランジスタに流れる電流と同一の温度特性を有するバイアス電流を生成させ、前記駆動回路は、前記バイアス電流に比例した電流を前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に供給することを特徴とする。
さらに、本発明の基準電圧生成回路において、前記バイアス回路は、前記第１トランジスタのコレクタ電流と同一の前記バイアス電流を生成させ、前記駆動回路は、前記バイアス電流を４倍にした電流を前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に供給しても良い。
さらに、本発明の基準電圧生成回路において、前記バンドギャップ・リファレンス回路は、前記第１トランジスタ及び前記第２トランジスタのエミッタ間に接続された第１抵抗と、前記第２トランジスタのエミッタと接地端子との間に接続された第２抵抗とを有し、前記バイアス回路は、第１抵抗、前記第１トランジスタ及び前記第２トランジスタと同一の特性を有する構成素子を用いて前記バイアス電流を生成させても良い。

本発明によれば、駆動回路からバンドギャップ・リファレンス回路に供給する電流の温度特性と、バンドギャップ・リファレンス回路を流れるＰＴＡＴ電流の温度特性とを揃えることができるため、駆動回路からバンドギャップ・リファレンス回路及び誤差補正回路に供給する電流に起因した誤差原因を抑制することができる。また、室温において第３経路及び第４経路に流れる電流が確保できれば、第３電流経路及び第４電流経路に流れる電流が枯渇する問題がなく、バラツキの管理もしやすいメリットがあるという効果を奏する。

本発明に係る基準電圧生成回路の実施の形態の回路構成及び電流経路を示す図である。 任意の駆動回路から供給される電流に基づいて第１電流経路及び第２電流経路と第３電流経路及び第４電流経路とに分配される電流の温度特性を示す図である。 図１に示す駆動回路から供給される電流に基づいて第１電流経路及び第２電流経路と第３電流経路及び第４電流経路とに分配される電流の温度特性を示す図である。

本実施の形態の基準電圧生成回路１は、図１（ａ）を参照すると、バンドギャップ・リファレンス回路１ａと、バンドギャップ・リファレンス回路１ａにおける電流誤差を補正する誤差補正回路１ｂと、バンドギャップ・リファレンス回路１ａ及び誤差補正回路１ｂに電流を供給する駆動回路１ｃと、バンドギャップ・リファレンス回路を流れる電流と同じ温度特性を有し、駆動回路１ｃが供給する電流を決定するバイアス回路１ｄと、抵抗分圧で自由に出力電圧を設定する出力電圧発生回路１ｅと、基準電圧生成回路１を起動させるためのスタート・アップ回路１ｆとを備えている。

また、基準電圧生成回路１は、高電位電源に接続される電源端子ＶＣＣと、接地端子ＧＮＤと、出力端子ＶＯＵＴとを備えていると共に、上記回路を構成する素子として、ＮＰＮトランジスタＱ_１〜Ｑ_２、Ｑ_１２〜Ｑ_１３と、ＰＮＰトランジスタＱ_３〜Ｑ_１１と、ＮＭＯＳトランジスタＭ_１と、抵抗Ｒ_１〜Ｒ_５と、コンデンサＣ_１と、電流源ＣＳ１と、スイッチＳＷ１とを備えている。以下、各トランジスタＱ_ｎにおけるエミッタ電流をＩ_Ｅｎ、コレクタ電流をＩ_Ｃｎ、ベース電流をＩ_Ｂｎと称する。また、各トランジスタＱ_ｎのベース・エミッタ間電圧をＶ_ＢＥｎと称す。

図１（ｂ）は、基準電圧生成回路１における電流経路を矢印で示した図である。図１（ｂ）を参照すると、基準電圧生成回路１において、ＰＮＰトランジスタＱ_３と、ＮＰＮトランジスタＱ_１と、抵抗Ｒ_１と、抵抗Ｒ_２とが直列に接続され、第１電流経路Ｐ１を形成している。また、ＰＮＰトランジスタＱ_４と、ＮＰＮトランジスタＱ_２と、抵抗Ｒ_２とが直列に接続され、第２電流経路Ｐ２を形成している。さらに、ＰＮＰトランジスタＱ_６と、ＰＮＰトランジスタＱ_８とが直列に接続され、第３電流経路Ｐ３を形成している。さらに、ＰＮＰトランジスタＱ_５と、ＰＮＰトランジスタＱ_７とが直列に接続され、第４電流経路Ｐ４を形成している。

また、電源端子ＶＣＣと接地端子ＧＮＤとの間には、ＰＮＰトランジスタＱ_１１と、抵抗Ｒ_３と、ＮＰＮトランジスタＱ_１２とが直列に接続され、第５電流経路Ｐ５を形成していると共に、ＰＮＰトランジスタＱ_９と、ＮＰＮトランジスタＱ_１３とが直列に接続され、第６電流経路Ｐ６を形成している。

ＰＮＰトランジスタＱ_１０は、第１電流経路Ｐ１〜第４電流経路Ｐ４に電流を供給する駆動回路１ｃとして機能する。第６電流経路Ｐ６のＰＮＰトランジスタＱ_９とＰＮＰトランジスタＱ_１０とは、エミッタ面積比が１：４に設定されており、１：４の比率の電流を出力するカレントミラー回路を構成する。ＰＮＰトランジスタＱ_１０において、エミッタは電源端子ＶＣＣに、ベースはＰＮＰトランジスタＱ_９のベース及びコレクタとＰＮＰトランジスタＱ_１１のベースとに接続され、コレクタはＰＮＰトランジスタＱ_３、ＰＮＰトランジスタＱ_４、ＰＮＰトランジスタＱ_５及びＰＮＰトランジスタＱ_６のエミッタにそれぞれ接続されている。

また、ＰＮＰトランジスタＱ_１０のコレクタは、ＮＭＯＳトランジスタＭ_１のゲートに接続されている。ＮＭＯＳトランジスタＭ_１と、抵抗Ｒ_４と、抵抗Ｒ_５とは、電源端子ＶＣＣと接地端子ＧＮＤとの間に直列に接続され、出力電圧発生回路１ｅを構成している。ＮＭＯＳトランジスタＭ_１のドレインが電源端子ＶＣＣに、ＮＭＯＳトランジスタＭ_１のソースが抵抗Ｒ_４の一方の端子に、抵抗Ｒ_４の一方の端子が抵抗Ｒ_５を介して接地端子ＧＮＤに接続されている。そして、ＮＭＯＳトランジスタＭ_１のソースと抵抗Ｒ_４との接続点が出力端子ＶＯＵＴに接続されている。

第１電流経路Ｐ１において、ＰＮＰトランジスタＱ_３のコレクタはＮＰＮトランジスタＱ_１のコレクタに、ＮＰＮトランジスタＱ_１のエミッタは抵抗Ｒ_１の一方の端子に、抵抗Ｒ_１は抵抗Ｒ_２を介して接地端子ＧＮＤに接続されている。

第２電流経路Ｐ２において、ＰＮＰトランジスタＱ_４のコレクタはＮＰＮトランジスタＱ_２のコレクタに、ＮＰＮトランジスタＱ_２のエミッタは抵抗Ｒ_１と抵抗Ｒ_２との接続点に接続されている。

ＰＮＰトランジスタＱ_３及びＰＮＰトランジスタＱ_４と、ベースが相互に接続されたＮＰＮトランジスタＱ_１及びＮＰＮトランジスタＱ_２と、抵抗Ｒ_１及び抵抗Ｒ_２とは、バンドギャップ・リファレンス回路１ａを構成し、ＮＰＮトランジスタＱ_１及びＮＰＮトランジスタＱ_２のベースが出力電圧発生回路１ｅにおける抵抗Ｒ_４と抵抗Ｒ_５との接続点（以下、ノードＡと称す）に接続されている。

ＰＮＰトランジスタＱ_３のベースは、ＰＮＰトランジスタＱ_４のベースに接続されていると共に、ＮＰＮトランジスタＱ_７のエミッタに接続され、ＮＰＮトランジスタＱ_７のベースがＰＮＰトランジスタＱ_３のコレクタに接続されている。これにより、ベースが相互接続されたＰＮＰトランジスタＱ_３とＰＮＰトランジスタＱ_４とは、エミッタ面積比が１：１に設定され、１：１の比率の電流を出力するカレントミラー回路を構成し、ＮＰＮトランジスタＱ_１に供給する電流を折り返してＮＰＮトランジスタＱ_２に供給する。

第３電流経路Ｐ３において、ＰＮＰトランジスタＱ６のコレクタはＰＮＰトランジスタＱ８のエミッタに、ＰＮＰトランジスタＱ８のコレクタは接地端子ＧＮＤにそれぞれ接続されている。そして、ＰＮＰトランジスタＱ８のベースは第２電流経路Ｐ２におけるＰＮＰトランジスタＱ４のコレクタとＮＰＮトランジスタＱ２のコレクタとの接続点（以下、ノードＣと称す）と、位相補償用のコンデンサＣ１を介して接地端子ＧＮＤとにそれぞれ接続されている。

第４電流経路Ｐ４において、ＰＮＰトランジスタＱ_５のコレクタは、ＮＰＮトランジスタＱ_３及びＮＰＮトランジスタＱ_４のベースと、ＰＮＰトランジスタＱ_７のエミッタとに接続されている。そして、ＰＮＰトランジスタＱ_７のベースは第１電流経路Ｐ１におけるＰＮＰトランジスタＱ_３のコレクタとＮＰＮトランジスタＱ_１のコレクタとの接続点（以下、ノードＢと称す）に、ＰＮＰトランジスタＱ_７のコレクタは接地端子ＧＮＤにそれぞれ接続されている。

第３電流経路Ｐ３のＰＮＰトランジスタＱ_６のベースは、ＰＮＰトランジスタＱ６のコレクタ、そして第４電流経路Ｐ４のＰＮＰトランジスタＱ_５のベースに接続されている。ＰＮＰトランジスタＱ_５とＰＮＰトランジスタＱ_６とは、エミッタ面積比が１：１に設定され、１：１の比率の電流を出力するカレントミラー回路を構成し、ＰＮＰトランジスタＱ_７及びＰＮＰトランジスタＱ_８と、本発明の特徴の１つである誤差補正回路１ｂとして機能する。

第５電流経路Ｐ５のＰＮＰトランジスタＱ_１１と、抵抗Ｒ_３及びＮＰＮトランジスタＱ_１２と、第６電流経路Ｐ６のＰＮＰトランジスタＱ_９及びＮＰＮトランジスタＱ_１３とは、駆動回路１ｃを構成するＰＮＰトランジスタＱ_１０のコレクタ電流Ｉ_Ｃ１０を決定するバイアス回路１ｄとして機能する。

第５電流経路Ｐ５において、電源端子ＶＣＣにＰＮＰトランジスタＱ_１１のエミッタが接続され、ＰＮＰトランジスタＱ_１１のコレクタが、ＮＰＮトランジスタＱ_１２のベースと、抵抗Ｒ_３を介してＮＰＮトランジスタＱ_１２のコレクタとに接続され、ＮＰＮトランジスタＱ_１２のエミッタが接地端子ＧＮＤに接続されている。

第６電流経路Ｐ６において、電源端子ＶＣＣにＰＮＰトランジスタＱ_９のエミッタが接続され、ＰＮＰトランジスタＱ_９のコレクタがＮＰＮトランジスタＱ_１３のコレクタに接続されている。そして、ＮＰＮトランジスタＱ_１３のベースが第５電流経路Ｐ５における抵抗Ｒ_３とＮＰＮトランジスタＱ_１２のコレクタとの接続点に、ＮＰＮトランジスタＱ_１３のエミッタが接地端子ＧＮＤにそれぞれ接続されている。

ＰＮＰトランジスタＱ_１０のベースと接地端子ＧＮＤとの間には、電流源ＣＳ１とスイッチＳＷ１とからなるスタート・アップ回路１ｆが接続されている。電流源ＣＳ１の電流Ｉｓｔａｒｔには、特に制限はない。スイッチＳＷ１をオンさせて電流源ＣＳ１による電流Ｉｓｔａｒｔを流すことで、基準電圧生成回路１が起動、すなわち、第５電流経路Ｐ５及び第６電流経路Ｐ６に電流が流れ始める。そして、基準電圧生成回路１の起動後は、スイッチＳＷ１を切ることによって、電流Ｉｓｔａｒｔを止められることになる。

各トランジスタのベース・エミッタ間電圧Ｖ_ＢＥｎは、次のように表される。
Ｖ_ＢＥｎ＝（ｋＴ／ｑ）ｌｎ（Ｉ_Ｃｎ／Ｓ・Ｉ_０）
但し、
ｋ：ボルツマン定数、
Ｔ：絶対温度、
ｑ：電子の電荷量、
Ｉ_Ｃｎ：各トランジスタのコレクタ電流、
Ｓ：エミッタ面積、
Ｉ_０：単位面積当たりの逆方向飽和電流である。

従って、ＮＰＮトランジスタＱ_１のエミッタ面積がＮＰＮトランジスタＱ_２のエミッタ面積のｍ倍の場合、抵抗Ｒ_１を流れる電流Ｉ_Ｒ１は、次のように表される。
Ｉ_Ｒ１＝(Ｖ_ＢＥ１−Ｖ_ＢＥ２)／Ｒ_１＝（ｋＴ／ｑＲ_１）ｌｎ（ｍ・Ｉ_Ｃ２／Ｉ_Ｃ１）

ここで、ＮＰＮトランジスタＱ_１のコレクタ電流Ｉ_Ｃ１と、ＮＰＮトランジスタＱ_２のコレクタ電流Ｉ_Ｃ２とが同じであれば、
Ｉ_Ｒ２＝２Ｉ_Ｒ１＝（２ｋＴ／ｑＲ_１）ｌｎ（ｍ）
となり、
ノードＡの電圧Ｖａ、すなわちバンドギャップ・リファレンス回路１ａから出力されるバンドギャップ電圧は、
Ｖａ＝２Ｉ_Ｒ１Ｒ_２＋Ｖ_ＢＥ２＝（２ｋＴ／ｑ）（Ｒ_２／Ｒ_１）ｌｎ（ｍ）＋Ｖ_ＢＥ２
となる。

これにより、ｍ＞１に設定することで、温度係数は、（２ｋＴ／ｑ）（Ｒ_２／Ｒ_１）ｌｎ（ｍ）で正、Ｖ_ＢＥ２で負になる。従って、Ｒ_２／Ｒ_１を適切な値に設定することで、電圧Ｖａは温度依存性のないバンドギャップ電圧を生成することができる。また、Ｒ_４／Ｒ_５を調整すれば、Ｖａ＜ＶＯＵＴ＜（ＶＣＣ−Ｖ_ＧＳ−Ｖ_ＣＥ１０）の条件の下で、温度依存性のない出力電圧ＶＯＵＴを自由に設定することができる。ここで、Ｖ_ＧＳはＮＭＯＳトランジスタＭ_１のゲートとソース間の電圧で、Ｖ_ＣＥ１０はＰＮＰトランジスタＱ_１０のコレクタとエミッタ間の電圧である。

ＮＰＮトランジスタＱ_１のコレクタ電流Ｉ_Ｃ１は、ＰＮＰトランジスタＱ_３のコレクタ電流Ｉ_Ｃ３にＰＮＰトランジスタＱ_７のベース電流Ｉ_Ｂ７を加算した値（Ｉ_Ｃ１＝Ｉ_Ｃ３＋Ｉ_Ｂ７）であると共に、ＮＰＮトランジスタＱ_２のコレクタ電流Ｉ_Ｃ２は、ＰＮＰトランジスタＱ_４のコレクタ電流Ｉ_Ｃ４にＰＮＰトランジスタＱ_８のベース電流Ｉ_Ｂ８を加算した値（Ｉ_Ｃ１＝Ｉ_Ｃ４＋Ｉ_Ｂ８）である。

従って、前提条件であるＩ_Ｃ１＝Ｉ_Ｃ２を実現するためには、Ｉ_Ｃ３＝Ｉ_Ｃ４且つＩ_Ｂ７＝Ｉ_Ｂ８にする必要がある。

本実施の形態では、ＰＮＰトランジスタＱ_３〜６、そしてＱ_７とＱ_８とは、同特性、且つ同サイズの素子に設定されている。従って、第１電流経路Ｐ１のＰＮＰトランジスタＱ_３のエミッタ電流Ｉ_Ｅ３と、第２電流経路Ｐ２のＰＮＰトランジスタＱ_４のエミッタ電流Ｉ_Ｅ４と、第４電流経路Ｐ４のＰＮＰトランジスタＱ_５のエミッタ電流Ｉ_Ｅ５と、第３電流経路Ｐ３のＰＮＰトランジスタＱ_６のエミッタ電流Ｉ_Ｅ６とが等しい場合（Ｉ_Ｅ３＝Ｉ_Ｅ４＝Ｉ_Ｅ５＝Ｉ_Ｅ６）、Ｉ_Ｃ３＝Ｉ_Ｃ４且つＩ_Ｂ７＝Ｉ_Ｂ８となり、Ｉ_Ｃ１＝Ｉ_Ｃ２が実現される。

すなわち、ノードＢの電圧はＶｂ＝Ｖ_ＢＥ３＋Ｖ_ＢＥ７、ノードＣの電圧はＶｃ＝Ｖ_ＢＥ６＋Ｖ_ＢＥ８となるが、Ｖ_ＢＥ３＝Ｖ_ＢＥ６、Ｖ_ＢＥ７＝Ｖ_ＢＥ８であるため、アーリー効果による誤差をなくすことができ、Ｉ_Ｃ３＝Ｉ_Ｃ４を実現することができる。

また、ＰＮＰトランジスタＱ_７のエミッタ電流Ｉ_Ｅ７は、Ｉ_Ｅ７＝Ｉ_Ｃ５＋Ｉ_Ｂ３＋Ｉ_Ｂ４であり、ＰＮＰトランジスタＱ_８のエミッタ電流Ｉ_Ｅ８は、Ｉ_Ｅ８＝Ｉ_Ｃ６＋Ｉ_Ｂ５＋Ｉ_Ｂ６である。従って、Ｉ_Ｃ７＝Ｉ_Ｃ８となり、Ｉ_Ｂ７＝Ｉ_Ｂ８を実現することができる。

ところで、ＰＮＰトランジスタＱ_５とＰＮＰトランジスタＱ_６とのエミッタ電流Ｉ_Ｅ５＋Ｉ_Ｅ６は、駆動回路１ｃであるＰＮＰトランジスタＱ_１０のコレクタ電流Ｉ_Ｃ１０からＰＮＰトランジスタＱ_３とＰＮＰトランジスタＱ_４とのエミッタ電流Ｉ_Ｅ３＋Ｉ_Ｅ４を減算した、Ｉ_Ｅ５＋Ｉ_Ｅ６＝Ｉ_Ｃ１０−（Ｉ_Ｅ３＋Ｉ_Ｅ４）となる。

従って、コレクタ電流Ｉ_Ｃ１０の温度特性が、バンドギャップ・リファレンス回路１ａを流れるＰＴＡＴ（Proportional To Absolute Temperature）電流であるＩ_Ｒ１の温度特性と異なっている場合には、図２（ａ）〜（ｄ）に示すように、温度によってＩ_Ｅ３＋Ｉ_Ｅ４とＩ_Ｅ５＋Ｉ_Ｅ６とが同じではなくなり、Ｉ_Ｃ３＝Ｉ_Ｃ４が実現できなくなってしまう。なお、図２において、（ａ）はコレクタ電流Ｉ_Ｃ１０が定電流、（ｂ）、（ｃ）はコレクタ電流Ｉ_Ｃ１０がＩ_Ｒ１とは温度特性の傾きが異なるＰＴＡＴ電流、（ｄ）はコレクタ電流Ｉ_Ｃ１０がＣＴＡＴ（Complementary To Absolute Temperature）電流であった場合がそれぞれ示されている。

そこで、本実施の形態の基準電圧生成回路１では、駆動回路１ｃを構成するＰＮＰトランジスタＱ_１０のコレクタ電流Ｉ_Ｃ１０を決定するバイアス回路１ｄの構成素子（Ｑ_１２、Ｑ_１３、Ｒ_３）を、バンドギャップ・リファレンス回路１ａの構成素子（Ｑ_１、Ｑ_２、Ｒ_１）に揃えることで、バイアス回路１ｄにおいてＩ_Ｒ１と同じ温度特性を有するバイアス電流Ｉｓｒｃを生成する。

ここで、バイアス電流Ｉｓｒｃ＝（Ｖ_ＢＥ１２−Ｖ_ＢＥ１３）／Ｒ_３であるため、前記抵抗Ｒ₁に流れる電流Ｉ_Ｒ１＝(Ｖ_ＢＥ１−Ｖ_ＢＥ２)／Ｒ_１と電流特性を揃えるのに、ＮＰＮトランジスタＱ_１２とＮＰＮトランジスタＱ_２、ＮＰＮトランジスタＱ_１３とＮＰＮトランジスタＱ_１、抵抗Ｒ_３と抵抗Ｒ_１の特性をそれぞれ揃え、すなわち、同特性・同サイズの素子を使用することで、さらに、近接配置・マッチングをすることによって簡単に実現できる。これにより、バイアス回路１ｄによって生成されるバイアス電流Ｉｓｒｃと、抵抗Ｒ_１を流れる電流Ｉ_Ｒ１（バンドギャップ・リファレンス回路１ａを流れるＰＴＡＴ電流）とは、同じ温度特性を有し、温度に拘わらずＩ_ｓｒｃ＝Ｉ_Ｒ１となる。

そして、ＰＮＰトランジスタＱ_９とＰＮＰトランジスタＱ_１０とは、エミッタ面積比が１：４に設定されているため、ＰＮＰトランジスタＱ_１０のコレクタ電流Ｉ_Ｃ１０は、４×Ｉ_ｓｒｃとなり、４×Ｉ_ｓｒｃが第１電流経路Ｐ１〜第４電流経路Ｐ４に供給されることになる。これにより、図３に示すように、温度に拘わらず（Ｉ_Ｅ３＋Ｉ_Ｅ４）＝（Ｉ_Ｅ５＋Ｉ_Ｅ６）が実現できる。

また、ＰＮＰトランジスタＱ_３とＰＮＰトランジスタＱ_４、ＰＮＰトランジスタＱ_５とＰＮＰトランジスタＱ_６は、それぞれエミッタサイズ１：１のカレントミラー構成であるため、Ｉ_Ｅ３＝Ｉ_Ｅ４＝Ｉ_Ｅ５＝Ｉ_Ｅ６が実現でき、ＰＮＰトランジスタＱ_７とＰＮＰトランジスタＱ_８を介してそれぞれノードＢ及びノードＣの電圧、すなわちＮＰＮトランジスタＱ_１及びＮＰＮトランジスタＱ_２のコレクタ電圧を固定させる。これにより、アーリー効果による誤差や、ベース電流の違いによる誤差を低減させることができる。

本発明は任意のバイアス回路ではなく、Ｉ_ｓｒｃの温度特性の傾きをＩ_Ｒ１に揃えることによって、全ての条件において、誤差補正に用いる第３電流経路Ｐ３及び第４電流経路Ｐ４に流れる電流（Ｉ_Ｅ６、Ｉ_Ｅ５）が無くなることは発生しない。また、近接配置することによってバラツキの管理をしやすいメリットがあることが分かる。

なお、厳密には、Ｑ_９〜Ｑ_１３のベース電流Ｉ_Ｂ９〜Ｉ_Ｂ１３の影響やＱ_１２、Ｑ_１３のアーリー効果があるため、Ｉ_ｓｒｃとＩ_Ｒ１とを完全に一致させることができない。しかし、Ｉ_ｓｒｃとＩ_Ｒ１との誤差は、（Ｉ_Ｅ３＋Ｉ_Ｅ４）と（Ｉ_Ｅ５＋Ｉ_Ｅ６）とのわずかな誤差として現れるだけであり、基準電圧に与える影響は軽微である。

以上説明したように、本実施の形態によれば、第１電流経路Ｐ１の電流Ｉ_Ｅ３をＮＰＮトランジスタＱ_１（第１トランジスタ）に供給すると共に、ＰＮＰトランジスタＱ_３及びＰＮＰトランジスタＱ_４からなる第１カレントミラー回路によって第１電流経路Ｐ１の電流Ｉ_Ｅ３を折り返した第２電流経路Ｐ２の電流Ｉ_Ｅ４をＮＰＮトランジスタＱ_１とベースが相互接続されたＮＰＮトランジスタＱ_２（第２トランジスタ）に供給してバンドギャップ電圧Ｖａを出力するバンドギャップ・リファレンス回路１ａと、第３電流経路Ｐ３の電流Ｉ_Ｅ６を用いてＮＰＮトランジスタＱ_２のコレクタ電圧を固定させると共に、ＰＮＰトランジスタＱ_５及びＰＮＰトランジスタＱ_６からなる第２カレントミラー回路によって第３電流経路Ｐ３の電流Ｉ_Ｅ６を折り返した第４電流経路Ｐ４の電流Ｉ_Ｅ５を用いてＮＰＮトランジスタＱ_１のコレクタ電圧を固定させる誤差補正回路１ｂと、第１電流経路Ｐ１、第２電流経路Ｐ２、第３電流経路Ｐ３及び第４電流経路Ｐ４にコレクタ電流Ｉ_Ｃ１０を供給するＰＮＰトランジスタＱ_１０（駆動回路１ｃ）と、ＰＮＰトランジスタＱ_１０が供給するコレクタ電流Ｉ_Ｃ１０を決定するバイアス回路１ｄと、を具備し、バイアス回路１ｄにおいて、構成素子の特性をバンドギャップ・リファレンス回路１ａの構成素子の特性と揃えることで、バンドギャップ・リファレンス回路１ａにおけるＮＰＮトランジスタＱ_１のコレクタ電流Ｉ_Ｃ１と同一の温度特性を有するバイアス電流Ｉ_ｓｒｃを生成させ、ＰＮＰトランジスタＱ_１０は、バイアス電流Ｉ_ｓｒｃに比例したコレクタ電流Ｉ_Ｃ１０を第１電流経路Ｐ１、第２電流経路Ｐ２、第３電流経路Ｐ３及び第４電流経路Ｐ４に供給する。
この構成により、駆動回路１ｃからバンドギャップ・リファレンス回路１ａに供給する電流の温度特性と、バンドギャップ・リファレンス回路１ａを流れるＰＴＡＴ電流の温度特性とを揃えることができるため、駆動回路からバンドギャップ・リファレンス回路１ａ及び誤差補正回路１ｂに供給する電流に起因した誤差原因を抑制することができる。また、室温において第３経路Ｐ３及び第４経路Ｐ４に流れる電流が確保できれば、他の条件における第３電流経路Ｐ３及び第４電流経路Ｐ４に流れる電流（Ｉ_Ｅ５、Ｉ_Ｅ６）が枯渇する心配もない。

さらに、本実施の形態は、バイアス回路１ｄは、ＮＰＮトランジスタＱ_１のコレクタ電流と同一のバイアス電流Ｉ_ｓｒｃを生成させ、ＰＮＰトランジスタＱ_１０はバイアス電流Ｉ_ｓｒｃを４倍にしたコレクタ電流Ｉ_Ｃ１０を第１電流経路Ｐ１、第２電流経路Ｐ２、第３電流経路Ｐ３及び第４電流経路Ｐ４に供給する。
この構成により、Ｉ_Ｅ３＝Ｉ_Ｅ４＝Ｉ_Ｅ５＝Ｉ_Ｅ６となるため、アーリー効果およびベース電流の補正を確実に行うことができ、Ｉ_Ｃ１＝Ｉ_Ｃ２を実現させることができる。

さらに、本実施の形態は、バンドギャップ・リファレンス回路１ａは、ＮＰＮトランジスタＱ_１及びＮＰＮトランジスタＱ_２のエミッタ間に接続された抵抗Ｒ_１（第１抵抗）と、ＮＰＮトランジスタＱ_２のエミッタと接地端子との間に接続された抵抗Ｒ_２（第２抵抗）とを有し、バイアス回路１ｄは、抵抗Ｒ_１、ＮＰＮトランジスタＱ_１及びＮＰＮトランジスタＱ_２と同一の特性を有する構成素子（抵抗Ｒ_３、ＮＰＮトランジスタＱ_１２及びＮＰＮトランジスタＱ_１３）を用いてバイアス電流Ｉ_ｓｒｃを生成させる。
この構成により、抵抗Ｒ_１、ＮＰＮトランジスタＱ_１及びＮＰＮトランジスタＱ_２と抵抗Ｒ_３、ＮＰＮトランジスタＱ_１２及びＮＰＮトランジスタＱ_１３とを近接配置及びマッチングされることで、簡単に温度特性を揃えることができ、バラツキ管理もしやすいメリットがある。

以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。

１ 基準電圧生成回路
１ａ バンドギャップ・リファレンス回路
１ｂ 誤差補正回路
１ｃ 駆動回路
１ｄ バイアス回路
１ｅ 出力電圧発生回路
１ｆ スタート・アップ回路
Ｑ_１〜Ｑ_２、Ｑ_１２〜Ｑ_１３ ＮＰＮトランジスタ
Ｑ_３〜Ｑ_１１ ＰＮＰトランジスタ
Ｍ_１ ＮＭＯＳトランジスタ
Ｒ_１〜Ｒ_５ 抵抗
Ｃ_１ コンデンサ
ＶＣＣ 電源端子
ＧＮＤ 接地端子
ＶＯＵＴ 出力端子
Ｐ1〜Ｐ６ 第１〜６電流経路

Claims (3)

1. 第１電流経路の電流を第１トランジスタに供給すると共に、第１カレントミラー回路によって前記第１電流経路の電流を折り返した第２電流経路の電流を前記第１トランジスタとベースが相互接続された第２トランジスタに供給してバンドギャップ電圧を出力するバンドギャップ・リファレンス回路と、
   第３電流経路の電流を用いて前記第２トランジスタのコレクタ電圧を固定させると共に、第２カレントミラー回路によって前記第３電流経路の電流を折り返した第４電流経路の電流を用いて前記第１トランジスタのコレクタ電圧を固定させる誤差補正回路と、
   前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に電流を供給する駆動回路と、
   前記駆動回路が供給する電流を決定するバイアス回路と、を具備し、
   前記バイアス回路において、構成素子の特性を前記バンドギャップ・リファレンス回路の構成素子の特性と揃えることで、前記バンドギャップ・リファレンス回路における前記第１トランジスタに流れる電流と同一の温度特性を有するバイアス電流を生成させ、
   前記駆動回路は、前記バイアス電流に比例した電流を前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に供給することを特徴とする基準電圧生成回路。
2. 前記バイアス回路は、前記第１トランジスタのコレクタ電流と同一の前記バイアス電流を生成させ、
   前記駆動回路は、前記バイアス電流を４倍にした電流を前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に供給することを特徴とする請求項１記載の基準電圧生成回路。
3. 前記バンドギャップ・リファレンス回路は、前記第１トランジスタ及び前記第２トランジスタのエミッタ間に接続された第１抵抗と、前記第２トランジスタのエミッタと接地端子との間に接続された第２抵抗とを有し、
   前記バイアス回路は、第１抵抗、前記第１トランジスタ及び前記第２トランジスタと同一の特性を有する構成素子を用いて前記バイアス電流を生成させることを特徴とする請求項１又は２記載の基準電圧生成回路。

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