JP3185786B2 - バンドギャップレギュレータ - Google Patents
バンドギャップレギュレータInfo
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Description
【０００１】
【発明の属する技術分野】本発明は基準電圧源等として
使用されるバンドギャップレギュレータに関し、特に、
電源電圧の変動による出力電圧の変動の抑制を図ったバ
ンドギャップレギュレータに関する。
使用されるバンドギャップレギュレータに関し、特に、
電源電圧の変動による出力電圧の変動の抑制を図ったバ
ンドギャップレギュレータに関する。
【０００２】
【従来の技術】従来、基準電圧源としてバンドギャップ
レギュレータが使用されている。図３は従来のバンドギ
ャップレギュレータの構成を示す回路図である。
レギュレータが使用されている。図３は従来のバンドギ
ャップレギュレータの構成を示す回路図である。
【０００３】従来のバンドギャップレギュレータには、
電源電位Ｖｃｃに一端が接続された抵抗素子Ｒ１３及び
Ｒ１４が設けられている。抵抗素子Ｒ１３及びＲ１４の
抵抗値は、例えば相互に同等のものである。また、抵抗
素子Ｒ１３の他端には、ダイオード接続されたｐｎｐ型
バイポーラトランジスタＱ１５のエミッタが接続され、
抵抗素子Ｒ１４の他端には、ｐｎｐ型バイポーラトラン
ジスタＱ１６のエミッタが接続されている。トランジス
タＱ１５及びＱ１６の特性は相互に同等である。トラン
ジスタＱ１５及びＱ１６のベースは相互に接続されてお
り、カレントミラー回路が構成されている。また、トラ
ンジスタＱ１５及びＱ１６のコレクタ間には、寄生発信
止めのために容量素子（コンデンサ）Ｃ２が接続されて
いる。
電源電位Ｖｃｃに一端が接続された抵抗素子Ｒ１３及び
Ｒ１４が設けられている。抵抗素子Ｒ１３及びＲ１４の
抵抗値は、例えば相互に同等のものである。また、抵抗
素子Ｒ１３の他端には、ダイオード接続されたｐｎｐ型
バイポーラトランジスタＱ１５のエミッタが接続され、
抵抗素子Ｒ１４の他端には、ｐｎｐ型バイポーラトラン
ジスタＱ１６のエミッタが接続されている。トランジス
タＱ１５及びＱ１６の特性は相互に同等である。トラン
ジスタＱ１５及びＱ１６のベースは相互に接続されてお
り、カレントミラー回路が構成されている。また、トラ
ンジスタＱ１５及びＱ１６のコレクタ間には、寄生発信
止めのために容量素子（コンデンサ）Ｃ２が接続されて
いる。
【０００４】また、トランジスタＱ１５のコレクタに
は、ｎｐｎ型バイポーラトランジスタＱ１１のコレクタ
が接続されており、トランジスタＱ１６のコレクタに
は、ｎｐｎ型バイポーラトランジスタＱ１２のコレクタ
が接続されている。トランジスタＱ１１のエミッタに
は、抵抗素子Ｒ１１及びＲ１２が直列に接続されてお
り、抵抗素子Ｒ１２の他端は接地されている。また、ト
ランジスタＱ１２のエミッタは、抵抗素子Ｒ１１及びＲ
１２間のノードに接続されている。
は、ｎｐｎ型バイポーラトランジスタＱ１１のコレクタ
が接続されており、トランジスタＱ１６のコレクタに
は、ｎｐｎ型バイポーラトランジスタＱ１２のコレクタ
が接続されている。トランジスタＱ１１のエミッタに
は、抵抗素子Ｒ１１及びＲ１２が直列に接続されてお
り、抵抗素子Ｒ１２の他端は接地されている。また、ト
ランジスタＱ１２のエミッタは、抵抗素子Ｒ１１及びＲ
１２間のノードに接続されている。
【０００５】更に、コレクタが電源電位Ｖｃｃに接続さ
れベースがトランジスタＱ１６及びＱ１２間に接続され
たトランジスタＱ１７が設けられている。トランジスタ
Ｑ１７のエミッタには、抵抗素子Ｒ１５及びＲ１６が直
列に接続されており、抵抗素子Ｒ１６の他端は接地され
ている。抵抗素子Ｒ１５及びＲ１６間のノードＮ１１に
トランジスタＱ１１及びＱ１２のベースが接続されてい
る。ノードＮ１１の電圧が基準電圧Ｖｏ’として、外部
へと出力される。
れベースがトランジスタＱ１６及びＱ１２間に接続され
たトランジスタＱ１７が設けられている。トランジスタ
Ｑ１７のエミッタには、抵抗素子Ｒ１５及びＲ１６が直
列に接続されており、抵抗素子Ｒ１６の他端は接地され
ている。抵抗素子Ｒ１５及びＲ１６間のノードＮ１１に
トランジスタＱ１１及びＱ１２のベースが接続されてい
る。ノードＮ１１の電圧が基準電圧Ｖｏ’として、外部
へと出力される。
【０００６】また、バンドギャップレギュレータには、
スタートアップ回路が接続されている。スタートアップ
回路には、電源電位Ｖｃｃから接地電位との間に直列に
接続された抵抗素子Ｒ１７、ダイオードＤ１１及び抵抗
素子Ｒ１８が設けられている。更に、ベースが抵抗素子
Ｒ１７及びダイオードＤ１１間に接続されたｎｐｎ型バ
イポーラトランジスタＱ１８が設けられている。トラン
ジスタＱ１８のエミッタ及びコレクタは、夫々トランジ
スタＱ１１のエミッタ及びコレクタに接続されている。
スタートアップ回路が接続されている。スタートアップ
回路には、電源電位Ｖｃｃから接地電位との間に直列に
接続された抵抗素子Ｒ１７、ダイオードＤ１１及び抵抗
素子Ｒ１８が設けられている。更に、ベースが抵抗素子
Ｒ１７及びダイオードＤ１１間に接続されたｎｐｎ型バ
イポーラトランジスタＱ１８が設けられている。トラン
ジスタＱ１８のエミッタ及びコレクタは、夫々トランジ
スタＱ１１のエミッタ及びコレクタに接続されている。
【０００７】このように構成された従来のバンドギャッ
プレギュレータは、スタートアップ回路により生成され
た電流により動作を開始し、以下に示す基準電圧Ｖｏ’
をノード１１から出力する。
プレギュレータは、スタートアップ回路により生成され
た電流により動作を開始し、以下に示す基準電圧Ｖｏ’
をノード１１から出力する。
【０００８】抵抗素子Ｒ１１及びＲ１２の抵抗値を夫々
Ｒ11及びＲ12、バンドギャップ電圧をＶTとし、トラン
ジスタＱ１１のエミッタ面積がトランジスタＱ１２のそ
れのＮ倍であるとすると、トランジスタＱ１１及びＱ１
２を流れる電流の値は等しいので、抵抗素子Ｒ１１及び
Ｒ１２を夫々流れる電流の値Ｉ11及びＩ12は、下記数式
１で表される。
Ｒ11及びＲ12、バンドギャップ電圧をＶTとし、トラン
ジスタＱ１１のエミッタ面積がトランジスタＱ１２のそ
れのＮ倍であるとすると、トランジスタＱ１１及びＱ１
２を流れる電流の値は等しいので、抵抗素子Ｒ１１及び
Ｒ１２を夫々流れる電流の値Ｉ11及びＩ12は、下記数式
１で表される。
【０００９】
【数１】
【００１０】但し、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電子の電荷である。
度、ｑは電子の電荷である。
【００１１】従って、トランジスタＱ１１及びＱ１２の
エミッタ電圧を夫々ＶE11及びＶE12とすると、下記数式
２が成り立つ。
エミッタ電圧を夫々ＶE11及びＶE12とすると、下記数式
２が成り立つ。
【００１２】
【数２】
【００１３】従って、トランジスタＱ１２のベース−エ
ミッタ間電圧をＶBE12とすると、ノードＮ１１における
出力電圧Ｖｏ’の値は、下記数式３で表される。
ミッタ間電圧をＶBE12とすると、ノードＮ１１における
出力電圧Ｖｏ’の値は、下記数式３で表される。
【００１４】
【数３】
【００１５】なお、トランジスタＱ１５のベース−エミ
ッタ間電圧をＶBE15、抵抗素子Ｒ１３及びＲ１４の抵抗
値をＲ0、トランジスタＱ１１のコレクタ電圧をＶC11と
すると、下記数式４が成り立つ。
ッタ間電圧をＶBE15、抵抗素子Ｒ１３及びＲ１４の抵抗
値をＲ0、トランジスタＱ１１のコレクタ電圧をＶC11と
すると、下記数式４が成り立つ。
【００１６】
【数４】
【００１７】数式４に示すように、従来のバンドギャッ
プレギュレータにおいては、トランジスタＱ１１のコレ
クタ−エミッタ間電圧が、電源電位Ｖｃｃの変動に伴っ
て変動することになる。コレクタ−エミッタ間電圧が変
動すると、トランジスタのアーリ効果によりそのコレク
タ電流も変動する。この結果、電源電位Ｖｃｃの変動に
より基準電圧Ｖｏ’が変動してしまう。
プレギュレータにおいては、トランジスタＱ１１のコレ
クタ−エミッタ間電圧が、電源電位Ｖｃｃの変動に伴っ
て変動することになる。コレクタ−エミッタ間電圧が変
動すると、トランジスタのアーリ効果によりそのコレク
タ電流も変動する。この結果、電源電位Ｖｃｃの変動に
より基準電圧Ｖｏ’が変動してしまう。
【００１８】近時、プロセスの微細化が促進されてお
り、これに伴ってトランジスタの耐圧が低下している。
この結果、特性がトランジスタの耐圧に依存するアーリ
効果が生じるアーリ電圧も低下している。このことは、
バイポーラトランジスタの解析モデルとして有名なＥＭ
（Ebers-Moll）モデルによっても示される。ＥＭモデル
においては、バイポーラトランジスタのアーリ電圧ＶA
は、下記数式５で表される。
り、これに伴ってトランジスタの耐圧が低下している。
この結果、特性がトランジスタの耐圧に依存するアーリ
効果が生じるアーリ電圧も低下している。このことは、
バイポーラトランジスタの解析モデルとして有名なＥＭ
（Ebers-Moll）モデルによっても示される。ＥＭモデル
においては、バイポーラトランジスタのアーリ電圧ＶA
は、下記数式５で表される。
【００１９】
【数５】
【００２０】但し、ＱBCはベース側の蓄積電荷、Ｃjcは
ジャンクション−コレクタ間容量値、ＡCはコレクタ面
積、ＡEはエミッタ面積である。
ジャンクション−コレクタ間容量値、ＡCはコレクタ面
積、ＡEはエミッタ面積である。
【００２１】プロセスの微細化により、数式５中のコレ
クタ面積ＡCが小さくされているため、アーリ電圧アー
リ電圧ＶAが低下している。従って、最新の微細化プロ
セスにおいては、回路設計上アーリ効果を十分に考慮す
る必要が生じている。
クタ面積ＡCが小さくされているため、アーリ電圧アー
リ電圧ＶAが低下している。従って、最新の微細化プロ
セスにおいては、回路設計上アーリ効果を十分に考慮す
る必要が生じている。
【００２２】そこで、動作の精度の向上を図った安定化
電源回路が提案されている（特開平１０−２７５０２２
号公報）。この公報に記載された安定化電源回路におい
ては、バンドギャップレギュレータにその出力電圧を補
正するための補正電流発生回路が接続されている。これ
により、動作の精度向上及び製造コストの低減がなされ
ている。
電源回路が提案されている（特開平１０−２７５０２２
号公報）。この公報に記載された安定化電源回路におい
ては、バンドギャップレギュレータにその出力電圧を補
正するための補正電流発生回路が接続されている。これ
により、動作の精度向上及び製造コストの低減がなされ
ている。
【００２３】
【発明が解決しようとする課題】しかしながら、特開平
１０−２７５０２２号公報に記載された従来の安定化電
源回路においても、電源電位の変動による出力電圧の変
動は根本的には解決されていない。また、新たに補正電
流発生回路を設ける必要があるので、チップ面積が大き
くなるという問題点もある。
１０−２７５０２２号公報に記載された従来の安定化電
源回路においても、電源電位の変動による出力電圧の変
動は根本的には解決されていない。また、新たに補正電
流発生回路を設ける必要があるので、チップ面積が大き
くなるという問題点もある。
【００２４】本発明はかかる問題点に鑑みてなされたも
のであって、チップ面積の増大を抑制しながら電源電位
の変動に伴う出力電圧の変動を抑制することができるバ
ンドギャップレギュレータを提供することを目的とす
る。
のであって、チップ面積の増大を抑制しながら電源電位
の変動に伴う出力電圧の変動を抑制することができるバ
ンドギャップレギュレータを提供することを目的とす
る。
【００２５】
【課題を解決するための手段】本発明に係るバンドギャ
ップレギュレータは、ベースが共通接続された第１及び
第２のバイポーラトランジスタと、電源電圧が供給され
前記第１及び第２のバイポーラトランジスタに接続され
たカレントミラー回路と、を有し、前記第１及び第２の
バイポーラトランジスタのベース−エミッタ間電圧に関
連づけて基準電圧を出力するバンドギャップレギュレー
タにおいて、前記第１及び第２のバイポーラトランジス
タと前記カレントミラー回路との間にカスコード接続さ
れ前記第１及び第２のバイポーラトランジスタのコレク
タ電圧を一定電圧にバイアスする第３及び第４のバイポ
ーラトランジスタを有することを特徴とする。
ップレギュレータは、ベースが共通接続された第１及び
第２のバイポーラトランジスタと、電源電圧が供給され
前記第１及び第２のバイポーラトランジスタに接続され
たカレントミラー回路と、を有し、前記第１及び第２の
バイポーラトランジスタのベース−エミッタ間電圧に関
連づけて基準電圧を出力するバンドギャップレギュレー
タにおいて、前記第１及び第２のバイポーラトランジス
タと前記カレントミラー回路との間にカスコード接続さ
れ前記第１及び第２のバイポーラトランジスタのコレク
タ電圧を一定電圧にバイアスする第３及び第４のバイポ
ーラトランジスタを有することを特徴とする。
【００２６】なお、本発明においては、前記第３及び第
４のバイポーラトランジスタの各ベースに接続された定
電圧源を有し、前記第３及び第４のバイポーラトランジ
スタのエミッタは、夫々前記第１及び第２のバイポーラ
トランジスタの各コレクタに接続され、前記カレントミ
ラー回路は、前記第３及び第４のバイポーラトランジス
タの各コレクタに夫々コレクタが接続された第５及び第
６のトランジスタを有することができる。
４のバイポーラトランジスタの各ベースに接続された定
電圧源を有し、前記第３及び第４のバイポーラトランジ
スタのエミッタは、夫々前記第１及び第２のバイポーラ
トランジスタの各コレクタに接続され、前記カレントミ
ラー回路は、前記第３及び第４のバイポーラトランジス
タの各コレクタに夫々コレクタが接続された第５及び第
６のトランジスタを有することができる。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】本発明においては、第３及び第４のバイポ
ーラトランジスタにより、第１及び第２のバイポーラト
ランジスタのコレクタ電圧が一定に保持される。このた
め、カレントミラー回路に供給される電源電位が変動し
た場合のバンドギャップ電圧の変動が抑制され、出力さ
れる基準電圧が安定する。
ーラトランジスタにより、第１及び第２のバイポーラト
ランジスタのコレクタ電圧が一定に保持される。このた
め、カレントミラー回路に供給される電源電位が変動し
た場合のバンドギャップ電圧の変動が抑制され、出力さ
れる基準電圧が安定する。
【００３２】
【発明の実施の形態】以下、本発明の実施例に係るバン
ドギャップレギュレータについて、添付の図面を参照し
て具体的に説明する。図１は本発明の実施例に係るバン
ドギャップレギュレータの構成を示す回路図である。
ドギャップレギュレータについて、添付の図面を参照し
て具体的に説明する。図１は本発明の実施例に係るバン
ドギャップレギュレータの構成を示す回路図である。
【００３３】本実施例には、電源電位Ｖｃｃに一端が接
続された抵抗素子Ｒ３及びＲ４が設けられている。抵抗
素子Ｒ３及びＲ４の抵抗値は、例えば相互に同等のもの
である。また、抵抗素子Ｒ３の他端には、ダイオード接
続されたｐｎｐ型バイポーラトランジスタＱ５のエミッ
タが接続され、抵抗素子Ｒ４の他端には、ｐｎｐ型バイ
ポーラトランジスタＱ６のエミッタが接続されている。
トランジスタＱ５及びＱ６の特性は相互に同等である。
トランジスタＱ５及びＱ６のベースは相互に接続されて
おり、カレントミラー回路が構成されている。また、ト
ランジスタＱ５及びＱ６のコレクタ間には、寄生発信止
めのために容量素子（コンデンサ）Ｃ１が接続されてい
る。
続された抵抗素子Ｒ３及びＲ４が設けられている。抵抗
素子Ｒ３及びＲ４の抵抗値は、例えば相互に同等のもの
である。また、抵抗素子Ｒ３の他端には、ダイオード接
続されたｐｎｐ型バイポーラトランジスタＱ５のエミッ
タが接続され、抵抗素子Ｒ４の他端には、ｐｎｐ型バイ
ポーラトランジスタＱ６のエミッタが接続されている。
トランジスタＱ５及びＱ６の特性は相互に同等である。
トランジスタＱ５及びＱ６のベースは相互に接続されて
おり、カレントミラー回路が構成されている。また、ト
ランジスタＱ５及びＱ６のコレクタ間には、寄生発信止
めのために容量素子（コンデンサ）Ｃ１が接続されてい
る。
【００３４】更に、トランジスタＱ５のコレクタには、
ｎｐｎ型バイポーラトランジスタＱ３のコレクタが接続
されており、トランジスタＱ６のコレクタには、ｎｐｎ
型バイポーラトランジスタＱ４のコレクタが接続されて
いる。トランジスタＱ３及びＱ４のベースには、定電圧
源Ｓ１が接続されており、ベースは一定の電圧ＶBにバ
イアスされている。
ｎｐｎ型バイポーラトランジスタＱ３のコレクタが接続
されており、トランジスタＱ６のコレクタには、ｎｐｎ
型バイポーラトランジスタＱ４のコレクタが接続されて
いる。トランジスタＱ３及びＱ４のベースには、定電圧
源Ｓ１が接続されており、ベースは一定の電圧ＶBにバ
イアスされている。
【００３５】また、トランジスタＱ３のエミッタには、
ｎｐｎ型バイポーラトランジスタＱ１のコレクタが接続
されており、トランジスタＱ４のエミッタには、ｎｐｎ
型バイポーラトランジスタＱ２のコレクタが接続されて
いる。トランジスタＱ１のエミッタには、抵抗素子Ｒ１
及びＲ２が直列に接続されており、抵抗素子Ｒ２の他端
は接地されている。また、トランジスタＱ２のエミッタ
は、抵抗素子Ｒ１及びＲ２間のノードに接続されてい
る。
ｎｐｎ型バイポーラトランジスタＱ１のコレクタが接続
されており、トランジスタＱ４のエミッタには、ｎｐｎ
型バイポーラトランジスタＱ２のコレクタが接続されて
いる。トランジスタＱ１のエミッタには、抵抗素子Ｒ１
及びＲ２が直列に接続されており、抵抗素子Ｒ２の他端
は接地されている。また、トランジスタＱ２のエミッタ
は、抵抗素子Ｒ１及びＲ２間のノードに接続されてい
る。
【００３６】更に、コレクタが電源電位Ｖｃｃに接続さ
れベースがトランジスタＱ６及びＱ４間に接続されたト
ランジスタＱ７が設けられている。トランジスタＱ７の
エミッタには、抵抗素子Ｒ５及びＲ６が直列に接続され
ており、抵抗素子Ｒ６の他端は接地されている。抵抗素
子Ｒ５及びＲ６間のノードＮ１にトランジスタＱ１及び
Ｑ２のベースが接続されている。ノードＮ１の電圧が基
準電圧Ｖｏとして、外部へと出力される。
れベースがトランジスタＱ６及びＱ４間に接続されたト
ランジスタＱ７が設けられている。トランジスタＱ７の
エミッタには、抵抗素子Ｒ５及びＲ６が直列に接続され
ており、抵抗素子Ｒ６の他端は接地されている。抵抗素
子Ｒ５及びＲ６間のノードＮ１にトランジスタＱ１及び
Ｑ２のベースが接続されている。ノードＮ１の電圧が基
準電圧Ｖｏとして、外部へと出力される。
【００３７】このように、本実施例においては、トラン
ジスタＱ３及びＱ４が夫々トランジスタＱ１及びＱ２に
カスコード接続されている。
ジスタＱ３及びＱ４が夫々トランジスタＱ１及びＱ２に
カスコード接続されている。
【００３８】また、本実施例には、スタートアップ回路
が接続されている。スタートアップ回路には、電源電位
Ｖｃｃから接地電位との間に直列に接続された抵抗素子
Ｒ７、ダイオードＤ１及び抵抗素子Ｒ８が設けられてい
る。更に、ベースが抵抗素子Ｒ７及びダイオードＤ１間
に接続されたｎｐｎ型バイポーラトランジスタＱ８が設
けられている。トランジスタＱ８のエミッタ及びコレク
タは、夫々トランジスタＱ１のエミッタ及びコレクタに
接続されている。
が接続されている。スタートアップ回路には、電源電位
Ｖｃｃから接地電位との間に直列に接続された抵抗素子
Ｒ７、ダイオードＤ１及び抵抗素子Ｒ８が設けられてい
る。更に、ベースが抵抗素子Ｒ７及びダイオードＤ１間
に接続されたｎｐｎ型バイポーラトランジスタＱ８が設
けられている。トランジスタＱ８のエミッタ及びコレク
タは、夫々トランジスタＱ１のエミッタ及びコレクタに
接続されている。
【００３９】このように構成された本実施例のバンドギ
ャップレギュレータは、スタートアップ回路により生成
された電流により動作を開始し、以下に示す基準電圧Ｖ
ｏをノードＮ１から出力する。
ャップレギュレータは、スタートアップ回路により生成
された電流により動作を開始し、以下に示す基準電圧Ｖ
ｏをノードＮ１から出力する。
【００４０】抵抗素子Ｒ１及びＲ２の抵抗値を夫々Ｒ1
及びＲ2、バンドギャップ電圧をＶTとし、トランジスタ
Ｑ１のエミッタ面積がトランジスタＱ２のそれのＮ倍で
あるとすると、トランジスタＱ１及びＱ２を流れる電流
の値は等しいので、抵抗素子Ｒ１及びＲ２を夫々流れる
電流の値Ｉ1及びＩ2は、下記数式６で表される。
及びＲ2、バンドギャップ電圧をＶTとし、トランジスタ
Ｑ１のエミッタ面積がトランジスタＱ２のそれのＮ倍で
あるとすると、トランジスタＱ１及びＱ２を流れる電流
の値は等しいので、抵抗素子Ｒ１及びＲ２を夫々流れる
電流の値Ｉ1及びＩ2は、下記数式６で表される。
【００４１】
【数６】
【００４２】但し、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電子の電荷である。
度、ｑは電子の電荷である。
【００４３】従って、トランジスタＱ１及びＱ２のエミ
ッタ電圧を夫々ＶE1及びＶE2とすると、下記数式７が成
り立つ。
ッタ電圧を夫々ＶE1及びＶE2とすると、下記数式７が成
り立つ。
【００４４】
【数７】
【００４５】また、トランジスタＱ３及びＱ４のベース
−エミッタ間電圧を夫々ＶBE3及びＶBE4、トランジスタ
Ｑ１及びＱ２のコレクタ電圧を夫々ＶC1及びＶC2とする
と、下記数式８が成り立つ。
−エミッタ間電圧を夫々ＶBE3及びＶBE4、トランジスタ
Ｑ１及びＱ２のコレクタ電圧を夫々ＶC1及びＶC2とする
と、下記数式８が成り立つ。
【００４６】
【数８】
【００４７】従って、トランジスタＱ１及びＱ２の各コ
レクタ−ベース電圧ＶCB1及びＶCB2について、下記数式
９が成り立つ。
レクタ−ベース電圧ＶCB1及びＶCB2について、下記数式
９が成り立つ。
【００４８】
【数９】
【００４９】このため、ノードＮ１における出力電圧Ｖ
ｏの値は、下記数式１０で表される。
ｏの値は、下記数式１０で表される。
【００５０】
【数１０】
【００５１】このように、本実施例によれば、電源電位
Ｖｃｃが変動した場合であっても、トランジスタＱ１及
びＱ２の各コレクタ電圧ＶC1及びＶC2は実質的に一定で
ある。従って、トランジスタＱ１及びＱ２のコレクタ−
エミッタ間電圧ＶCE1及びＶC E2も実質的に一定となる。
この結果、電源電位Ｖｃｃの影響を受けることなく、基
準電圧Ｖｏは安定する。
Ｖｃｃが変動した場合であっても、トランジスタＱ１及
びＱ２の各コレクタ電圧ＶC1及びＶC2は実質的に一定で
ある。従って、トランジスタＱ１及びＱ２のコレクタ−
エミッタ間電圧ＶCE1及びＶC E2も実質的に一定となる。
この結果、電源電位Ｖｃｃの影響を受けることなく、基
準電圧Ｖｏは安定する。
【００５２】次に、本発明の実施例及び従来例に対する
シミュレーション結果について説明する。シミュレーシ
ョンの対象は、図１に示す実施例及び図３に示す従来例
からスタートアップ回路が除かれた構成となっている。
また、抵抗素子Ｒ５、Ｒ６、Ｒ１５及びＲ１６の抵抗値
は相互に等しいものとし、Ｎの値は８とした。更に、実
施例における定電圧源Ｓ１によるバイアス電圧の大きさ
は２．５Ｖ程度とした。そして、電源電位Ｖｃｃの値を
変化させて、そのときの基準電圧Ｖｏ及びＶｏ’の値を
求めた。
シミュレーション結果について説明する。シミュレーシ
ョンの対象は、図１に示す実施例及び図３に示す従来例
からスタートアップ回路が除かれた構成となっている。
また、抵抗素子Ｒ５、Ｒ６、Ｒ１５及びＲ１６の抵抗値
は相互に等しいものとし、Ｎの値は８とした。更に、実
施例における定電圧源Ｓ１によるバイアス電圧の大きさ
は２．５Ｖ程度とした。そして、電源電位Ｖｃｃの値を
変化させて、そのときの基準電圧Ｖｏ及びＶｏ’の値を
求めた。
【００５３】図２は横軸に電源電圧をとり、縦軸に出力
される基準電圧をとってシミュレーション結果を示すグ
ラフ図である。図２において、実線は本発明の実施例の
シミュレーション結果を示し、破線は従来例のシミュレ
ーション結果を示している。図２に示すように、本発明
の実施例によれば、基準電圧の変動を従来の約半分まで
低減することが可能である。
される基準電圧をとってシミュレーション結果を示すグ
ラフ図である。図２において、実線は本発明の実施例の
シミュレーション結果を示し、破線は従来例のシミュレ
ーション結果を示している。図２に示すように、本発明
の実施例によれば、基準電圧の変動を従来の約半分まで
低減することが可能である。
【００５４】
【発明の効果】以上詳述したように、本発明によれば、
第３及び第４のバイポーラトランジスタを設けているの
で、第１及び第２のバイポーラトランジスタのコレクタ
電圧を一定に保持することができる。これにより、カレ
ントミラー回路に供給される電源電位が変動した場合の
バンドギャップ電圧の変動を抑制することができ、安定
した基準電圧を出力することができる。また、チップ面
積の増大も抑制することができる。
第３及び第４のバイポーラトランジスタを設けているの
で、第１及び第２のバイポーラトランジスタのコレクタ
電圧を一定に保持することができる。これにより、カレ
ントミラー回路に供給される電源電位が変動した場合の
バンドギャップ電圧の変動を抑制することができ、安定
した基準電圧を出力することができる。また、チップ面
積の増大も抑制することができる。
【図１】本発明の実施例に係るバンドギャップレギュレ
ータの構成を示す回路図である。
ータの構成を示す回路図である。
【図２】シミュレーション結果を示すグラフ図である。
【図３】従来のバンドギャップレギュレータの構成を示
す回路図である。
す回路図である。
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ
１１、Ｑ１２、Ｑ１５、Ｑ１６、Ｑ１７、Ｑ１８；バイ
ポーラトランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６、Ｒ１
７、Ｒ１８；抵抗素子 Ｓ１；定電流源 Ｄ１；ダイオード Ｎ１、Ｎ１１；ノード Ｃ１、Ｃ２；コンデンサ
１１、Ｑ１２、Ｑ１５、Ｑ１６、Ｑ１７、Ｑ１８；バイ
ポーラトランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６、Ｒ１
７、Ｒ１８；抵抗素子 Ｓ１；定電流源 Ｄ１；ダイオード Ｎ１、Ｎ１１；ノード Ｃ１、Ｃ２；コンデンサ
Claims (2)
- 【請求項１】 ベースが共通接続された第１及び第２の
バイポーラトランジスタと、電源電圧が供給され前記第
１及び第２のバイポーラトランジスタに接続されたカレ
ントミラー回路と、を有し、前記第１及び第２のバイポ
ーラトランジスタのベース−エミッタ間電圧に関連づけ
て基準電圧を出力するバンドギャップレギュレータにお
いて、前記第１及び第２のバイポーラトランジスタと前
記カレントミラー回路との間にカスコード接続され前記
第１及び第２のバイポーラトランジスタのコレクタ電圧
を一定電圧にバイアスする第３及び第４のバイポーラト
ランジスタを有することを特徴とするバンドギャップレ
ギュレータ。 - 【請求項２】 前記第３及び第４のバイポーラトランジ
スタの各ベースに接続された定電圧源を有し、前記第３
及び第４のバイポーラトランジスタのエミッタは、夫々
前記第１及び第２のバイポーラトランジスタの各コレク
タに接続され、前記カレントミラー回路は、前記第３及
び第４のバイポーラトランジスタの各コレクタに夫々コ
レクタが接続された第５及び第６のトランジスタを有す
ることを特徴とする請求項１に記載のバンドギャップレ
ギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14971499A JP3185786B2 (ja) | 1999-05-28 | 1999-05-28 | バンドギャップレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14971499A JP3185786B2 (ja) | 1999-05-28 | 1999-05-28 | バンドギャップレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339049A JP2000339049A (ja) | 2000-12-08 |
| JP3185786B2 true JP3185786B2 (ja) | 2001-07-11 |
Family
ID=15481227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14971499A Expired - Fee Related JP3185786B2 (ja) | 1999-05-28 | 1999-05-28 | バンドギャップレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185786B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101911367B1 (ko) | 2010-09-27 | 2018-10-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기준 전류 생성 회로, 기준 전압 생성 회로, 및 온도 검출 회로 |
| WO2012164785A1 (ja) | 2011-05-27 | 2012-12-06 | パナソニック株式会社 | 点灯回路およびランプ |
-
1999
- 1999-05-28 JP JP14971499A patent/JP3185786B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000339049A (ja) | 2000-12-08 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |