JPH01294293A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01294293A JPH01294293A JP63125261A JP12526188A JPH01294293A JP H01294293 A JPH01294293 A JP H01294293A JP 63125261 A JP63125261 A JP 63125261A JP 12526188 A JP12526188 A JP 12526188A JP H01294293 A JPH01294293 A JP H01294293A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２方向からアクセス可能なメモリ装置に関す
るものである。
るものである。
従来の技術
従来のメモリ装置としては、例えば公開昭６１−１４２
５９６ ”メモリセル」に記載されている。
５９６ ”メモリセル」に記載されている。
第４図は、従来のメモリ装置の構成図を示すものであり
、１１０はメモリセル、１２０は情報を記憶するラッチ
素子で入出力端子Ｑ−ＸＱを持つ。１２３・１２４は第
１・第２のトランジスタでその一端はラッチ素子ｌｌＯ
の入出力端子Ｑ−ＸＱに各々接続される。１２５・１２
６は第１・第２のデータ線、１２７・１２８は第１・第
２の書込み読出し制御線である。入出力端子Ｑは、第１
のトランジスタ１２３を介して第１のデータ線１２５に
接続され、第１のトランジスタ１２３のゲートは第１の
データ線に接続されている。入出力端子ＸＱは、第２の
トランジスタ１２４を介して第１のデータ線１２６に接
続され、第２のトランジスタ１２４のゲートは第２のデ
ータ線に接続されている。
、１１０はメモリセル、１２０は情報を記憶するラッチ
素子で入出力端子Ｑ−ＸＱを持つ。１２３・１２４は第
１・第２のトランジスタでその一端はラッチ素子ｌｌＯ
の入出力端子Ｑ−ＸＱに各々接続される。１２５・１２
６は第１・第２のデータ線、１２７・１２８は第１・第
２の書込み読出し制御線である。入出力端子Ｑは、第１
のトランジスタ１２３を介して第１のデータ線１２５に
接続され、第１のトランジスタ１２３のゲートは第１の
データ線に接続されている。入出力端子ＸＱは、第２の
トランジスタ１２４を介して第１のデータ線１２６に接
続され、第２のトランジスタ１２４のゲートは第２のデ
ータ線に接続されている。
以上の様に構成されたメモリ装置の動作について説明す
る。
る。
データを書込む場合、書込むデータと同電位を第１のデ
ータ線１２５に印加し、書込むデータと逆電位を第２の
データ線１２６に印加し、書込み読出し制御線１２７・
１２８を両方とも高電位にする。この様にすると、トラ
ンジスタ１２３・１２４がオン状態となり、第１のデー
タ線１２５の電位と入出力端子Ｑの電位が同電位となる
。一方トランジスタ１２４もオン状態となり、第２のデ
ータ線１２８と入出力端子ＸＱの電位が同電位となる。
ータ線１２５に印加し、書込むデータと逆電位を第２の
データ線１２６に印加し、書込み読出し制御線１２７・
１２８を両方とも高電位にする。この様にすると、トラ
ンジスタ１２３・１２４がオン状態となり、第１のデー
タ線１２５の電位と入出力端子Ｑの電位が同電位となる
。一方トランジスタ１２４もオン状態となり、第２のデ
ータ線１２８と入出力端子ＸＱの電位が同電位となる。
この様にしてデータを書込むことができる。
データを保持するには、書込み読出し制御線１２７・１
２８を低電位とし、トランジスタ１２３・１２４をオフ
状態とすることでラッチ素子１２０の状態を保持する。
２８を低電位とし、トランジスタ１２３・１２４をオフ
状態とすることでラッチ素子１２０の状態を保持する。
データを読出す場合、第１のデータ線１２７をディスチ
ャージして低電位にした後に第１の書込み読出し制御線
１２７を高電位にすると、ラッチ素子１２０に保持され
た状態（入出力端子ｑの電位）が第１のトランジスタ１
２３を介して第１のデータ線１２７に出力され、この電
位の変化を検出することによりデータを読出すことがで
きる。
ャージして低電位にした後に第１の書込み読出し制御線
１２７を高電位にすると、ラッチ素子１２０に保持され
た状態（入出力端子ｑの電位）が第１のトランジスタ１
２３を介して第１のデータ線１２７に出力され、この電
位の変化を検出することによりデータを読出すことがで
きる。
第１のデータ線１２７をディスチャージするのは、以下
の理由による。仮に第１のデータ線１２７の電位をプリ
チャージすると、ラッチ素子１２０の入出力端子Ｑに、
オン状態となっている第１のトランジスタ１２３を介し
て高電位が印加され、ラッチ素子１２０に誤ったデータ
を蓄積することがある。そのため、メモリセル１１０に
誤ったデータが書込まれることを防ぐために、あらかじ
め第１のデータ線をディスチャージしてお（。
の理由による。仮に第１のデータ線１２７の電位をプリ
チャージすると、ラッチ素子１２０の入出力端子Ｑに、
オン状態となっている第１のトランジスタ１２３を介し
て高電位が印加され、ラッチ素子１２０に誤ったデータ
を蓄積することがある。そのため、メモリセル１１０に
誤ったデータが書込まれることを防ぐために、あらかじ
め第１のデータ線をディスチャージしてお（。
第５図は、第４図に示したメモリセル１１０を一行ｎ列
に（ｓ ｘ ｎ）個配列し、信号線１２５・１２６−１
２７・１２８は隣接する縦横のメモリセルと各々共有し
て配線された２方向アクセス可能なメモリ装置を示す概
念図である。第１の書込み読出し制御線１２５は右方向
にアクセスするとき選択され、各々ＷＸＩ−ＷＸ２・・
・・ＷＸｍを与えられ、第１のデータ線１２７（ＢＸｌ
−ＢＸ２・・・・・ＢＸｎ）を介してデータの書込み読
出しを行う。
に（ｓ ｘ ｎ）個配列し、信号線１２５・１２６−１
２７・１２８は隣接する縦横のメモリセルと各々共有し
て配線された２方向アクセス可能なメモリ装置を示す概
念図である。第１の書込み読出し制御線１２５は右方向
にアクセスするとき選択され、各々ＷＸＩ−ＷＸ２・・
・・ＷＸｍを与えられ、第１のデータ線１２７（ＢＸｌ
−ＢＸ２・・・・・ＢＸｎ）を介してデータの書込み読
出しを行う。
以上の様に構成されたメモリ装置について説明する。
メモリセルＣｉｊ （ｉ−Ｌ２．−、ｓ ｊ−１，２
ｓ・・、ｎ）にデータを書込む場合、ＷＸｉの第１の書
込み読出し制御線１２５と ＷＹｊの第２の書込み読出
し制御線１２６を高電位とし、書込むデータの同電位を
第１のデータ線１２７ （ＢＹｊ）に印加し、書込むデ
ータの逆電位を第２のデータ線１２８ （ＢＸｉ）に印
加する。
ｓ・・、ｎ）にデータを書込む場合、ＷＸｉの第１の書
込み読出し制御線１２５と ＷＹｊの第２の書込み読出
し制御線１２６を高電位とし、書込むデータの同電位を
第１のデータ線１２７ （ＢＹｊ）に印加し、書込むデ
ータの逆電位を第２のデータ線１２８ （ＢＸｉ）に印
加する。
チータラ右方向に読出す場合、ＷＸｉ（ｉ＝１．２．・
・、ｗ）で指定される第１のワード線１２５を高電位と
し、あらかじめディスチャージされていた第１のデータ
線１２７からメモリセルＣｉ１．Ｃｉ２．・・、Ｃｉｎ
のデータを読出す。
・、ｗ）で指定される第１のワード線１２５を高電位と
し、あらかじめディスチャージされていた第１のデータ
線１２７からメモリセルＣｉ１．Ｃｉ２．・・、Ｃｉｎ
のデータを読出す。
右方向にデータを読出す場合と同様に上方向にデータを
読出す場合、ＷＹｊ （ｊ”１，２．・・、−）で指
定される第２のワード線１２６を高電位とし、あらかじ
めディスチャージされていた第２のデータ線１２８から
メモリセルＣ１ｊ、Ｃ２ｊ、・・、Ｃｉｊのデータを読
出す。
読出す場合、ＷＹｊ （ｊ”１，２．・・、−）で指
定される第２のワード線１２６を高電位とし、あらかじ
めディスチャージされていた第２のデータ線１２８から
メモリセルＣ１ｊ、Ｃ２ｊ、・・、Ｃｉｊのデータを読
出す。
発明が解決しようとする課題
しかしながら上記の様な構成では、また１要素が１ビツ
トで構成される場合は、９０度単位の回転されたデータ
を得ることができるが、ｌ要素が複数ビットで構成され
る場合、回転されたデータを得ることが不可能である。
トで構成される場合は、９０度単位の回転されたデータ
を得ることができるが、ｌ要素が複数ビットで構成され
る場合、回転されたデータを得ることが不可能である。
例えば２ビツト／要素で構成される時、第５図の配列を
例に説明する。Ｃ１１−ＣＩ２．Ｃ１３−Ｃ１４，・・
Ｃ２１−Ｃ２２，・・ｔｃｌｌ−Ｃ１２，・・を各要素
とするならば、９０度回転したいときに所望のデータ列
はＣ１１−Ｃ１２，Ｃ２１−Ｃ２２，Ｃ３ｌ−Ｃ３２，
・・、Ｃｍ１−Ｃ１２である。このデータ列を得るとい
うことが不可能である課題を有していた。
例に説明する。Ｃ１１−ＣＩ２．Ｃ１３−Ｃ１４，・・
Ｃ２１−Ｃ２２，・・ｔｃｌｌ−Ｃ１２，・・を各要素
とするならば、９０度回転したいときに所望のデータ列
はＣ１１−Ｃ１２，Ｃ２１−Ｃ２２，Ｃ３ｌ−Ｃ３２，
・・、Ｃｍ１−Ｃ１２である。このデータ列を得るとい
うことが不可能である課題を有していた。
本発明はかかる点に鑑み、ｌ要素が１ビツトおよび複数
ビットから構成される場合でも、その要素を含んだデー
タ列に変換可能なメモリ装置を提供することを目的とす
る。
ビットから構成される場合でも、その要素を含んだデー
タ列に変換可能なメモリ装置を提供することを目的とす
る。
課題を解決するための手段
本発明は、ラッチ素子と、前記ラッチ素子に接続される
複数のトランジスタと、データ線と、データ書込み制御
線と、１本または複数のデータ読出し制御線を備えたメ
モリセルを、ｌ要素を構成するビット数を縦横のビット
数とする区画から対角線上のメモリセルからのみデータ
を読出す様に前記メモリセルを配置したメモリ装置であ
る。
複数のトランジスタと、データ線と、データ書込み制御
線と、１本または複数のデータ読出し制御線を備えたメ
モリセルを、ｌ要素を構成するビット数を縦横のビット
数とする区画から対角線上のメモリセルからのみデータ
を読出す様に前記メモリセルを配置したメモリ装置であ
る。
作 用
本発明は前記した構成により、ｌ要素を構成するビット
数分のラインに同一データを書込み、読出す場合には、
ｌ要素を構成するビット数を縦横のビット数とする区画
から対角線上のメモリセルがらのみデータを読出すこと
により、９０度単位で回転したデータを得る。
数分のラインに同一データを書込み、読出す場合には、
ｌ要素を構成するビット数を縦横のビット数とする区画
から対角線上のメモリセルがらのみデータを読出すこと
により、９０度単位で回転したデータを得る。
実施例
第１図（ａ）・第１図（ｂ）は本発明の実施例における
メモリ装置のメモリセルの構成図を示すものである。第
１図（ａ）は読出し制御線が２本のメモリセルの構成図
で、１０はメモリセル、１１はラッチ素子で入出力端子
Ｑ−ＸＱを持つ。１２はデータ書込み用トランジスタで
その一端はラッチ素子１０の入出力端子Ｑに接続される
。１３１・１３２はデータ読出し用トランジスタでその
一端はラッチ素子１０の入出力端子ｘＱに接続される。
メモリ装置のメモリセルの構成図を示すものである。第
１図（ａ）は読出し制御線が２本のメモリセルの構成図
で、１０はメモリセル、１１はラッチ素子で入出力端子
Ｑ−ＸＱを持つ。１２はデータ書込み用トランジスタで
その一端はラッチ素子１０の入出力端子Ｑに接続される
。１３１・１３２はデータ読出し用トランジスタでその
一端はラッチ素子１０の入出力端子ｘＱに接続される。
１５はデータ書込み制御線、１６１−１６２はデータ読
出し制御線、１７は書込み用データ線、１８は読出し用
データ線である。入出力端子Ｑは、書込み用トランジス
タ１２を介して書込み用データ線１７に接続され、書込
み用トランジスタ１２のゲートはデータ書込み制御線１
５に接続されている。入出力端子ＸＱは、データ読出し
用トランジスタ１３１−１３２を介して読出し用データ
線１８に接続され、データ読出し用トランジスタ１３の
ゲートはデータ読出し制御線１６１−１６２に接続され
ている。
出し制御線、１７は書込み用データ線、１８は読出し用
データ線である。入出力端子Ｑは、書込み用トランジス
タ１２を介して書込み用データ線１７に接続され、書込
み用トランジスタ１２のゲートはデータ書込み制御線１
５に接続されている。入出力端子ＸＱは、データ読出し
用トランジスタ１３１−１３２を介して読出し用データ
線１８に接続され、データ読出し用トランジスタ１３の
ゲートはデータ読出し制御線１６１−１６２に接続され
ている。
第１図（ｂ）はデータ読出し制御線が３本のメモリセル
の構成図で、２０はメモリセル、２１はラッチ素子で入
出力端子０・ＸＱを持つ。２２はデータ書込み用トラン
ジスタでその一端はラッチ素子２０の入出力端子ｑに接
続される。２３１・２３２・２３３はデータ読出し用ト
ランジスタでその一端はラッチ素子２０の入出力端子Ｘ
Ｑに接続される。２５はデータ書込み制御線、２６１・
２６２・２６３はデータ読出し制御線、２７は書込み用
データ線、２８は読出し用データ線である。入出力端子
Ｑは、データ書込み用トランジスタ２２を介して書込み
用データ線２７に接続され、データ書込み用トランジス
タ２２のゲートはデータ書込み用制御線２５に接続され
ている。入出力端子ＸＱは、データ読出し用トランジス
タ２３１・２３２・２３３を介して読出し用データ線２
８に接続され、データ読出し用トランジスタ２３のゲー
トはデータ読出し制御線２６１・２６２・２６３に接続
されている。
の構成図で、２０はメモリセル、２１はラッチ素子で入
出力端子０・ＸＱを持つ。２２はデータ書込み用トラン
ジスタでその一端はラッチ素子２０の入出力端子ｑに接
続される。２３１・２３２・２３３はデータ読出し用ト
ランジスタでその一端はラッチ素子２０の入出力端子Ｘ
Ｑに接続される。２５はデータ書込み制御線、２６１・
２６２・２６３はデータ読出し制御線、２７は書込み用
データ線、２８は読出し用データ線である。入出力端子
Ｑは、データ書込み用トランジスタ２２を介して書込み
用データ線２７に接続され、データ書込み用トランジス
タ２２のゲートはデータ書込み用制御線２５に接続され
ている。入出力端子ＸＱは、データ読出し用トランジス
タ２３１・２３２・２３３を介して読出し用データ線２
８に接続され、データ読出し用トランジスタ２３のゲー
トはデータ読出し制御線２６１・２６２・２６３に接続
されている。
以上の様に構成された本実施例のメモリ装置について、
以下その動作を説明する。まずメモリセルの動作につい
て第１図＜ａ）を用いて説明する。
以下その動作を説明する。まずメモリセルの動作につい
て第１図＜ａ）を用いて説明する。
データを書込む場合、書込むデータと同電位を書込み用
データ線１７に印加し、書込み制御線１５を高電位にす
る。この様にすると、トランジスタ１２がオン状態とな
り、書込み用データ線１７の電位と入出力端子Ｑの電位
が同電位となりラッチ素子１１はその状態を保持する電
位となる。この様にしてデータを書込むことができる。
データ線１７に印加し、書込み制御線１５を高電位にす
る。この様にすると、トランジスタ１２がオン状態とな
り、書込み用データ線１７の電位と入出力端子Ｑの電位
が同電位となりラッチ素子１１はその状態を保持する電
位となる。この様にしてデータを書込むことができる。
データを保持するには、データ書込み制御線１５・デー
タ読出し制御線１６１−１６２を低電位とし、トランジ
スタ１２・１３１・１３２をオフ状態とすることでラッ
チ素子１０の状態を保持する。
タ読出し制御線１６１−１６２を低電位とし、トランジ
スタ１２・１３１・１３２をオフ状態とすることでラッ
チ素子１０の状態を保持する。
データを読出す場合、データ読出し制御線１６１または
１６２を高電位にするとラッチ素子１２０に保持された
状態（入出力端子ＸＱの電位）がデータ読出し用トラン
ジスタ１３１または１３２を介して読出し用データ線１
８に出力され、この電位の変化を検出することによりデ
ータを読出すことができる。
１６２を高電位にするとラッチ素子１２０に保持された
状態（入出力端子ＸＱの電位）がデータ読出し用トラン
ジスタ１３１または１３２を介して読出し用データ線１
８に出力され、この電位の変化を検出することによりデ
ータを読出すことができる。
第１図（ｂ）のメモリセル２０の動作も同様である。
複数ビット／要素で構成されるデータを要素毎に９０度
されたデータを得るには、次の様に各メモリセルにデー
タを格納する。第３図（ａ）・第３図（ｂ）・第３図（
Ｃ）は、メモリセルを縦横８Ｘ８個メモリセルを配置し
、９０度単位に回転したデータを得る場合の格納される
データ例を示すものである。３桁の数字は、■要素を構
成するビット数（１００位）・う〜イン番号（１０位）
・横１ライン中の要素番号（１位）である。Ｏ内の数字
は、■要素中のビット番号を示す。第３図（ａ）は１
ビット／要素、第３図（ｂ）は２ビツト／要素、第３図
（ｃ）は４ ビット／要素の場合の例を示す。
されたデータを得るには、次の様に各メモリセルにデー
タを格納する。第３図（ａ）・第３図（ｂ）・第３図（
Ｃ）は、メモリセルを縦横８Ｘ８個メモリセルを配置し
、９０度単位に回転したデータを得る場合の格納される
データ例を示すものである。３桁の数字は、■要素を構
成するビット数（１００位）・う〜イン番号（１０位）
・横１ライン中の要素番号（１位）である。Ｏ内の数字
は、■要素中のビット番号を示す。第３図（ａ）は１
ビット／要素、第３図（ｂ）は２ビツト／要素、第３図
（ｃ）は４ ビット／要素の場合の例を示す。
以上の様に格納されたデータから９０度回転したデータ
を得るには、メモリセルを第３図（ｄ）の様に配置すれ
ば良い。第３図（ｄ）において、無印にはデータ読出し
制御線が１本のメモリセルを、Ｏ印にはデータ読出し制
御線が２本のメモリセルｌＯを、◎印にはデータ読出し
制御線が３本のメモリセル２０を配置する。■要素を構
成するビット数（図中では１・２・４ ビット）をビッ
ト数とする区画から対角線上のメモリセルからのみデー
タを読出す様にメモリセルを配置すれば良いことになる
。
を得るには、メモリセルを第３図（ｄ）の様に配置すれ
ば良い。第３図（ｄ）において、無印にはデータ読出し
制御線が１本のメモリセルを、Ｏ印にはデータ読出し制
御線が２本のメモリセルｌＯを、◎印にはデータ読出し
制御線が３本のメモリセル２０を配置する。■要素を構
成するビット数（図中では１・２・４ ビット）をビッ
ト数とする区画から対角線上のメモリセルからのみデー
タを読出す様にメモリセルを配置すれば良いことになる
。
第２図は、本発明の実施例におけるメモリ装置の構成図
を示すものである。縦横を８ｘ８で構成し、信号線１５
や２５（Ｗｌｌ・・・Ｒ１８）・１７や２７（旧・・・
０８）・１８や２８（ＸＤＩ・・−ＸＤ８）−１６１−
１６２−１６３（Ｒ１１・・−Ｒ１８、Ｒ２１・−・Ｒ
２４、Ｒ４１−８４２）は隣接する縦横のメモリセルと
各々共有している。ｌＯはデータ読出し制御線が２本の
メモリセル、２０はデータ読出し制御線が３本のメモリ
セルである。
を示すものである。縦横を８ｘ８で構成し、信号線１５
や２５（Ｗｌｌ・・・Ｒ１８）・１７や２７（旧・・・
０８）・１８や２８（ＸＤＩ・・−ＸＤ８）−１６１−
１６２−１６３（Ｒ１１・・−Ｒ１８、Ｒ２１・−・Ｒ
２４、Ｒ４１−８４２）は隣接する縦横のメモリセルと
各々共有している。ｌＯはデータ読出し制御線が２本の
メモリセル、２０はデータ読出し制御線が３本のメモリ
セルである。
以上の様に構成されたメモリ装置の動作について説明す
る。
る。
ｌ要素を構成するビット数分のラインのデータ書込み制
御線（ｌビット／要素ならばＷｌｌまたはＲ１２または
Ｒ１３・・・・またはＲ１８，２ビット／要素ならばＷ
ｌｌ−Ｒ１２またはＲ１３・Ｒ１４または・・・・また
はＲ１７・Ｒ１８，４ビツト／要素ならばＷｌｌ−Ｒ１
２・Ｒ１３・Ｒ１４またはＲ１５・Ｒ１６・Ｗｌ？・Ｒ
１８）を高電位にし、書込むデータの同電位を書込み用
データ線０１〜口８に印加する。
御線（ｌビット／要素ならばＷｌｌまたはＲ１２または
Ｒ１３・・・・またはＲ１８，２ビット／要素ならばＷ
ｌｌ−Ｒ１２またはＲ１３・Ｒ１４または・・・・また
はＲ１７・Ｒ１８，４ビツト／要素ならばＷｌｌ−Ｒ１
２・Ｒ１３・Ｒ１４またはＲ１５・Ｒ１６・Ｗｌ？・Ｒ
１８）を高電位にし、書込むデータの同電位を書込み用
データ線０１〜口８に印加する。
９０度回転したデータを得る場合、読出したいラインの
読出し制御線（１ビツト／要素ならばＲ１１またはＲ１
２またはＲ１３・・・・またはＲ１８，２ビット／要素
ならばＲ２１またはＲ２２またはＲ２３またはＲ２４，
４ビット／要素ならばＲ４１またはＲ４２）を高電位と
すると、データ読出し用トランジスタ（１３１または１
３２，２３１または２３２または２３３）がオン状態と
なり、ラッチ素子に保持されている電位がデータ読出し
用トランジスタを介して読出し用データ線Ｘ口１〜Ｘ口
８に出力される。
読出し制御線（１ビツト／要素ならばＲ１１またはＲ１
２またはＲ１３・・・・またはＲ１８，２ビット／要素
ならばＲ２１またはＲ２２またはＲ２３またはＲ２４，
４ビット／要素ならばＲ４１またはＲ４２）を高電位と
すると、データ読出し用トランジスタ（１３１または１
３２，２３１または２３２または２３３）がオン状態と
なり、ラッチ素子に保持されている電位がデータ読出し
用トランジスタを介して読出し用データ線Ｘ口１〜Ｘ口
８に出力される。
Ｒ２１を高電位にすると、Ｃ１１−Ｃ２２・Ｃ３ｌ−Ｃ
４２・・・・Ｃ８２のメモリセルからのデータが、Ｒ２
２を高電位にすると、Ｃ１３・Ｃ２４・Ｃ３３・Ｃ４４
・・・・Ｃ８４のメモリセルからのデータが、Ｒ４１を
高電位にすると、Ｃ１１−Ｃ２２・Ｃ３３・Ｃ４４・Ｃ
５１・・・Ｃ８４のメモリセルからのデータが、Ｃ４２
を高電位にすると、Ｃ１５・Ｃ２６・Ｃ３７・Ｃ４８・
Ｃ５５・・・Ｃ８８のメモリセルからのデータが読出し
用データ線ＸＤＩ〜Ｘ０８に読出される。
４２・・・・Ｃ８２のメモリセルからのデータが、Ｒ２
２を高電位にすると、Ｃ１３・Ｃ２４・Ｃ３３・Ｃ４４
・・・・Ｃ８４のメモリセルからのデータが、Ｒ４１を
高電位にすると、Ｃ１１−Ｃ２２・Ｃ３３・Ｃ４４・Ｃ
５１・・・Ｃ８４のメモリセルからのデータが、Ｃ４２
を高電位にすると、Ｃ１５・Ｃ２６・Ｃ３７・Ｃ４８・
Ｃ５５・・・Ｃ８８のメモリセルからのデータが読出し
用データ線ＸＤＩ〜Ｘ０８に読出される。
以上の様にこの実施例によれば、ｌ要素を構成するビッ
ト数分のラインに同一データを書込み、読出す場合には
、ｌ要素を構成するビット数を縦横のビット数とする区
画から対角線上のメモリセルからのみデータを読出すこ
とにより、９０度単位で回転したデータを得ることがで
きる。
ト数分のラインに同一データを書込み、読出す場合には
、ｌ要素を構成するビット数を縦横のビット数とする区
画から対角線上のメモリセルからのみデータを読出すこ
とにより、９０度単位で回転したデータを得ることがで
きる。
なお、実施例においてメモリセルを８ｘ８構成として説
明したが、メモリセルの配列構成はこの限りではない。
明したが、メモリセルの配列構成はこの限りではない。
またデータ読出し制御線の本数が２本と３本のメモリセ
ルについて説明したがデータ読出し制御線の本数はこの
限りではない。
ルについて説明したがデータ読出し制御線の本数はこの
限りではない。
またｌ要素を構成する ビット数を１・２・４としたが
この限りではないことは言うまでもない。
この限りではないことは言うまでもない。
発明の詳細
な説明した様に本発明によれば、ｌ要素を構成するビッ
ト数分のラインに同一データを書込み、読出す場合には
、ｌ要素を構成するビット数を縦横のビット数とする区
画から対角線上のメモリセルからのみデータを読出せる
様にメモリセルを配置することにより、複数要素で構成
される９０度単位で回転したデータを１回の読出し動作
で得ることができ、その実用的効果は大きい。
ト数分のラインに同一データを書込み、読出す場合には
、ｌ要素を構成するビット数を縦横のビット数とする区
画から対角線上のメモリセルからのみデータを読出せる
様にメモリセルを配置することにより、複数要素で構成
される９０度単位で回転したデータを１回の読出し動作
で得ることができ、その実用的効果は大きい。
第１図（ａ）・第１図（ｂ）は本発明における一実施例
のメモリ装置のメモリセルの構成図、第２図は同実施例
のメモリ装置の構成図、第３図（ａ）・第３図（ｂ）・
第３図（ｃ）はデータ格納例を示すデータ図、第３図（
ｄ）はメモリセル配置図、第４図は従来のメモリセルの
構成図、第５図は従来のメモリ装置の構成図である。 ｌＯ・２０・・・メモリセル、１１・２１・・・ラッチ
素子、１２・２３・・・データ書込み用トランジスタ、
１３１・１３２・２３１・２３２・２３３・・・データ
読出し用トランジスタ、 １５・２５・・・データ書込み制御線、１６１−１６２
・２６１・２６２・２６３・・・データ読出し制御線、
Ｉ７・２７・・・書込みデータ線、 １８・２８・・・読出しデータ線。 代理人の氏名 弁理士 中尾敏男 はが１名第 １ 図 （α） ＝ だ ′２ 功 つ ミ区
（（≧ （≧ １１３図 Ｃル２ 第４図 第５図
のメモリ装置のメモリセルの構成図、第２図は同実施例
のメモリ装置の構成図、第３図（ａ）・第３図（ｂ）・
第３図（ｃ）はデータ格納例を示すデータ図、第３図（
ｄ）はメモリセル配置図、第４図は従来のメモリセルの
構成図、第５図は従来のメモリ装置の構成図である。 ｌＯ・２０・・・メモリセル、１１・２１・・・ラッチ
素子、１２・２３・・・データ書込み用トランジスタ、
１３１・１３２・２３１・２３２・２３３・・・データ
読出し用トランジスタ、 １５・２５・・・データ書込み制御線、１６１−１６２
・２６１・２６２・２６３・・・データ読出し制御線、
Ｉ７・２７・・・書込みデータ線、 １８・２８・・・読出しデータ線。 代理人の氏名 弁理士 中尾敏男 はが１名第 １ 図 （α） ＝ だ ′２ 功 つ ミ区
（（≧ （≧ １１３図 Ｃル２ 第４図 第５図
Claims (2)
- （１）ラッチ素子と、前記ラッチ素子に接続される複数
のトランジスタと、データ線と、データ書込み制御線と
、１本または複数のデータ読出し制御線を備えたメモリ
セルで構成することを特徴とするメモリ装置。 - （２）１要素を構成するビット数を縦横のビット数とす
る区画から対角線上のメモリセルからのみデータを読出
す様に請求項１記載のメモリセルを配置したことを特徴
とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125261A JPH01294293A (ja) | 1988-05-23 | 1988-05-23 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125261A JPH01294293A (ja) | 1988-05-23 | 1988-05-23 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01294293A true JPH01294293A (ja) | 1989-11-28 |
Family
ID=14905708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125261A Pending JPH01294293A (ja) | 1988-05-23 | 1988-05-23 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01294293A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447587A (ja) * | 1990-06-15 | 1992-02-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH04111296A (ja) * | 1990-08-30 | 1992-04-13 | Nippon Steel Corp | 半導体メモリ及びメモリ・セル |
-
1988
- 1988-05-23 JP JP63125261A patent/JPH01294293A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447587A (ja) * | 1990-06-15 | 1992-02-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPH04111296A (ja) * | 1990-08-30 | 1992-04-13 | Nippon Steel Corp | 半導体メモリ及びメモリ・セル |
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