JPH01293615A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01293615A JPH01293615A JP12658588A JP12658588A JPH01293615A JP H01293615 A JPH01293615 A JP H01293615A JP 12658588 A JP12658588 A JP 12658588A JP 12658588 A JP12658588 A JP 12658588A JP H01293615 A JPH01293615 A JP H01293615A
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- silicon oxide
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Links
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 13
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- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
Landscapes
- Electrodes Of Semiconductors (AREA)
- Die Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に半導体基
板を貫通し、その表面と裏面の電極を接続する接地構造
を有する半導体装置の製造方法に関する。
板を貫通し、その表面と裏面の電極を接続する接地構造
を有する半導体装置の製造方法に関する。
従来のＧａＡｓ−ＭＭＩＣｌ例えば分布型増幅機などは
、寄生ソースインダクタンスＬｓを低減させるために、
ソース電極直下のＧａＡｓ基板を貫通し、表面のソース
電極と裏面電極を接地したいわゆるバイアホール構造を
採用している。
、寄生ソースインダクタンスＬｓを低減させるために、
ソース電極直下のＧａＡｓ基板を貫通し、表面のソース
電極と裏面電極を接地したいわゆるバイアホール構造を
採用している。
第２図（ａ）、（ｂ）及び第３図は従来の半導体装置の
製造方法の一例を説明するための半導体チップの断面図
である。第２図（ａ）に示すように、ソース電極２が形
成されているＧａＡｓ基板１の裏面からりアクティブイ
オンエッチ法（以下、ＲＩＥ法と称す）によりバイアホ
ール３を形成する。次に、その表面に、メツキ導電パス
としてＴ １−Ａｕ膜４をスパッタ法により被着する。
製造方法の一例を説明するための半導体チップの断面図
である。第２図（ａ）に示すように、ソース電極２が形
成されているＧａＡｓ基板１の裏面からりアクティブイ
オンエッチ法（以下、ＲＩＥ法と称す）によりバイアホ
ール３を形成する。次に、その表面に、メツキ導電パス
としてＴ １−Ａｕ膜４をスパッタ法により被着する。
次に、第２図（ｂ）に示すように、基板裏面にＡｕメツ
キを施して裏面電極５を形成し、接地構造としていた。
キを施して裏面電極５を形成し、接地構造としていた。
上述した従来の半導体装置の製造方法において、ＧａＡ
ｓ基板１に形成されるバイアボール３は、ＲＩＥ法によ
りほぼ垂直に５０〜１００μｍの深さで開孔されるため
、第３図に示すように、スパッタ法により被着したメツ
キ用導電パスのＴｉ−Ａｕ膜４の部分的な段切れがしば
しば発生してしまう、このような段切れが発生すると、
その後にメツキを行なう際に、バイアホール内に給電さ
れず、バイアホールによるソース電極の接地が不能とな
る欠点があった。
ｓ基板１に形成されるバイアボール３は、ＲＩＥ法によ
りほぼ垂直に５０〜１００μｍの深さで開孔されるため
、第３図に示すように、スパッタ法により被着したメツ
キ用導電パスのＴｉ−Ａｕ膜４の部分的な段切れがしば
しば発生してしまう、このような段切れが発生すると、
その後にメツキを行なう際に、バイアホール内に給電さ
れず、バイアホールによるソース電極の接地が不能とな
る欠点があった。
本発明の目的は、メツキ用導電パスの部分的な段切れを
防止し、良好なソース電極の接地を得ることができる半
導体装１の製造方法を提供することにある。
防止し、良好なソース電極の接地を得ることができる半
導体装１の製造方法を提供することにある。
本発明の半導体装１の製造方法は、表面電極の形成され
た半導体基板の裏面から前記表面電極に達するバイアホ
ールを形成する工程と、前記半導体基板裏面全面にシリ
コン酸化膜を形成する工程と、前記バイアホール側面部
以外の前記シリコン酸化膜をリアクティブイオンエッチ
法により除去する工程と、前記半導体基板裏面全面に金
属膜を被着する工程と、前記金属膜上に裏面電極を形成
する工程とを含んで構成される。
た半導体基板の裏面から前記表面電極に達するバイアホ
ールを形成する工程と、前記半導体基板裏面全面にシリ
コン酸化膜を形成する工程と、前記バイアホール側面部
以外の前記シリコン酸化膜をリアクティブイオンエッチ
法により除去する工程と、前記半導体基板裏面全面に金
属膜を被着する工程と、前記金属膜上に裏面電極を形成
する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体チップの断面図である。
めの製造工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、ソース電極２が形成されて
いるＧａＡｓ基板１の裏面からＲＩＥ法によりバイアホ
ール３を形成する。
いるＧａＡｓ基板１の裏面からＲＩＥ法によりバイアホ
ール３を形成する。
次に、第１図（ｂ）に示すように、ＧａＡｓ基板１の裏
面全面にシリコン酸化膜６を気相成長法により形成する
。これによりシリコン酸化膜６は、角が無い丸みをおび
た形状を有することになる。
面全面にシリコン酸化膜６を気相成長法により形成する
。これによりシリコン酸化膜６は、角が無い丸みをおび
た形状を有することになる。
次に、第１図（Ｃ）に示すように、ＲＩＥ法により、バ
イアホール底部とＧａＡｓ基板１裏面に形成されたシリ
コン酸化膜６を除去する。この工程により、バイアホー
ル側面のみにシリコン酸化膜６が残り、バイアホール３
の形状をテーパー状にすることができる。次に、第１図
（ｄ）に示すように、メツキ用パスとしてＴ ｔ−Ａｕ
膜４をスパッタ法により被着する。この時、バイアホー
ルの形状がスパッタ状であるため、Ｔ ｉ −Ａ ｕ膜
４の段切れが発生することはない。次に、Ａｕをメツキ
して裏面電極５を形成することにより、接地構造を有す
る半導体装置を製造する。
イアホール底部とＧａＡｓ基板１裏面に形成されたシリ
コン酸化膜６を除去する。この工程により、バイアホー
ル側面のみにシリコン酸化膜６が残り、バイアホール３
の形状をテーパー状にすることができる。次に、第１図
（ｄ）に示すように、メツキ用パスとしてＴ ｔ−Ａｕ
膜４をスパッタ法により被着する。この時、バイアホー
ルの形状がスパッタ状であるため、Ｔ ｉ −Ａ ｕ膜
４の段切れが発生することはない。次に、Ａｕをメツキ
して裏面電極５を形成することにより、接地構造を有す
る半導体装置を製造する。
以上説明した第１の実施例では、第１図（ｂ）の工程に
おいて、シリコン酸化膜６を気相成長法により形成した
が、他のシリコン酸化膜の形成方法として、スパッタ法
及びペイント法による方法を用いても同様な効果が得ら
れる。
おいて、シリコン酸化膜６を気相成長法により形成した
が、他のシリコン酸化膜の形成方法として、スパッタ法
及びペイント法による方法を用いても同様な効果が得ら
れる。
以上説明したように、本発明は、半導体基板の裏面から
ＲＩＥ法により形成したバイアホール側面部のみにシリ
コン酸化膜を形成して、バイアホールの形状をテーパー
状にすることにより、メツキ用導電パスの部分的な段切
れを防止し、良好なソース電極の接地を得ることができ
る効果がある。
ＲＩＥ法により形成したバイアホール側面部のみにシリ
コン酸化膜を形成して、バイアホールの形状をテーパー
状にすることにより、メツキ用導電パスの部分的な段切
れを防止し、良好なソース電極の接地を得ることができ
る効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの製造工程順に示した半導体チップの断面図、第２図
（ａ）、（ｂ）及び第３図は従来の半導体装置の製造方
法の一例を説明するための半導体チップの断面図である
。 １・・・ＧａＡｓ基板、２・・・ソース電極、３・・・
バイアホール、４・・・Ｔ １−Ａｕ膜、５・・・裏面
電極、６・・・シリコン酸化膜。
めの製造工程順に示した半導体チップの断面図、第２図
（ａ）、（ｂ）及び第３図は従来の半導体装置の製造方
法の一例を説明するための半導体チップの断面図である
。 １・・・ＧａＡｓ基板、２・・・ソース電極、３・・・
バイアホール、４・・・Ｔ １−Ａｕ膜、５・・・裏面
電極、６・・・シリコン酸化膜。
Claims (1)
- 表面電極の形成された半導体基板の裏面から前記表面
電極に達するバイアホールを形成する工程と、前記半導
体基板裏面全面にシリコン酸化膜を形成する工程と、前
記バイアホール側面部以外の前記シリコン酸化膜をリア
クティブイオンエッチ法により除去する工程と、前記半
導体基板裏面全面に金属膜を被着する工程と、前記金属
膜上に裏面電極を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12658588A JPH01293615A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12658588A JPH01293615A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293615A true JPH01293615A (ja) | 1989-11-27 |
Family
ID=14938822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12658588A Pending JPH01293615A (ja) | 1988-05-23 | 1988-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01293615A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439968A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 半導体装置 |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
-
1988
- 1988-05-23 JP JP12658588A patent/JPH01293615A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439968A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 半導体装置 |
| US5242852A (en) * | 1990-08-03 | 1993-09-07 | Matsushita Electric Industrial Co. Ltd. | Method for manufacturing a semiconductor memory device |
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