JPH02207573A - バラクタダイオードとその製造方法 - Google Patents
バラクタダイオードとその製造方法Info
- Publication number
- JPH02207573A JPH02207573A JP1027364A JP2736489A JPH02207573A JP H02207573 A JPH02207573 A JP H02207573A JP 1027364 A JP1027364 A JP 1027364A JP 2736489 A JP2736489 A JP 2736489A JP H02207573 A JPH02207573 A JP H02207573A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate layer
- electrode
- film
- ohmic electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 7
- 238000001259 photo etching Methods 0.000 claims abstract description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、容量変化率の大きなパラクタダイオードとそ
の製造方法に関するものである。
の製造方法に関するものである。
周波数同調用パラクタダイオードでは、使用周波数範囲
の大きなもの、電圧変化に対する容量変化の大きなもの
が望まれている。
の大きなもの、電圧変化に対する容量変化の大きなもの
が望まれている。
従来、電圧変化に対する容量変化を大きくするために、
エピタキシャル層のキャリア濃度に操作を施し、キャリ
ア濃度プロファイルに変化をもたせる方法を採ってきた
。
エピタキシャル層のキャリア濃度に操作を施し、キャリ
ア濃度プロファイルに変化をもたせる方法を採ってきた
。
容量Cと電圧Vの基本的な関係は、vbi<vにおいて
C=S(qNε。εr/V)十で表わされd (log
c)/d (1ogV) =−’ となる。
c)/d (1ogV) =−’ となる。
ここで、S:電極面積、q:単位電荷量、ε。:真空誘
電率、εr二半導体誘電率、vbi=ビルトインポテン
シャル、N:キャリア濃度。
電率、εr二半導体誘電率、vbi=ビルトインポテン
シャル、N:キャリア濃度。
第4図(a) 、 (b) 、 (e)は対数値を軸に
容量と電圧の関係を示す。図(a)は、エピタキシャル
層のキャリア濃度プロファイルに操作を施さない場合の
関係を示し、図(b)は操作を施した場合のキャリア濃
度プロファイルの一例を示し、図(c)は、エピタキシ
ャル層のキャリア濃度プロファイルに操作を施した場合
の関係を示す。
容量と電圧の関係を示す。図(a)は、エピタキシャル
層のキャリア濃度プロファイルに操作を施さない場合の
関係を示し、図(b)は操作を施した場合のキャリア濃
度プロファイルの一例を示し、図(c)は、エピタキシ
ャル層のキャリア濃度プロファイルに操作を施した場合
の関係を示す。
従来、電圧変化に対する容量変化を大きくするために行
ってきたエピタキシャル層のキャリア濃度プロファイル
に操作を施すには、複雑な設計、処理が要求され、特に
、GaAsバラクタでは、非常に難しいという問題があ
った。
ってきたエピタキシャル層のキャリア濃度プロファイル
に操作を施すには、複雑な設計、処理が要求され、特に
、GaAsバラクタでは、非常に難しいという問題があ
った。
また、耐圧の面においても、ブレイクダウン電圧はキャ
リア濃度が高くなると下がるため、一般には、容量変化
率を大きくすると耐圧が低くなるという問題があった。
リア濃度が高くなると下がるため、一般には、容量変化
率を大きくすると耐圧が低くなるという問題があった。
本発明は、上記の事情に鑑みてなされたもので、エピタ
キシャル層のキャリア濃度プロファイルに特別な操作を
施さずに容量変化率を大きくしたバラクタとその製造方
法を提供することを目的とする。
キシャル層のキャリア濃度プロファイルに特別な操作を
施さずに容量変化率を大きくしたバラクタとその製造方
法を提供することを目的とする。
本発明のパラクタダイオードは、n基板層を裏面を底面
とする逆円錐台形状にして容量変化率を大きくしたもの
で、その製造は、n基板層表面に形成したショットキー
電極膜あるいはPオーミック電極膜に電極となる金めつ
き層を形成し、以後のハンドリングを容易にし、裏面か
らメサエッチングを行うことにより、逆円錐台形状のn
基板層を得る方法である。
とする逆円錐台形状にして容量変化率を大きくしたもの
で、その製造は、n基板層表面に形成したショットキー
電極膜あるいはPオーミック電極膜に電極となる金めつ
き層を形成し、以後のハンドリングを容易にし、裏面か
らメサエッチングを行うことにより、逆円錐台形状のn
基板層を得る方法である。
第2図はn基板層が逆円錐台形状の・マラクタダイオー
ドの構造の一例全示す。
ドの構造の一例全示す。
図において21はショットキー電極、22はオーミック
電極である。
電極である。
容量Cと電圧Vの関係は
C;πr2(qNε。εr/2(vbi十v月り+(π
ε。t、/Exθ) (2’o’r(”bt+”)/q
N)”−2πrε。εr/lanθ で表わされる。
ε。t、/Exθ) (2’o’r(”bt+”)/q
N)”−2πrε。εr/lanθ で表わされる。
ただし、r:円形電極の半径、θ:円錐台形における底
面と側面との角度である。
面と側面との角度である。
第3図は上記構造における角度θと電圧Vに対する容量
Cの変化率との関係を示す。逆円錐台形の側面の傾斜が
大きくなると、変化率が大きくなる。
Cの変化率との関係を示す。逆円錐台形の側面の傾斜が
大きくなると、変化率が大きくなる。
第1図は本発明の製造方法の一例を示す。
図において1はn基板層、2はp拡散層、3はプラズマ
CVDによる窒化シリコン膜(Si3N4)、4はp拡
散層2に対するオーミック電極膜、5は金めワき層、6
はオーミック電極、7はレジストである。
CVDによる窒化シリコン膜(Si3N4)、4はp拡
散層2に対するオーミック電極膜、5は金めワき層、6
はオーミック電極、7はレジストである。
以下、各工程について説明する。
GaAsのn基板層1にZnを拡散し、p拡散層2を形
成し〔図(a)〕、p拡散層2上にプラズffcVD法
により 81.N4膜3を形成スル〔図(b)〕。コノ
5i3N4膜3にフォトエツチングにより円形の穴を開
ける〔図(C)〕。
成し〔図(a)〕、p拡散層2上にプラズffcVD法
により 81.N4膜3を形成スル〔図(b)〕。コノ
5i3N4膜3にフォトエツチングにより円形の穴を開
ける〔図(C)〕。
次に、p拡散層2に対するオーミック電極を形成するた
めのオーミック電極膜4を電子ビーム蒸着法により被着
する〔図(d)〕。このオーミック電極膜4上に、ハン
ドリングを容易にするために、フォトレジストノ!ター
ンを介しt極パターンの金めつき層5を形成する〔図(
e)〕。
めのオーミック電極膜4を電子ビーム蒸着法により被着
する〔図(d)〕。このオーミック電極膜4上に、ハン
ドリングを容易にするために、フォトレジストノ!ター
ンを介しt極パターンの金めつき層5を形成する〔図(
e)〕。
金めつき層5をマスクにオーミック電極4゜S i 3
N 4膜3をリアクティブオンエツチングし、p拡散層
2のオーミック電極全形成する〔図(f)〕。
N 4膜3をリアクティブオンエツチングし、p拡散層
2のオーミック電極全形成する〔図(f)〕。
次に、GaAs n基板層1の裏面より研磨、エツチン
グをし、GaAs基板層1を約50μm厚さにし〔図(
g) ’l 、研磨、エツチングした裏面にリフトオフ
法によりAuGeNi系オーミック電極6を形成する〔
図(h)〕。GaAg基板層1の裏面に、裏面からのメ
サエッチングのマスクとして、オーミック電極6を覆う
ツマターンのフォトレゾストアを形成し〔図(1)〕、
フォトレジスト7をマスクとして、リン酸系のGaAs
エッチャントを用いてメサエッチングを行い、n基板層
1をオーミック電極6を下にした逆円錐台形状に成形す
るとともに、素子の分離を行う〔図(j)〕。
グをし、GaAs基板層1を約50μm厚さにし〔図(
g) ’l 、研磨、エツチングした裏面にリフトオフ
法によりAuGeNi系オーミック電極6を形成する〔
図(h)〕。GaAg基板層1の裏面に、裏面からのメ
サエッチングのマスクとして、オーミック電極6を覆う
ツマターンのフォトレゾストアを形成し〔図(1)〕、
フォトレジスト7をマスクとして、リン酸系のGaAs
エッチャントを用いてメサエッチングを行い、n基板層
1をオーミック電極6を下にした逆円錐台形状に成形す
るとともに、素子の分離を行う〔図(j)〕。
上記工程によって、p拡散層2のオーミック電極を上に
逆円錐台形状のn基板層をもつパラクタダイオードが得
られる。
逆円錐台形状のn基板層をもつパラクタダイオードが得
られる。
上記においては、PN接合構造のものについて説明した
が、ショットキー接合構造のものについては、ショット
キー電極形成工程以外は同様の工程によって実現するこ
とができる。
が、ショットキー接合構造のものについては、ショット
キー電極形成工程以外は同様の工程によって実現するこ
とができる。
以上説明したように、本発明によれば、複雑な設計、処
理の要求されるエピタキシャル層のキャリア濃度プロフ
ァイルの操作を施さずに、電圧変化に対する容量変化の
率を大きくすることができ、特に、キャリア濃度プロフ
ァイルの操作を施すことが難しいGaAsバラクタにお
いては、その効果がもたらす利益が大である。
理の要求されるエピタキシャル層のキャリア濃度プロフ
ァイルの操作を施さずに、電圧変化に対する容量変化の
率を大きくすることができ、特に、キャリア濃度プロフ
ァイルの操作を施すことが難しいGaAsバラクタにお
いては、その効果がもたらす利益が大である。
また、裏面からのメサエッチングのエツチング液を変え
ることにより、エツチング形状を変え、同一キャリア濃
度で、容易に容量変化率を変えることができる。
ることにより、エツチング形状を変え、同一キャリア濃
度で、容易に容量変化率を変えることができる。
第1図は本発明の製造方法の一例を示す模式構造図、第
2図は本発明のパラクタダイオードの一例を示す模式図
、第3図は第2図に示す構造における角度θと電圧Vに
対する容量Cの変化率の関係を示すグラフ、第4図(a
) p (b) v (c)は従来のバラクタダイオ−
rの電圧と容量の関係を示すグラフである。 1・・・n基板層、2・・・p拡散層、3・・・Si3
N4膜、4・・・オーミック電極膜、5・・・金めつき
層、6・・・オーミック電極、7・・・フォトレゾスト
、図中同一符号は同一部分を示す。 (d) 特許出願人 新日本無線株式会社 (f) 容量 第 図 第 図 容量 (b) (C) 第 図
2図は本発明のパラクタダイオードの一例を示す模式図
、第3図は第2図に示す構造における角度θと電圧Vに
対する容量Cの変化率の関係を示すグラフ、第4図(a
) p (b) v (c)は従来のバラクタダイオ−
rの電圧と容量の関係を示すグラフである。 1・・・n基板層、2・・・p拡散層、3・・・Si3
N4膜、4・・・オーミック電極膜、5・・・金めつき
層、6・・・オーミック電極、7・・・フォトレゾスト
、図中同一符号は同一部分を示す。 (d) 特許出願人 新日本無線株式会社 (f) 容量 第 図 第 図 容量 (b) (C) 第 図
Claims (2)
- (1)表面にnエピタキシャル層を成長させた逆円錐台
形状のn基板層あるいは表面にnエピタキシャル層を成
長させ該nエピタキシャル層にp拡散層を形成した逆円
錐台形状のn基板層と、上記n基板層の表面のnエピタ
キシャル層にショットキー接合した電極あるいは上記n
基板層の表面のnエピタキシャル層に形成したp拡散層
にオーミック接触した電極と、 上記n基板層の底面にオーミック接触した電極とを備え
たパラクタダイオード。 - (2)n基板層表面のnエピタキシャル層あるいはn基
板層表面のnエピタキシャル層に形成したp拡散層にプ
ラズマCVD法によりSi_3N_4膜を形成し、該S
i_3N_4膜にフォトエッチングにより円形の穴を開
け露出したエピタキシャル層にショットキー電極膜を、
あるいは露出したp拡散層にオーミック電極膜を形成す
る工程と、 上記ショットキー電極膜あるいはオーミック電極膜にフ
ォトレジストパターンによって所定の寸法のパターンの
金めっき層の電極を形成する工程と、 上記金めっき層をマスクに上記ショットキー電極膜ある
いはオーミック電極膜とSi_3N_4膜をリアクティ
ブイオンエッチングして所定の電極パターンに成形する
工程と、 上記n基板層を裏面より所定の厚さに研磨、エッチング
する工程と、 上記n基板層の研磨、エッチングした裏面にリフトオフ
法によりオーミック電極を形成する工程と、 上記n基板層の裏面に上記オーミック電極を覆うフォト
レジストのパターンを形成し、該パターンをマスクにメ
サエッチングして上記n基板層を裏面を底面とする逆円
錐台形状に成形するとともに素子分離を行う工程とを備
えたパラクタダイオードの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1027364A JPH02207573A (ja) | 1989-02-08 | 1989-02-08 | バラクタダイオードとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1027364A JPH02207573A (ja) | 1989-02-08 | 1989-02-08 | バラクタダイオードとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02207573A true JPH02207573A (ja) | 1990-08-17 |
Family
ID=12218996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1027364A Pending JPH02207573A (ja) | 1989-02-08 | 1989-02-08 | バラクタダイオードとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02207573A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5747865A (en) * | 1994-07-26 | 1998-05-05 | Korea Advanced Institute Of Science And Technology | Varactor diode controllable by surface layout design |
-
1989
- 1989-02-08 JP JP1027364A patent/JPH02207573A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5747865A (en) * | 1994-07-26 | 1998-05-05 | Korea Advanced Institute Of Science And Technology | Varactor diode controllable by surface layout design |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3966577A (en) | Dielectrically isolated semiconductor devices | |
US4252582A (en) | Self aligned method for making bipolar transistor having minimum base to emitter contact spacing | |
US3962713A (en) | Large value capacitor | |
US4097890A (en) | Low parasitic capacitance and resistance beamlead semiconductor component and method of manufacture | |
EP0562880A1 (en) | Semiconductor infrared emitting device with oblique side surface with respect to the cleavage and process of fabrication thereof | |
GB2150756A (en) | Methods of forming semiconductor device structures | |
US4180422A (en) | Method of making semiconductor diodes | |
US3948694A (en) | Self-aligned method for integrated circuit manufacture | |
JPH02207573A (ja) | バラクタダイオードとその製造方法 | |
EP0314712B1 (en) | Two-terminal semiconductor diode arrangement | |
JPH03191549A (ja) | Si基板上化合物半導体装置の製造方法 | |
JPS618976A (ja) | 電界効果トランジスタのゲ−ト電極形成方法 | |
JPS5842631B2 (ja) | 接合ゲ−ト型電界効果トランジスタの製造方法 | |
JPS59105362A (ja) | 半導体装置 | |
JPS5921193B2 (ja) | 電界効果トランジスタの製造方法 | |
JPS6323366A (ja) | 電界効果トランジスタの製造方法 | |
EP0146212A1 (en) | Schottky barrier diode and method of manufacturing it | |
JPH02192731A (ja) | バイポーラトランジスタ及びその製造方法 | |
JPH02229436A (ja) | 半導体装置の製造方法 | |
JPH0294642A (ja) | 電界効果トランジスタ | |
JPS6354766A (ja) | ヘテロ接合型バイポ−ラトランジスタ | |
JPH02105574A (ja) | 横型ショットキーダイオードの製造方法 | |
JPS61269330A (ja) | 半導体装置の製造方法 | |
JPS60132322A (ja) | 半導体装置の製造方法 | |
JPH02106977A (ja) | 可変容量ダイオード |