JPS60132322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60132322A JPS60132322A JP58240340A JP24034083A JPS60132322A JP S60132322 A JPS60132322 A JP S60132322A JP 58240340 A JP58240340 A JP 58240340A JP 24034083 A JP24034083 A JP 24034083A JP S60132322 A JPS60132322 A JP S60132322A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、とくに電極間隔が０．
５μｍ以下と極めて短縮できることを特徴とする半導体
装置の製造方法に関する。
５μｍ以下と極めて短縮できることを特徴とする半導体
装置の製造方法に関する。
従来、半導体２端子素子としては、受動素子、能動素子
を問わず数多く提案されているが、それらのうちで最も
代表的なものはＧａＡｓにおけるノ（ルク効果を利用し
たガン・ダイオードであろう。
を問わず数多く提案されているが、それらのうちで最も
代表的なものはＧａＡｓにおけるノ（ルク効果を利用し
たガン・ダイオードであろう。
このガンダイオードは、 ＧａＡｓ結晶内で生じたいわ
ゆるダイポール・ドメインがカソードからアノードに向
って走行することを利用した発振素子であり、カソード
・アノード間の電極間隔によりその発振周波数が決定す
るものである。このような素子において高い発振周波数
をうるだめには、電極間隔を狭める必要があυ、例えば
５０ＧＨｚの発振器を実現するにはカソード・アノード
間の間隔は０．２μｍ程度にする必要がある。このよう
なガンダイオードに限らず、従来電極間隔が極めて短か
い半導体装置を実現する方法として、従来は電子ビーム
（ＥＢ ） ｉ光によるホトリソグラフィ技術が用いら
れてきた。第１図において、半導体基板１１上にホトレ
ジスト１２を塗布し、 ＥＢ露光によ９幅例えば４２０
２μｍのパターンを形成しくａ）、つづいていわゆるリ
ーフトオ７法に、ｌ、カソード２１、アノード２２を形
成していた（ｂ）〜（ｃ）。同図において１３は電極材
料である。
ゆるダイポール・ドメインがカソードからアノードに向
って走行することを利用した発振素子であり、カソード
・アノード間の電極間隔によりその発振周波数が決定す
るものである。このような素子において高い発振周波数
をうるだめには、電極間隔を狭める必要があυ、例えば
５０ＧＨｚの発振器を実現するにはカソード・アノード
間の間隔は０．２μｍ程度にする必要がある。このよう
なガンダイオードに限らず、従来電極間隔が極めて短か
い半導体装置を実現する方法として、従来は電子ビーム
（ＥＢ ） ｉ光によるホトリソグラフィ技術が用いら
れてきた。第１図において、半導体基板１１上にホトレ
ジスト１２を塗布し、 ＥＢ露光によ９幅例えば４２０
２μｍのパターンを形成しくａ）、つづいていわゆるリ
ーフトオ７法に、ｌ、カソード２１、アノード２２を形
成していた（ｂ）〜（ｃ）。同図において１３は電極材
料である。
しかしながらこのような従来の方法、例えばＥＢ露九を
用いた方法によると、微細パターンを形成しようどすれ
ばする程露光に長時間を要し、いわゆるスルー・プツト
が悪かった。まだＥＢ装置そのものも極めて茜価である
という欠点もあった。
用いた方法によると、微細パターンを形成しようどすれ
ばする程露光に長時間を要し、いわゆるスルー・プツト
が悪かった。まだＥＢ装置そのものも極めて茜価である
という欠点もあった。
本発明は微細なパターンをもった半導体装置の従来の製
造方法の欠点に鑑みて成されたものであシ、その目的は
、歩留り再現性↓く微小な電極間隔を有する半導体装置
の製造方法を提供することにある。
造方法の欠点に鑑みて成されたものであシ、その目的は
、歩留り再現性↓く微小な電極間隔を有する半導体装置
の製造方法を提供することにある。
本発明によれば半導体基板上の所望の領域に、第１の物
質からなるパターン形成する工程と、該第１の物質より
なるパターンの上面、側面および前記半導体基板表面を
覆うごとく第２の物質からなる薄膜を形成する工程と、
基板に対して垂直方向から異方性エツチングを施すこと
により、前記第１の物質の側面にのみ前記第２の物質か
らなる側壁を残す工程と、前記第１の物質を除去する工
程と、全面に電極となる物質を蒸着する工程と、ホトレ
ジストを全面に回転塗布したる後、前記側壁の上表面に
付着せるホトレジストが他の領域に付着せるホトレジス
トの厚みに比べて薄くｋることを利用して、前記側壁の
上表面のホトレジストのみ除去する工程と、露出せる前
記側壁上表面上の前記電極物質を除去する工程を含む半
導体装置の製造方法がえられる。
質からなるパターン形成する工程と、該第１の物質より
なるパターンの上面、側面および前記半導体基板表面を
覆うごとく第２の物質からなる薄膜を形成する工程と、
基板に対して垂直方向から異方性エツチングを施すこと
により、前記第１の物質の側面にのみ前記第２の物質か
らなる側壁を残す工程と、前記第１の物質を除去する工
程と、全面に電極となる物質を蒸着する工程と、ホトレ
ジストを全面に回転塗布したる後、前記側壁の上表面に
付着せるホトレジストが他の領域に付着せるホトレジス
トの厚みに比べて薄くｋることを利用して、前記側壁の
上表面のホトレジストのみ除去する工程と、露出せる前
記側壁上表面上の前記電極物質を除去する工程を含む半
導体装置の製造方法がえられる。
次に実施例を用いて本発明の詳細な説明する。
第２図は半径１０μｍの円形のカソード電極２１と、そ
れから０．２μｍ離れて同心円状にアノード電極２２が
設けられてなるガンダイオードの概略上面図である。本
半導体装置を製造するのに本発明を適用した場合を一実
施例として説明する。
れから０．２μｍ離れて同心円状にアノード電極２２が
設けられてなるガンダイオードの概略上面図である。本
半導体装置を製造するのに本発明を適用した場合を一実
施例として説明する。
第３図は主要プロセスにおける第２図のＡ−Ａ′の断面
としてその概略を示す図である。まず（ａ）において半
絶縁性ＧａＡｓ基板３１上に設けられた厚み０．５μｍ
１不純物密度１ＸＩＯｃｍ のｎ型半導体層３２上に第
１の物質例えばアルミニウム（ＡＩ）よりなるパターン
３３を形成する。ＡＩパターン ３３は本実施例におい
ては半径１０μｍ１厚み０．５μｍである。次に（ｂ）
において全面に８ｉ０２膜３４を厚み０．２μｍだけ化
学的気相成長法（ＯＶＤ法）で被着する。このときＡＩ
パターン側面にも同じ厚みのＳｉＯ□膜が被着する。次
に（Ｃ）においてウェーッ・に対し垂直方向からりアク
ティブ・イオン・エツチング（Ｒ−Ｉ−Ｅ ）により５
ｉ０２のエツチングを施せば、ＡＩの側面にのみ厚み０
．２μｍの５ｉＯｚ％（側壁）３５が形成される。次に
（ｄ）において露出せるＡｌ ３３をリン酸によりエツ
チング除去する。次に電極となる金属、例えばＡｕＧｅ
／Ｎ ｉ ３６をｔ２ｏｏＡだけ蒸着し、そのあと全面
にホトレジスト３７を３０００１−ｐｍの回転数で回転
塗布する（ｅ）。このとき、８ ｉ０２側壁３５の上表
面上のホトレジスト膜３７は他の領域における厚みよシ
も薄くなるので、再びウェーッ・に対し垂直方向からＲ
・■・Ｅによりホトレジストをエツチングすれば、該側
壁上のホトレジストのみが除去されＡｕＧｅ／Ｎｉ膜が
露出する。（同図（ｆ））。次に（ｇ）において露出し
だＡｕＧｅ／Ｎｉを例えばイオンミリング法により取り
去り、更に不要となったホトレジストを全て溶かし去り
、オーム性接触をとるための熱処理を施すとカソード２
１とアノード２２が（１１１］壁の厚み０．２μｎ１だ
け隔てられたガンダイオードが得られる。
としてその概略を示す図である。まず（ａ）において半
絶縁性ＧａＡｓ基板３１上に設けられた厚み０．５μｍ
１不純物密度１ＸＩＯｃｍ のｎ型半導体層３２上に第
１の物質例えばアルミニウム（ＡＩ）よりなるパターン
３３を形成する。ＡＩパターン ３３は本実施例におい
ては半径１０μｍ１厚み０．５μｍである。次に（ｂ）
において全面に８ｉ０２膜３４を厚み０．２μｍだけ化
学的気相成長法（ＯＶＤ法）で被着する。このときＡＩ
パターン側面にも同じ厚みのＳｉＯ□膜が被着する。次
に（Ｃ）においてウェーッ・に対し垂直方向からりアク
ティブ・イオン・エツチング（Ｒ−Ｉ−Ｅ ）により５
ｉ０２のエツチングを施せば、ＡＩの側面にのみ厚み０
．２μｍの５ｉＯｚ％（側壁）３５が形成される。次に
（ｄ）において露出せるＡｌ ３３をリン酸によりエツ
チング除去する。次に電極となる金属、例えばＡｕＧｅ
／Ｎ ｉ ３６をｔ２ｏｏＡだけ蒸着し、そのあと全面
にホトレジスト３７を３０００１−ｐｍの回転数で回転
塗布する（ｅ）。このとき、８ ｉ０２側壁３５の上表
面上のホトレジスト膜３７は他の領域における厚みよシ
も薄くなるので、再びウェーッ・に対し垂直方向からＲ
・■・Ｅによりホトレジストをエツチングすれば、該側
壁上のホトレジストのみが除去されＡｕＧｅ／Ｎｉ膜が
露出する。（同図（ｆ））。次に（ｇ）において露出し
だＡｕＧｅ／Ｎｉを例えばイオンミリング法により取り
去り、更に不要となったホトレジストを全て溶かし去り
、オーム性接触をとるための熱処理を施すとカソード２
１とアノード２２が（１１１］壁の厚み０．２μｎ１だ
け隔てられたガンダイオードが得られる。
以上詳しく説明したように本方法によればＤＢ露光女ど
の特別の手段を用いることなく電極間隔が極めて短縮さ
れた半導体装置を実現することが可能である。尚実施例
においてはガンダイオードの製造方法について述べたが
、本発明による方法は、抵抗素子等測の半導体装置の製
造においても適用されることは言うまでもない。
の特別の手段を用いることなく電極間隔が極めて短縮さ
れた半導体装置を実現することが可能である。尚実施例
においてはガンダイオードの製造方法について述べたが
、本発明による方法は、抵抗素子等測の半導体装置の製
造においても適用されることは言うまでもない。
第１図（ａ）〜（Ｃ）は従来の半導体装置の製造方法を
説明するだめの図。第２図はガンダイオードの概略上面
図。第３図（ａ）〜（ｇ）は本発明の一実施例を説明す
るだめの図であシ、 １１・・・・・・半導体基板 １２・・・・・・ホトレ
ジスト１３・・・・・・電極材料 ２１・・・・・・カ
ソード２２・・・・・・アノード ３１・・・・・・半
絶縁性ＧａＡｓ基板３２・・・・・・ｎ型半導体層 ３
３・・・・・・ＡＩパターン３４・・・・・・５ｉ０２
膜 ３５・旧・・５ｉ０２側壁３６・・・・・・ＡｕＧ
ｅ／Ｎｉ膜 ３７・・・・・・ホトレジスト、３１ ．
３２ １８２
説明するだめの図。第２図はガンダイオードの概略上面
図。第３図（ａ）〜（ｇ）は本発明の一実施例を説明す
るだめの図であシ、 １１・・・・・・半導体基板 １２・・・・・・ホトレ
ジスト１３・・・・・・電極材料 ２１・・・・・・カ
ソード２２・・・・・・アノード ３１・・・・・・半
絶縁性ＧａＡｓ基板３２・・・・・・ｎ型半導体層 ３
３・・・・・・ＡＩパターン３４・・・・・・５ｉ０２
膜 ３５・旧・・５ｉ０２側壁３６・・・・・・ＡｕＧ
ｅ／Ｎｉ膜 ３７・・・・・・ホトレジスト、３１ ．
３２ １８２
Claims (1)
- 半導体基板上の所望の領域に第１の物質からなるパター
ンを形成する工程と、該第１の物質よりなるパターンの
上面、側面および前記半導体基板表面を覆うごとく第２
の物質からなる薄膜を形成する工程と、基板に対し垂直
方向から異方性エツチングを施すことにより前記第１の
物質の側面にのみ前記第２の物質からなる側壁を残す工
程と、前記第１の物質を除去する工程と、全面に電極と
なる物質を蒸着する工程と、ホトレジストを全面に回転
塗布したる後、前記側壁の上表面に付着せるホトレジス
トが他の領域に付着せるホトレジストの厚みに比べて薄
くなることを利用して前記側壁上表面のホトレジストを
除去する工程と、露出せる前記側壁上表面上の前記電極
となる物質を除去する工程とを含むことを特徴とする半
導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240340A JPS60132322A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240340A JPS60132322A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132322A true JPS60132322A (ja) | 1985-07-15 |
Family
ID=17058025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240340A Pending JPS60132322A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7168940B2 (en) | 2001-12-05 | 2007-01-30 | Origin Electric Company, Limited | Method and apparatus for treating a disc substrate |
-
1983
- 1983-12-20 JP JP58240340A patent/JPS60132322A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7168940B2 (en) | 2001-12-05 | 2007-01-30 | Origin Electric Company, Limited | Method and apparatus for treating a disc substrate |
| US7267790B2 (en) | 2001-12-05 | 2007-09-11 | Origin Electric Company | Method and apparatus for treating a disc substrate |
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