JPH01280317A - ドライエッチング方法 - Google Patents

ドライエッチング方法

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JPH01280317A
JPH01280317A JP11109288A JP11109288A JPH01280317A JP H01280317 A JPH01280317 A JP H01280317A JP 11109288 A JP11109288 A JP 11109288A JP 11109288 A JP11109288 A JP 11109288A JP H01280317 A JPH01280317 A JP H01280317A
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sin
etching
gas plasma
film
dry etching
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洋 小倉
Masuo Tanno
丹野 益男
Riyuuzou Houchin
隆三 宝珍
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体デバイス装置におけるドライエツチング
方法に関するものである。
従来の技術 近年、多層配線におけるコンタクトホール形成方法は半
導体集積回路の高集積化、高密度化に伴い半導体装置の
製造工程において重要視されている。
従来、基板上に、S x 02 、 S I N 、 
a  S 1の順で形成された多層膜にコンタクトホー
ルを形成する際には、第3図に示したようなウェットエ
ツチング方法が用いられていた。第3図(a)はウェッ
トエツチング前の試料の断面図で、1はフォトレジスト
マスク、2はa−3t、3は5iN14はS z O2
,5は基板を示している。第3図(b)は前記試料をウ
ェットエツチングした後の断面図を示している。
しかしながら、このようなウェットエツチング方法では
、エツチング量の制御が難しく、薬液の経時変化により
再現性が悪く、またエツチング面に異物の付着等による
汚染が発生する問題があった。
そこで、従来方法の第2の例としてコンタクトホールの
形成に際し、第4図に示すようなドライエツチング方法
が用いられるようになった。第4図(a)はドライエツ
チング前の試料の断面図で、6はフォトレジストマスク
、7はa−st、aはSiN。
9はS iO2,10は基板を示している。第4図(b
)は前記試料をCF系ガスプラズマを用いてドライエツ
チングした後の断面図を示している。第4図に示すよう
なドライエツチングを用いることによシ、ウェットエツ
チングで問題となっていたエツチング量の制御の問題、
再現性の問題、異物の付着等による汚染の問題が解決で
きた。
発明が解決しようとする課題 しかしながら、上記のような構成では、エツチング形状
が異方性となるため、エラチングル後工程であるM膜の
膜づけに際し、At膜の断線が発生しやすいという問題
がある。第6図はドライエツチング後のAt膜の膜づけ
を示すもので、第5図(a)はA7膜の膜づけの後を示
している。第6図(、)の11は、a−Si、12はS
iN、 13はS 102.14は基板を示し、第6図
Φ)の15はAt膜、16は膜づけ時に発生する断厳部
を示している。第6図[有])の状態が発生した場合、
半導体装置の完成の際断線不良やコンタクト抵抗の増大
を来たし、半導体装置の信頼性を著しく低下させるとい
う問題を有していた。
課題を解決するための手段 上記問題点を解決するために、本発明のドライエツチン
グ方法は、基板上のSt、2. SiN、 a−Siの
順で形成された複数膜を、NF4もしくはSF6のガス
プラズマを用いてa −S i及びSiNの一部をドラ
イエツチングし、続いてCF系のガスプラズマを用いて
、残シのSiNとSiO2をドライエツチングするもの
である。
また、NF  もしくはSF6とCF系のガスを連続的
に変化させたガスプラズマを用いて、上記複数膜を連続
的にドライエツチングするものである。
作  用 本発明は上記した構成によって、コンタクトホールを寸
法精度よく加工できるとともに、コンタクトホール上面
エツジ部のテーパー形成を可能ならしめるものである。
この方法により、A7膜の膜づけ時の断線を防止すると
ともに、ウェットエツチングで生じるエツチング量の制
御、再現性。
異物の付着等による諸問題を回避することができる。
実施例 以下本発明の一実施例を図面を参照しながら説明する。
第1図は本発明の第1の実施例におけるコンタクトホー
ル形成のためのドライエツチング方法を示すものである
。第1図(a)はドライエツチング前の試料であり、1
7は厚さ、2μmのフォトレジストマスク、18は厚さ
500へのa−st、19は厚さ0.4 μmのSiN
、20は厚さ0.4μmのSiO2を示している。ドラ
イエツチング装置は平行平板電極タイプを用いた。前記
試料を、高周波電力を印加する側の電極上に置きガス流
量がSF6を60 SCCM 、反応圧力が800mT
orr、高周波電力が800 W (13,66MHz
 、電力密度3.4WΔ)の条件で46秒間エツチング
したものが第1図(b)である。第1図(b)において
、a−9i18と5iN19の一部は等方性エツチング
されている。第1図(C)は第1図ル)をさらにガス流
量がCF4+s%02.45 SCCMと、CHF 3
、s o SCCM 、反応圧力が800 mTorr
、高周波電力がs o oWC13,5θMHz、電力
密度3.4W/ff1)で210秒間エツチングした時
の断面を示している。第1図(C)において、残5Si
N19と510220は異方性エツチングされている。
第1図(d)は第1図(C)のエツチング後、7オトレ
ジストを除去し、スパッタリングで0.6μmのM膜を
形成した時の断面図で、22はM膜を示している。この
時、コンタクトホールでのAt膜22の断線は見られな
かった。なお、SF6ガス及びCF4とCHF3の混合
ガスのいずれの場合でも、反応圧力は800mTorr
〜100mTorrの範囲で良好なテーパエツチングが
できる。
以上のように本実施例によれば、a −Si 、 Si
N。
S iO2の複数層に対し、SF6のガスプラズマを用
1 いてa−St(!:SiNの一部をエツチングし、
続いてCF4+ 6%02とCHF3のガスプラズマを
用いて残シのSiNとS i02をエツチングすること
により、a −S LとSiHの一部がテーパ状となシ
、A7膜の膜づけの際コンタクトホールでの断線を防ぐ
ことが容易となる。
次に、本発明の第2の実施例について図面を参照しなが
ら説明する。
第2図(、)は第1図(a)で示した試料を、ガス流量
を連続的に変化させドライエツチングした時のガス流量
の変化を示したものである。第2図の23ハcF6.2
4はCF4+s%o2.25 iJ: CHF3ヲ示し
ている。上記のガス流量と反応圧力が800mTorr
、  高周波電力が800 W (13,56MHz。
パワー密度3.4W/c7A)の条件で、第1図(a)
f示した試料をエツチングしたところ、エツチング断面
は第2図(b)に示したような、a−St、SiN。
S 102がなめらかな曲線になる形状となった。第2
図(b)において第1図(C)との同一番号は、同一の
膜を表わしている。
以上のように、上記方法を用いることにより、コンタク
トホール北部のテーパエツチングができ、M膜の膜厚づ
けの際の断線を防止するとともに、エツチングを途中で
止めることなく連続的なエツチングを行うことが可能と
なシ、工程数の削減のため生産性の向上がはかれる。
なお、第1図(b)の説明におけるエツチング条件にお
いて、反応ガスo2を添加し、そのガス流量を変化する
ことによってコンタクトホール上部のテーパ角度を任意
に変化させることができる。
また第1の実施例、第2の実施例で示したSF6のかわ
りに、NF3を使用しても同様の効果が得られる。
発明の効果 以上のように本発明は、SiO2,SiN、 a  S
iの順で構成された多層膜に対し、NF4もしくはSF
6のガスプラズマを用いてa −S i及びSiNの一
部をドライエツチングし、続いてCF系のガスプラズマ
を用いて、残シの5iN(!:St○2をドライエツチ
ングすることによシ、コンタクトホール上部のテーパエ
ツチングが可能となシ、次工程のAt膜の膜づけに際し
断線を防止することができかつウェットエツチングで生
ずるエツチング量の制御、再現性、異物の付着等による
諸問題を回避することができる。さらにNF3もしくは
CF6と、CF系のガスを連続的に変化させたガスプラ
ズマを用イテ、SiO2、SiN、a−3L3層を連続
的にドライエツチングすることで工程数の削減となり生
産性の向上をはかることができる。
エツチング方法を示す工程断面図、第2図(a)は第2
の実施例におけるガス比を連続的に変化させたことを示
す特性図、第2図(b)は本発明の第2の実施例におけ
るドライエツチング方法によシエソチングされた半導体
の断面図、第3図(a) 、 (b)は従来例の第1例
のウェットエツチング形状を示す図、第4図(a) 、
 (b)は従来例の第2例のドライエツチング形状を示
す図、第5図(a) 、 (b)は従来例の第2例の問
題点を示す図である。
18・・・・・・a−3L、19・・・・・・SiN、
20・・・・・・SiO2,23・・・・・・SF6.
24・・・・・・CF4+s俤02.26・・・・・・
CHF 3゜ 代理人の氏名 弁理士 中 尾 敏 男 ほか1名」) −S 0                  −一\ノ  
                 \/ヒ;

Claims (2)

    【特許請求の範囲】
  1. (1)基板上に、シリコン酸化膜(以下SiO_2と記
    す)、シリコン窒化膜(以下SiNと記す)、アモルフ
    ァスシリコン膜(以下a−Siと記す)の順で形成され
    た複数膜に対し、NF_3もしくはSF_6のガスプラ
    ズマを用いて、a−Si及びSiNの一部をドライエッ
    チングし、続いてCF系のガスプラズマを用いて、残り
    のSiNとSiO_2をドライエツチングすることを特
    徴とするやドライエッチング方法。
  2. (2)基板上に、SiO_2、SiN、a−Siの順で
    形成された多層膜に対し、NF_3もしくはSF_6を
    、CF系のガス混合比を連続的に変化させたガスプラズ
    マを用いて、a−Si、SiN、SiO_2の3層を連
    続的にドライエッチングすることを特徴とするドライエ
    ッチング方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0541160A1 (en) * 1991-11-07 1993-05-12 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device whereby contact windows are provided in an insulating layer comprising silicon nitride in two etching steps
US5374591A (en) * 1991-03-22 1994-12-20 Sony Corporation Method of making a metal plug
KR100242717B1 (ko) * 1996-10-28 2000-03-02 윤종용 콘택호울의형성방법
KR100438630B1 (ko) * 2000-11-21 2004-07-02 샤프 가부시키가이샤 반도체 장치의 제조방법
KR100593769B1 (ko) * 1998-04-23 2006-06-28 소니 가부시끼 가이샤 에칭 방법
JP2010238988A (ja) * 2009-03-31 2010-10-21 Oki Semiconductor Co Ltd 半導体素子の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5438780A (en) * 1977-08-31 1979-03-23 Cho Lsi Gijutsu Kenkyu Kumiai Semiconductor
JPS57124440A (en) * 1981-01-27 1982-08-03 Nec Corp Compound etching method
JPS6113627A (ja) * 1984-06-28 1986-01-21 Fujitsu Ltd 半導体装置の製造方法
JPS61156739A (ja) * 1984-12-27 1986-07-16 Matsushita Electric Ind Co Ltd ドライエツチング方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5438780A (en) * 1977-08-31 1979-03-23 Cho Lsi Gijutsu Kenkyu Kumiai Semiconductor
JPS57124440A (en) * 1981-01-27 1982-08-03 Nec Corp Compound etching method
JPS6113627A (ja) * 1984-06-28 1986-01-21 Fujitsu Ltd 半導体装置の製造方法
JPS61156739A (ja) * 1984-12-27 1986-07-16 Matsushita Electric Ind Co Ltd ドライエツチング方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374591A (en) * 1991-03-22 1994-12-20 Sony Corporation Method of making a metal plug
EP0541160A1 (en) * 1991-11-07 1993-05-12 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device whereby contact windows are provided in an insulating layer comprising silicon nitride in two etching steps
KR100242717B1 (ko) * 1996-10-28 2000-03-02 윤종용 콘택호울의형성방법
KR100593769B1 (ko) * 1998-04-23 2006-06-28 소니 가부시끼 가이샤 에칭 방법
KR100438630B1 (ko) * 2000-11-21 2004-07-02 샤프 가부시키가이샤 반도체 장치의 제조방법
JP2010238988A (ja) * 2009-03-31 2010-10-21 Oki Semiconductor Co Ltd 半導体素子の製造方法

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