JPS61156739A - ドライエツチング方法 - Google Patents
ドライエツチング方法Info
- Publication number
- JPS61156739A JPS61156739A JP28017284A JP28017284A JPS61156739A JP S61156739 A JPS61156739 A JP S61156739A JP 28017284 A JP28017284 A JP 28017284A JP 28017284 A JP28017284 A JP 28017284A JP S61156739 A JPS61156739 A JP S61156739A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- mask
- polymer
- etched
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路、とりわけ高密度。
高集積化された半導体集積回路の製造に用いるドライエ
ツチング方法に関するものである。
ツチング方法に関するものである。
従来の技術
近年、半導体集積回路の微細化・高密度化はめざましく
、最小線幅にして1.6μm 前後のものが実現されて
いる。この様な半導体集積回路の微細化・高密度化を実
現するためには、多層構造・多層配線が不可欠であり、
平担化技術とテーパエツチングが必要である。
、最小線幅にして1.6μm 前後のものが実現されて
いる。この様な半導体集積回路の微細化・高密度化を実
現するためには、多層構造・多層配線が不可欠であり、
平担化技術とテーパエツチングが必要である。
1.5μm程度の線幅に対して従来用いられてきた湿式
エツチング方法は、水溶液の表面張力により、細かな凹
部に液が入らなくなること、サイドエツチングが大きく
寸法精度が得られないこと等により適用不可能である。
エツチング方法は、水溶液の表面張力により、細かな凹
部に液が入らなくなること、サイドエツチングが大きく
寸法精度が得られないこと等により適用不可能である。
従って減圧状況下でイオンやラジカルを利用するドライ
エツチング方法が用いられている。従来のドライエツチ
ング方法としでは次のようなものがある。
エツチング方法が用いられている。従来のドライエツチ
ング方法としでは次のようなものがある。
(1) エツチング中のマスクの後退を利用する方法
0 第6図に示す様にあらかじめマスク1にテーパを形成し
ておき、被エツチング物2のエツチング中に、マスク1
が後退することにより第6図に示すがごときテーパ3を
形成するものである。この方法は、マスクにあらかじめ
テーパを形成する際にパターン幅依存性等により再現性
よくテーパ角度を制御できないという問題がある。この
方法は例えば特開昭57−170535号公報に示され
る様な方法である。
0 第6図に示す様にあらかじめマスク1にテーパを形成し
ておき、被エツチング物2のエツチング中に、マスク1
が後退することにより第6図に示すがごときテーパ3を
形成するものである。この方法は、マスクにあらかじめ
テーパを形成する際にパターン幅依存性等により再現性
よくテーパ角度を制御できないという問題がある。この
方法は例えば特開昭57−170535号公報に示され
る様な方法である。
(2) エツチング時のポリマーにより除々にマスク
パターンを拡大する方法。
パターンを拡大する方法。
この方法は、マスクの後退ではなく拡大を使う方法で、
もともとのマスクパターンより大きいエツチングパター
ンが形成される。第7図に示す様に、マスク4付近には
ポリマー6が、被エツチング物e上よりも形成しやすい
ため、マスクパターンエツジのみマスクとして有効なポ
リマー6が形成きれる。このポリマー5は次第にパター
ン幅を拡大するので第8図に示すがごとく、テーパ7が
形成される。この方法の問題は、ポリマーを形成するエ
ツチング条件の再現性が乏しく、微妙な条件制御をする
必要があることである。
もともとのマスクパターンより大きいエツチングパター
ンが形成される。第7図に示す様に、マスク4付近には
ポリマー6が、被エツチング物e上よりも形成しやすい
ため、マスクパターンエツジのみマスクとして有効なポ
リマー6が形成きれる。このポリマー5は次第にパター
ン幅を拡大するので第8図に示すがごとく、テーパ7が
形成される。この方法の問題は、ポリマーを形成するエ
ツチング条件の再現性が乏しく、微妙な条件制御をする
必要があることである。
(3) ラジカルによるサイドエツチングを利用する
方法。
方法。
この方法はCDE(Chemicatday etch
ing)のごとくラジカルによるエツチングを利用する
ものである。第9図に示す様に被エツチング物8とマス
ク9があるとき、被エツチング物8が等方的にエツチン
グされると、第10図に示すがごときテーパ1oが形成
される。この方法は、サイドエツチングを利用するもの
であるからテーパ10の角度が70〜90度と大きくな
るという問題がある。
ing)のごとくラジカルによるエツチングを利用する
ものである。第9図に示す様に被エツチング物8とマス
ク9があるとき、被エツチング物8が等方的にエツチン
グされると、第10図に示すがごときテーパ1oが形成
される。この方法は、サイドエツチングを利用するもの
であるからテーパ10の角度が70〜90度と大きくな
るという問題がある。
以上説明した3つの方法は、いずれも角度にして46度
以上のテーパ形成が限界である。ところが、膜形成や露
光を考えると、これ以下の角度が望ましい場合もあり得
る。例えば、被エツチング物がアルミニウム合金の様に
反射率の大きな被膜である場合には、テーパ角46度を
有する面の反射によジオ−バー露光となりパターン形成
ができなくなる。また、膜形成時のステップカバレジは
、段上部の角度によりかなりの分が影響するので、でき
るだけ小さな角度すなわちラウンドな形状が望まLい。
以上のテーパ形成が限界である。ところが、膜形成や露
光を考えると、これ以下の角度が望ましい場合もあり得
る。例えば、被エツチング物がアルミニウム合金の様に
反射率の大きな被膜である場合には、テーパ角46度を
有する面の反射によジオ−バー露光となりパターン形成
ができなくなる。また、膜形成時のステップカバレジは
、段上部の角度によりかなりの分が影響するので、でき
るだけ小さな角度すなわちラウンドな形状が望まLい。
←)湿式エツチングを用いる方法0
従来湿式エツチングでは、レジストと被エツチング物と
の密着を意図的に低下させ、横方向に非常に速くエツチ
ングする方法が知られている。第11図に示す様に被エ
ツチング物12とマスク13があるとき、マスク12の
密着を意図的に低下させることにより第12図に示す様
にラウンドな形状14が形成される。この角度は、非常
に小さい値5〜10度であり理想の形状に近いものであ
る。
の密着を意図的に低下させ、横方向に非常に速くエツチ
ングする方法が知られている。第11図に示す様に被エ
ツチング物12とマスク13があるとき、マスク12の
密着を意図的に低下させることにより第12図に示す様
にラウンドな形状14が形成される。この角度は、非常
に小さい値5〜10度であり理想の形状に近いものであ
る。
しかしながら湿式のエツチングは前述の理由により微細
なパターン形成は困難である。この方法は例えば特開昭
57−89243号公報に示される方法である。
なパターン形成は困難である。この方法は例えば特開昭
57−89243号公報に示される方法である。
発明が解決しようとする問題点
以上説明した様に、これまでは半導体集積回路の多層構
造化、微細化において、エツチング後に形成される段差
が切りたったものあるいは比較的大きな角度を成すもの
であり、以後形成される薄膜の段切れ、膜厚ムラが生じ
るという問題点があった。本発明はこれを解決しようと
するものである。
造化、微細化において、エツチング後に形成される段差
が切りたったものあるいは比較的大きな角度を成すもの
であり、以後形成される薄膜の段切れ、膜厚ムラが生じ
るという問題点があった。本発明はこれを解決しようと
するものである。
問題点を解決するための手段
このような問題点を解決するについて、段差の形状から
判断すれば、湿式エツチングで用いてきたラウンドな形
状が最適である。しかるに湿式エツチングでは、マスク
の密着という制御しにくい要素を利用しかつ、液体とい
う密度の大きなものをエツチング種として用いるため微
細化に対し、種々の問題を生じさせている。従ってガス
という密度の小さなエツチング種を用いるドライエツチ
ングのみによりラウンドな形状を形成せしめれば最も望
ましいことである。本発明では、複数のドライエツチン
グ条件を組み合わすことにより現想的なラウンドな形状
を得るものである。
判断すれば、湿式エツチングで用いてきたラウンドな形
状が最適である。しかるに湿式エツチングでは、マスク
の密着という制御しにくい要素を利用しかつ、液体とい
う密度の大きなものをエツチング種として用いるため微
細化に対し、種々の問題を生じさせている。従ってガス
という密度の小さなエツチング種を用いるドライエツチ
ングのみによりラウンドな形状を形成せしめれば最も望
ましいことである。本発明では、複数のドライエツチン
グ条件を組み合わすことにより現想的なラウンドな形状
を得るものである。
本発明は上記問題点を解決するため主に、3つの工程よ
り構成されている。第1は、微小量の等方性エツチング
工程であり、第2は、ラウンドな形状を形成するエツチ
ング工程であり、第3は、異方性もしくは、わずかなア
ーパを有するエツチング工程である。第1の等方性エツ
チング工程は、第2のラウンドな形状を得るエツチング
に不可欠な要素であり、レジストエツジと被エツチング
物との空間をつくるのに利用されている。
り構成されている。第1は、微小量の等方性エツチング
工程であり、第2は、ラウンドな形状を形成するエツチ
ング工程であり、第3は、異方性もしくは、わずかなア
ーパを有するエツチング工程である。第1の等方性エツ
チング工程は、第2のラウンドな形状を得るエツチング
に不可欠な要素であり、レジストエツジと被エツチング
物との空間をつくるのに利用されている。
作 用
本発明方法は上記した工程からなるものであり、エツチ
ングにより形成される段に適度なラウンドが作られ、以
後の膜形成の際に段切れを生ずることがなく、露光の際
も反射によるオーバー露光の影響を少なくすることがで
きる。
ングにより形成される段に適度なラウンドが作られ、以
後の膜形成の際に段切れを生ずることがなく、露光の際
も反射によるオーバー露光の影響を少なくすることがで
きる。
実施例
本発明の一実施例におけるエツチング方法を第1図〜第
4図を用いて説明する。第1図は、工。
4図を用いて説明する。第1図は、工。
チング前の状態を示したもので被エツチング物20上に
マスク21がパターン形成されている。この第1図の状
態で、微小量の等方性のエツチングを行なう。
マスク21がパターン形成されている。この第1図の状
態で、微小量の等方性のエツチングを行なう。
第2図は第1段階のエツチングである等方性のエツチン
グ後の形状を示している。等方性エツチングによって等
方性エツチングされた部分22が形成されている。この
状態で重要なことは、マスク21下に直接プラズマにさ
らされにくいオーバハング形状を有している点である。
グ後の形状を示している。等方性エツチングによって等
方性エツチングされた部分22が形成されている。この
状態で重要なことは、マスク21下に直接プラズマにさ
らされにくいオーバハング形状を有している点である。
また、マスク21のパターンエツジは、被エツチング物
20の表面と接していないことになる。この第2図の状
態で第2のエツチングを行なう。
20の表面と接していないことになる。この第2図の状
態で第2のエツチングを行なう。
第3図は、第2段階のラウンドな形状を得るためのエツ
チング後の状態を示したものである。このエツチング条
件では、直接プラズマに接する領域でポリマーを形成し
やすいが、マスク21の影になる部分では、あまりポリ
マーが形成されないため、横方向に急激にエツチングが
進行する。通常にエツチングする場合は、マスク21の
パターンエツジと被エツチング物20が接しているため
マスクに接してポリマーが形成され横方向のエツチング
が進行しない。横方向のエツチング量は、タテ(深さ)
方向の10〜20倍にも達するため角度は非常に小さい
。この第3図の状態で、第3のエツチングを行なう。
チング後の状態を示したものである。このエツチング条
件では、直接プラズマに接する領域でポリマーを形成し
やすいが、マスク21の影になる部分では、あまりポリ
マーが形成されないため、横方向に急激にエツチングが
進行する。通常にエツチングする場合は、マスク21の
パターンエツジと被エツチング物20が接しているため
マスクに接してポリマーが形成され横方向のエツチング
が進行しない。横方向のエツチング量は、タテ(深さ)
方向の10〜20倍にも達するため角度は非常に小さい
。この第3図の状態で、第3のエツチングを行なう。
第4図は第3段階の異方性あるいはわずかなチー ハを
有するエツチング後の断面形状である。この条件は、は
とんどすべての領域でポリマーを形成する様に設定する
か、または、イオンの方向性によって異方性を達成して
いるためサイドエツチングはほとんど生じない。
有するエツチング後の断面形状である。この条件は、は
とんどすべての領域でポリマーを形成する様に設定する
か、または、イオンの方向性によって異方性を達成して
いるためサイドエツチングはほとんど生じない。
このエツチング方法を1.0μmの膜厚のプラズマシリ
コン窒化膜(以下P−8iNと略記する。)に適用した
場合を説明する。
コン窒化膜(以下P−8iNと略記する。)に適用した
場合を説明する。
第2図で示す第1のエツチング工程は、CDI装置を用
いCF4,02.N2の混合ガスで混合比15:5:1
で、2sPaの圧力、3QQwで、100〜500 n
m 、エツチングする。次に、第3図で示す第2のエツ
チングではRIE(Reactive Ion Eti
ng )装置を用いCH2F2゜02の混合ガスで流量
比1:0.5〜2.0で、3〜5Pa 、200WC
I条件で100〜300 nm 。
いCF4,02.N2の混合ガスで混合比15:5:1
で、2sPaの圧力、3QQwで、100〜500 n
m 、エツチングする。次に、第3図で示す第2のエツ
チングではRIE(Reactive Ion Eti
ng )装置を用いCH2F2゜02の混合ガスで流量
比1:0.5〜2.0で、3〜5Pa 、200WC
I条件で100〜300 nm 。
エツチングする。このとき横方向へは10μm程度のサ
イドエツチングが生じている。最後に第4図で示す第3
のエツチングでは同じ(RIK装置でCF4とN2の混
合ガスで流量比1:0.05〜0.3.4〜10Pa
、200Wの条件で残りのP−3iN をエツチング
する。
イドエツチングが生じている。最後に第4図で示す第3
のエツチングでは同じ(RIK装置でCF4とN2の混
合ガスで流量比1:0.05〜0.3.4〜10Pa
、200Wの条件で残りのP−3iN をエツチング
する。
なお第1のエツチングは、RIE装置でSF6を含むガ
スを用い、2〜15 Pa 、 150〜200Wの
条件で置き換えてもよい。
スを用い、2〜15 Pa 、 150〜200Wの
条件で置き換えてもよい。
重要な点は、プラズマにさらされた領域にポリマーを形
成しやすいため、影の部分で数倍〜10倍も横方向にエ
ツチングされるエツチング条件を見い出し、利用した点
にある。従来の湿式エツチングの密着を利用する場合に
くらべ、微細加工が再現性よくできるという利点がある
。他種の薄膜にも同様に応用できるのは言うまでもない
。
成しやすいため、影の部分で数倍〜10倍も横方向にエ
ツチングされるエツチング条件を見い出し、利用した点
にある。従来の湿式エツチングの密着を利用する場合に
くらべ、微細加工が再現性よくできるという利点がある
。他種の薄膜にも同様に応用できるのは言うまでもない
。
発明の効果
以上説明したように、本発明のエツチング方法によれば
、エツチングにより形成される段に適度のラウンドがあ
るため、以後の膜形成の際に段切れを生ずることがなく
、露光の際も反射によるオーバ露光の影響を少なくする
ことができる。
、エツチングにより形成される段に適度のラウンドがあ
るため、以後の膜形成の際に段切れを生ずることがなく
、露光の際も反射によるオーバ露光の影響を少なくする
ことができる。
第1図〜第4図は本発明の一実施例におけるエツチング
方法を説明するための図、第6図〜第12図は従来のエ
ツチング方法を説明するための図である。 2o・・・・・・被エツチング物、21・・・・・・マ
スク、22・・・・・・等方向性エツチングされた部分
、23・・・・・・ラウンドな形状。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 2.−袂□If>’)”ゆ2f〜−一マスク 第2図 2゜−%3sn1−y+’デ3扛舒か
4−m−マスク 第 7 図
J−7t°リマー6・−−[n、:/+ンク′り
V 第 8 図 7−−
−テーへ。 δ−−−を支1−/+ン7°′JW 第 9 図
9−−−マスク第10図 ′。−−
7−八。
方法を説明するための図、第6図〜第12図は従来のエ
ツチング方法を説明するための図である。 2o・・・・・・被エツチング物、21・・・・・・マ
スク、22・・・・・・等方向性エツチングされた部分
、23・・・・・・ラウンドな形状。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 2.−袂□If>’)”ゆ2f〜−一マスク 第2図 2゜−%3sn1−y+’デ3扛舒か
4−m−マスク 第 7 図
J−7t°リマー6・−−[n、:/+ンク′り
V 第 8 図 7−−
−テーへ。 δ−−−を支1−/+ン7°′JW 第 9 図
9−−−マスク第10図 ′。−−
7−八。
Claims (2)
- (1)各種半導体基板上に所定パターンを形成してドラ
イエッチングするに際し、サイドエッチングを生じさせ
る第一のエッチング工程と、これに引き続きプラズマに
さらされた領域でポリマーを生じやすくその部分だけエ
ッチングレートが低下するエッチング条件を用いて、前
記第1のエッチングで生じたサイドエッチング部をさら
に横方向にエッチングする第2のエッチング工程と、こ
れに引き続き、異方性ないし、わずかにテーパを形成す
るエッチング条件で残りのエッチングを行なう第3のエ
ッチング工程とからなるドライエッチング方法。 - (2)被エッチング膜がシリコン窒化膜であり、3つの
エッチング工程のうち少なくとも1つのエッチング工程
に使用するガスにCH_2F_2を含むことを特徴とす
る特許請求の範囲第1項に記載のドライエッチング方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28017284A JPS61156739A (ja) | 1984-12-27 | 1984-12-27 | ドライエツチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28017284A JPS61156739A (ja) | 1984-12-27 | 1984-12-27 | ドライエツチング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61156739A true JPS61156739A (ja) | 1986-07-16 |
Family
ID=17621304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28017284A Pending JPS61156739A (ja) | 1984-12-27 | 1984-12-27 | ドライエツチング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61156739A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01280317A (ja) * | 1988-05-06 | 1989-11-10 | Matsushita Electric Ind Co Ltd | ドライエッチング方法 |
US6235638B1 (en) * | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
-
1984
- 1984-12-27 JP JP28017284A patent/JPS61156739A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01280317A (ja) * | 1988-05-06 | 1989-11-10 | Matsushita Electric Ind Co Ltd | ドライエッチング方法 |
US6235638B1 (en) * | 1999-02-16 | 2001-05-22 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
US6514422B2 (en) | 1999-02-16 | 2003-02-04 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
US7052617B2 (en) | 1999-02-16 | 2006-05-30 | Micron Technology, Inc. | Simplified etching technique for producing multiple undercut profiles |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6716761B2 (en) | Method of forming fine patterns | |
US4461672A (en) | Process for etching tapered vias in silicon dioxide | |
US5139608A (en) | Method of planarizing a semiconductor device surface | |
JPH09205145A (ja) | 集積回路及びその製造方法 | |
JPH0778758A (ja) | エッチング中の線幅制御を含む集積回路の作製方法 | |
US4425183A (en) | Metal bevel process for multi-level metal semiconductor applications | |
JP2001024060A (ja) | デュアル・ダマシン法のためのシルセスキオキサン誘電体の一時酸化 | |
JPH0471334B2 (ja) | ||
JPH05243193A (ja) | 半導体集積回路における内部接点を露出させる複数のコンタクトホールを形成する方法 | |
JPS61156739A (ja) | ドライエツチング方法 | |
JP2757838B2 (ja) | 半導体装置の製造方法 | |
US6606738B1 (en) | Analytical model for predicting the operating process window for lithographic patterning techniques based on photoresist trim technology | |
JP2944185B2 (ja) | コンタクトエッチング方法 | |
KR20020078624A (ko) | 반도체소자의 듀얼게이트 제조방법 | |
KR100472035B1 (ko) | 반도체 소자의 제조 방법 | |
US6489083B1 (en) | Selective sizing of features to compensate for resist thickness variations in semiconductor devices | |
KR940002297B1 (ko) | 다층레지스트를 이용한 패턴형성방법 | |
JPH0766178A (ja) | 半導体装置の製造方法 | |
JPH03108330A (ja) | 半導体装置の製造方法 | |
JP2008159717A (ja) | エッチング方法 | |
KR0138963B1 (ko) | 금속배선 형성방법 | |
JPH07130741A (ja) | 半導体装置の製造方法 | |
KR950003224B1 (ko) | 다층배선 구조를 갖는 반도체 장치의 제조방법 | |
KR0165417B1 (ko) | 반도체 장치의 미세 패턴 제조방법 | |
JPS6039834A (ja) | 微細パタ−ンの形成方法 |