JPH01237846A - デバッグ機能付プロセッサ・システム - Google Patents
デバッグ機能付プロセッサ・システムInfo
- Publication number
- JPH01237846A JPH01237846A JP63064940A JP6494088A JPH01237846A JP H01237846 A JPH01237846 A JP H01237846A JP 63064940 A JP63064940 A JP 63064940A JP 6494088 A JP6494088 A JP 6494088A JP H01237846 A JPH01237846 A JP H01237846A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- switch
- debug
- address
- debug mode
- Prior art date
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- Pending
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- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段（第１図）
作用
実施例（第２図〜第４図）
発明の効果
〔概要〕
デバッグ機能付プロセッサ・システムに係り、エミュレ
ータ等のツールを使用することな（デバッグ可能とした
ことを目的とし、 マイクロプロセッサとランダム・アクセス・メモリを具
備し、マイクロプロセッサにより制御されるマイクロプ
ロセッサ・システムにおいて、マイクロプロセッサ・シ
ステムのデバッグ制御を行うデバッグ・モード制御回路
と、エミュレータ用のプログラムが保持される記憶手段
と、複数のスイッチ手段と、表示手段を具備し、デバッ
グ・モード時に前記デバッグ・モード制御回路により前
記記憶手段とマイクロプロセッサを接続状態にして、マ
イクロプロセッサを該記憶手段に保持されたプログラム
により制御させ、前記スイッチ手段よりコマンド入力、
アドレス設定を行い、実行結果を表示手段に出力するよ
うにしたことを特徴とする。
ータ等のツールを使用することな（デバッグ可能とした
ことを目的とし、 マイクロプロセッサとランダム・アクセス・メモリを具
備し、マイクロプロセッサにより制御されるマイクロプ
ロセッサ・システムにおいて、マイクロプロセッサ・シ
ステムのデバッグ制御を行うデバッグ・モード制御回路
と、エミュレータ用のプログラムが保持される記憶手段
と、複数のスイッチ手段と、表示手段を具備し、デバッ
グ・モード時に前記デバッグ・モード制御回路により前
記記憶手段とマイクロプロセッサを接続状態にして、マ
イクロプロセッサを該記憶手段に保持されたプログラム
により制御させ、前記スイッチ手段よりコマンド入力、
アドレス設定を行い、実行結果を表示手段に出力するよ
うにしたことを特徴とする。
本発明はデバッグ機能付プロセッサ・システムに係り、
特にマイクロプロセッサ・システムのデバッグを行う時
に、外部接続が必要なエミュレータを使用せずに該シス
テムのデバッグをある程度簡単にテスト可能にしたもの
に関する。
特にマイクロプロセッサ・システムのデバッグを行う時
に、外部接続が必要なエミュレータを使用せずに該シス
テムのデバッグをある程度簡単にテスト可能にしたもの
に関する。
マイクロプロセッサを組み込んだシステムでは、実際に
動作させるに先立ち、これが正確に動作するか否かをテ
ストすることが必要である。このため、通常、エミュレ
ータ等を用いてソフト、ハードでのデバッグを行ってい
た。
動作させるに先立ち、これが正確に動作するか否かをテ
ストすることが必要である。このため、通常、エミュレ
ータ等を用いてソフト、ハードでのデバッグを行ってい
た。
このようにエミュレータ等の特別なツールを使用してデ
バッグを行うことが必要なため、大型の装置であるエミ
ュレータを必要とする。即ちエミュレータは種々のもの
に使用可能なように汎用の装置として構成されているた
めかなりの大きな装置である。
バッグを行うことが必要なため、大型の装置であるエミ
ュレータを必要とする。即ちエミュレータは種々のもの
に使用可能なように汎用の装置として構成されているた
めかなりの大きな装置である。
それ故、本発明では、このような大型のエミュレータを
使用することなく、マイクロプロセッサ・システムのデ
バッグをある程度可能にすることを目的とするものであ
る。
使用することなく、マイクロプロセッサ・システムのデ
バッグをある程度可能にすることを目的とするものであ
る。
前記目的を達成するため、本発明では、第１図に示す如
く、マイクロプロセッサ（ＭＰＵ）１をデバッグ・モー
ド制御回路２を経由してリード・オンリー・メモリ （
ＲＯＭ）３に接続し、また表示制御部４により表示部６
を制御し、スイッチ制御部５に複数のスイッチＳＷ０〜
ＳＷｎを接続したパンケージ１０を構成する。またＭＰ
ＵＩにはランダム・アクセス・メモリ （ＲＡＭ）が接
続される。
く、マイクロプロセッサ（ＭＰＵ）１をデバッグ・モー
ド制御回路２を経由してリード・オンリー・メモリ （
ＲＯＭ）３に接続し、また表示制御部４により表示部６
を制御し、スイッチ制御部５に複数のスイッチＳＷ０〜
ＳＷｎを接続したパンケージ１０を構成する。またＭＰ
ＵＩにはランダム・アクセス・メモリ （ＲＡＭ）が接
続される。
ＲＯＭ３には、デバッグに必要なエミュレータ用のプロ
グラム等を記入しておき、後述するようなデバッグが可
能に構成されている。
グラム等を記入しておき、後述するようなデバッグが可
能に構成されている。
このＭＰＵＩを有するプロセッサ・システムのデバッグ
を行うとき、外部スイッチによりデバッグ・モード制御
信号をデバッグ・モード制御回路２に印加してＭＰＵＩ
のアドレスバスをＲＯＭ３のアドレスバスに接続し、Ｒ
ＯＭ３の初期アドレスに記入されたポーリング・プログ
ラムによりＭＰＵＩがポーリング制御を開始し、スイッ
チ制御部５をポーリングしてスイッチ５Ｗｏ−３Ｗｎの
状態をチエツクする。
を行うとき、外部スイッチによりデバッグ・モード制御
信号をデバッグ・モード制御回路２に印加してＭＰＵＩ
のアドレスバスをＲＯＭ３のアドレスバスに接続し、Ｒ
ＯＭ３の初期アドレスに記入されたポーリング・プログ
ラムによりＭＰＵＩがポーリング制御を開始し、スイッ
チ制御部５をポーリングしてスイッチ５Ｗｏ−３Ｗｎの
状態をチエツクする。
したがってこのデバッグ・モード制御回路２にデバッグ
・モード制御信号を印加し、まずライト・コマンド入力
用スイッチ例えばＳＷｏを操作してライト・コマンドを
ＲＡＭ７に書込み、次にリード・コマンド入力用スイッ
チ例えばＳＷｌを操作して上記書込んだライト・コマン
ドをＲＡＭ７より読出して、これを表示制御部４に送出
して表示部６に表示し、正確にライト・コマンドが入力
されているか否かを確認する。
・モード制御信号を印加し、まずライト・コマンド入力
用スイッチ例えばＳＷｏを操作してライト・コマンドを
ＲＡＭ７に書込み、次にリード・コマンド入力用スイッ
チ例えばＳＷｌを操作して上記書込んだライト・コマン
ドをＲＡＭ７より読出して、これを表示制御部４に送出
して表示部６に表示し、正確にライト・コマンドが入力
されているか否かを確認する。
その外このスイッチＳ Ｗ ｏ〜ＳＷｎを選択操作して
命令を実行させ、ることにより、デバッグを行うことが
できる。
命令を実行させ、ることにより、デバッグを行うことが
できる。
本発明の一実施例を第２図〜第４図にもとづき説明する
。
。
第２図は本発明の一実施例構成図、第３図は本発明の動
作説明図、第４図は本発明のパッケージ構成状態説明図
である。
作説明図、第４図は本発明のパッケージ構成状態説明図
である。
第２図において他国と同一記号は同一部分を示し、スイ
ッチはＳＷＯ〜ＳＷ、、までの１２個が設けられた例を
示している。
ッチはＳＷＯ〜ＳＷ、、までの１２個が設けられた例を
示している。
ＭＰＵＩからはＲＡＭ７に対するＲ／Ｗパルスやクロッ
クパルス等の制御信号が出力されている。
クパルス等の制御信号が出力されている。
ＲＯＭ３はＭＰＵ１やデハ′ッグ・モード制御回路２等
とともにＬＳＩチップに同時に作成されるものである。
とともにＬＳＩチップに同時に作成されるものである。
パッケージ１０は、第４図に示す如く構成され、表示部
６が前面に、その下方にスイッチＳＷ０〜ＳＷＩ＋が配
置されている。そしてデバッグ・モード制御信号出力用
のデバッグ用スイッチ２０が図示省略した端子部を介し
て取外し可能に接続されている。
６が前面に、その下方にスイッチＳＷ０〜ＳＷＩ＋が配
置されている。そしてデバッグ・モード制御信号出力用
のデバッグ用スイッチ２０が図示省略した端子部を介し
て取外し可能に接続されている。
次に第２図に示す実施例の動作を第３図のフローチャー
トにもとづき説明する。
トにもとづき説明する。
デバッグ・モードの設定のため、第４図に示すデバッグ
用スイッチ２０を接続する。このデバッグ用スイッチ２
０が接続されない場合、及びこのデバッグ用スイッチ２
０が接続されてもこれがオフのとき、デバッグ・モード
制御信号が入力されず、パッケージ１０は通常の動作を
行う。
用スイッチ２０を接続する。このデバッグ用スイッチ２
０が接続されない場合、及びこのデバッグ用スイッチ２
０が接続されてもこれがオフのとき、デバッグ・モード
制御信号が入力されず、パッケージ１０は通常の動作を
行う。
しかし、デバッグ用スイッチ２０をオンにしてデバッグ
・モード制御信号をデバッグ・モード制御回路２に印加
すればデバッグ・モードとなる。
・モード制御信号をデバッグ・モード制御回路２に印加
すればデバッグ・モードとなる。
これによりデバッグ・モード制御回路２はオンとなり、
ＲＯＭ３のアドレスバスがＭＰＵＩのアドレスバスに接
続され、ＲＯＭ３の初期アドレスが読出され、これに記
入されたポーリング用プログラムによりＭＰＵＩがポー
リング動作を行う。そしてスイッチ制御部５に対しアク
セスして各スイッチＳ Ｗ ｏ ” Ｓ Ｗ Ｉｌから
の入力状態のチエツクを行う。
ＲＯＭ３のアドレスバスがＭＰＵＩのアドレスバスに接
続され、ＲＯＭ３の初期アドレスが読出され、これに記
入されたポーリング用プログラムによりＭＰＵＩがポー
リング動作を行う。そしてスイッチ制御部５に対しアク
セスして各スイッチＳ Ｗ ｏ ” Ｓ Ｗ Ｉｌから
の入力状態のチエツクを行う。
■ まずオペレータがスイッチＳＷｏを操作してライト
・コマンドを入力する。そのアドレスの設定は、別のス
イッチＳＷ４により行う。これによりＭＰＵＩは設定さ
れたＲＡＭ７のアドレスに入力されたデータを記入する
。ＭＰＵＩはＲＯＭ３のアドレスを示すプログラムカウ
ンタを＋１してコマンドをリセットする。
・コマンドを入力する。そのアドレスの設定は、別のス
イッチＳＷ４により行う。これによりＭＰＵＩは設定さ
れたＲＡＭ７のアドレスに入力されたデータを記入する
。ＭＰＵＩはＲＯＭ３のアドレスを示すプログラムカウ
ンタを＋１してコマンドをリセットする。
■ 次にオペレータがスイッチＳＷ１を操作してリード
・コマンドを入力する。このとき読出し先のアドレスは
前記■で入力したライトデータの書込み先とする。この
読出し先のアドレスは、スイッチＳＷ４により入力する
ことになる。これによりＭＰＵＩは、ＲＡＭ７に書込ん
だデータをリードする。そして読出したデータを表示制
御部４に送出し、これを表示部６に出力する。オペレー
タはこの表示データをみてこれが前記■で入力した書込
データと一致することを確認することによりこれら書込
動作及び読出動作が正常であるか否かを確認できる。Ｍ
ＰＵＩはこの読出動作後プログラムカウンタを＋１して
、コマンドをリセットする。
・コマンドを入力する。このとき読出し先のアドレスは
前記■で入力したライトデータの書込み先とする。この
読出し先のアドレスは、スイッチＳＷ４により入力する
ことになる。これによりＭＰＵＩは、ＲＡＭ７に書込ん
だデータをリードする。そして読出したデータを表示制
御部４に送出し、これを表示部６に出力する。オペレー
タはこの表示データをみてこれが前記■で入力した書込
データと一致することを確認することによりこれら書込
動作及び読出動作が正常であるか否かを確認できる。Ｍ
ＰＵＩはこの読出動作後プログラムカウンタを＋１して
、コマンドをリセットする。
■ オペレータはスイッチＳＷｔを操作してｌ命令実行
コマンドを入力する。このとき、スイッチＳＷ４を操作
して実行結果の格納先も入力しておく。ＭＰＵＩはこの
実行命令を実行後、指示されたＲＡＭ７の格納先に実行
結果を記入する。オペレータはこの１命令が実行された
のち、再びリードコマンドを入力し、ＭＰＵＩに対して
ＲＡＭ７の前記格納先より実行結果を読出させ、これを
表示部６に表示させる。オペレータはこの表示された実
行結果をみることによりその１命令実行結果の正否を確
認することができる。ＭＰＵＩはこの表示後、プログラ
ムカウンタを＋１してコマンドをリセットする。
コマンドを入力する。このとき、スイッチＳＷ４を操作
して実行結果の格納先も入力しておく。ＭＰＵＩはこの
実行命令を実行後、指示されたＲＡＭ７の格納先に実行
結果を記入する。オペレータはこの１命令が実行された
のち、再びリードコマンドを入力し、ＭＰＵＩに対して
ＲＡＭ７の前記格納先より実行結果を読出させ、これを
表示部６に表示させる。オペレータはこの表示された実
行結果をみることによりその１命令実行結果の正否を確
認することができる。ＭＰＵＩはこの表示後、プログラ
ムカウンタを＋１してコマンドをリセットする。
■ オペレータはスイッチＳＷ３を使用してラン・コマ
ンドを入力する。このランの内容はライト・コマンドを
使用して入力する。そしてその実行結果を、同様にして
読出し、表示部６により表示し、その動作の正否を確認
する。その後Ｍ Ｐ Ｕｌはコマンドをリセットする。
ンドを入力する。このランの内容はライト・コマンドを
使用して入力する。そしてその実行結果を、同様にして
読出し、表示部６により表示し、その動作の正否を確認
する。その後Ｍ Ｐ Ｕｌはコマンドをリセットする。
なお、デバッグ用ＲＯＭ＋ＲＡＭの領域をシステムによ
りリザーブしておく。
りリザーブしておく。
このようにしてスイッチＳＷ０〜ＳＷ、、を操作して、
スタートアドレス、ストップアドレスの設定やコマンド
入力を行い、ＲＯＭ３のバックアップにより、ＭＰＵＩ
をプロセッサの動作として通常使用される特定なもの、
例えば基本的な動作テストを行うことができる。
スタートアドレス、ストップアドレスの設定やコマンド
入力を行い、ＲＯＭ３のバックアップにより、ＭＰＵＩ
をプロセッサの動作として通常使用される特定なもの、
例えば基本的な動作テストを行うことができる。
勿論デバッグ終了後は、デバッグ・モード制御信号をオ
フにすることによりノーマルなＭＰＵとして使用可能と
なる。
フにすることによりノーマルなＭＰＵとして使用可能と
なる。
なおスイッチの数は前記ＳＷ０〜ＳＷ、の１２個に限定
されるものではなく、適宜増域可能なものであり、また
デバッグ内容も前記■〜■に限定されるものではない。
されるものではなく、適宜増域可能なものであり、また
デバッグ内容も前記■〜■に限定されるものではない。
また表示手段として液晶のような表示部を使用した例に
ついて説明したがこれまた他の手段例えばプリンタで出
力表示してもよい。
ついて説明したがこれまた他の手段例えばプリンタで出
力表示してもよい。
本発明によれば、従来のマイクロプロセッサ・システム
のデバッグを行う時に必要としたエミュレータを必要と
せずに、簡単にデバッグを行うことができる。
のデバッグを行う時に必要としたエミュレータを必要と
せずに、簡単にデバッグを行うことができる。
第１図は本発明の原理説明図、
第２図は本発明の一実施例構成図、
第３図は本発明の動作説明図、
第４図は本発明のパッケージ構成状態説明図である。
１・−マイクロプロセッサ
２・・−デバッグ・モード制御回路
３−・・リード・オンリー・メモリ
４−・制御部
５・・・スイッチ制御部
６・・−表示部
Claims (1)
- （１）マイクロプロセッサ（１）とランダム・アクセス
・メモリ（７）を具備し、マイクロプロセッサ（１）に
より制御されるマイクロプロセッサ・システムにおいて
、 マイクロプロセッサ・システムのデバッグ制御を行うデ
バッグ・モード制御回路（２）と、エミュレータ用のプ
ログラムが保持される記憶手段（３）と、 複数のスイッチ手段（ＳＷ）と、 表示手段（６）を具備し、 デバッグ・モード時に前記デバッグ・モード制御回路（
２）により前記記憶手段（３）とマイクロプロセッサ（
１）を接続状態にして、マイクロプロセッサ（１）を該
記憶手段（３）に保持される前記プログラムにより制御
させ、前記スイッチ手段（ＳＷ）よりコマンド入力、ア
ドレス設定を行い、実行結果を表示手段（６）に出力す
るようにしたことを特徴とするデバッグ機能付プロセッ
サ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064940A JPH01237846A (ja) | 1988-03-18 | 1988-03-18 | デバッグ機能付プロセッサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064940A JPH01237846A (ja) | 1988-03-18 | 1988-03-18 | デバッグ機能付プロセッサ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01237846A true JPH01237846A (ja) | 1989-09-22 |
Family
ID=13272531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63064940A Pending JPH01237846A (ja) | 1988-03-18 | 1988-03-18 | デバッグ機能付プロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01237846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497456A (en) * | 1992-12-31 | 1996-03-05 | Intel Corporation | Apparatus for transferring information between an interrupt producer and an interrupt service environment |
-
1988
- 1988-03-18 JP JP63064940A patent/JPH01237846A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497456A (en) * | 1992-12-31 | 1996-03-05 | Intel Corporation | Apparatus for transferring information between an interrupt producer and an interrupt service environment |
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