JPH01234964A - マルチプロセッサ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ 複数の命令制御プロセッサ（ＩＰｔｌ）　、１つのシス
テム制御プロセッサ（ＳＰｔｌ）　、主記憶装置、各■
ＰＵに対応して設けられたトランスレイションルックア
サイドバッファ（ＴＬＢ）　、および入出力装置を具備
する情報処理装置のマルチプロセッサ制御方式ＴＬＢの
無効化（ＰＰＴＬＢ）命令において、逐次化制御を行っ
て、そのＩＰＩＪ自身のＰＰＴＬＢ実行後、他のＩＰＵ
のＰＰＴＬＢの完了を待たずに次命令の処理を実行させ
、それによりＰＰＴＬＢ命令におけるシステムの性能低
下を抑止することを目的とし、各々ＴＬ８を備えた複数
のＩＰＵ、ｓｐｕ　、および主記憶装置を具備し、ＴＬ
Ｈの無効化を実行するマルチプロセッサ制御方式におい
て、他のＩＰ［ＩからのＴＬＢの無効化指示があったこ
とをＩＰＵＯ内に記憶し、無効化実行後クリアされる記
憶手段、各ＩＰＵが共通に領域獲得を行う主記憶内に設
けた共通領域、およびＳＰＵが１つのＩＰＵからの処理
依頼を受けて実行フラグをオンするための主記憶内に設
けた実行フラグ記憶領域を具備するよう構成される。

〔産業上の利用分野〕

本発明は複数のＩＰＵ、１つのｓｐｕ、主記憶装置、各
ＴＰＵに対応して設けられたＴＬＢ、および入出力装置
を具備する情報処理装置のマルチプロセッサ制御方式に
関する。

〔従来の技術〕

第２図に示すような、複数のＩｐｕ、　　ｓｐｕ、主記
憶装置、および複数の入出力装置で構成されるマルチプ
ロセッサシステムにおいて、各ＩＰＵにそれぞれ１つず
つＴＬＢを備えアドレス変換を高速に行う装置が、その
ＴＬＢの無効化を行う時には他のＩＰＵのＴＬＢも無効
化せねばならない。

従来のＴＬＢの無効化（ＰＰＴＬＢと略記する）命令が
ｌＰｔ１　Ｏで検出されると、ＳＰＵに対して他のＩＰ
ＵのＰＰＴＬＢを実行させる指示を送出し、ｒ’ｐｕｏ
はＰＰＴＬＢを実行したあと、その他の全ＩＰＵ　”ｉ
ｌ？　ＰＰＴＬＢが終了するまで待機していた。そして
ＩＰＵ　Ｏ以外のＩＰＵが全てＰＰＴＬＢ命令処理を終
了すると、次命令の実行に移るという処理をしていた。

この処理態様は第６図に示される。なおＰＰＴＬＢのＰ
Ｐはパーシャルパージの略称である。

（発明が解決しようとする課題〕 上述のように、全ＩＰｕでＰＰＴＬＢの処理が完了する
のを待つことは、ＩＰＵは既に次命令実行可能にもかか
わらず待機状態を続けねばならないから、情報処理性能
の低下が大きい。特にＩＰＵの数が増加するにつれて、
その影響は大きくなる。

本発明の目的は、ＰＰＴＬＢ命令において、逐次化制御
を行って、そのｌＰｔ１自身のＰＰＴＬＢ実行後、他の
ＩＰＵのＰＰＴＬＢの完了を待たずに次命令の処理を実
行させ、それによりＰＰＴＬＢ命令におけるシステムの
性能低下を抑止することにある。

〔課題を解決するための手段〕

上述の目的を達成するため、ＩＰＵにおいてＰＰＴＬＢ
命令を検出したならば他ＩＰＵがらＰＰＴＬＢ命令が送
出されているか否が判別するためにＩＰυ共通領域（Ｐ
ＰＴＬＢ送出可能領域）をセマフォアクセス（領域獲得
）する。次に他ＩＰＵが以前に送出された、または、し
たＰＰＴＬＢ命令処理が全てのＩＰＵにおいて実行済か
判断する必要がある。全てのＩＰＵのＰＰＴＬＢ実行フ
ラグがオフされていたら他［ＰＵに対してＰＰＴＬＢの
実行を指示する。次に自身のＰＰＴＬＢを実行し、その
終了後、獲得していたｒｐｕ共通領域の解放処理を行い
次の命令処理へ移る。

従って本発明においては、第１回に例示されるように、
システム全体の制御を行う１つのＳＰＵ　２と、命令制
御をつかさどりかつ高速アドレス変換を行うためにＴＬ
Ｂ　６．７．８を備えた複数のＩＰＵと、主記憶１とを
具備し、前記ＴＬＢの無効化を実行するマルチプロセッ
サ制御方式において；他のＩＰＵからのＴＬＢの無効化
Ｉ誇示があったことを記憶し、前記無効化が実行された
後クリアされる記憶手段１１、１２．１３　；各ＩＰＵ
　３，４．５が共通に領域獲得を行う主記憶１内に゛設
けた共通領域９；および前記５ｐｕ２が１つのＩＰＵか
らの処理依頼を受けて実行フラグをオンするための、主
記憶１内に設けた実行フラグ記憶領域１０；を具備する
ことを特徴とするマルチプロセッサ制御方式が提供され
る。

〔作　用］ 前述のように、ＩＰＵ内に設けられた、他のＩＰＵから
のＴＬＢの無効化指示を記憶する手段と、ＩＰυ共通領
域と、ＰＰＴＬＢ実行フラグを記憶する領域を設け、Ｉ
ＰＵ共通領域にセマフォアクセスをすることによってＩ
ＰＵの待機状態を減少することができシステムの処理性
能の低下を抑止できる。

〔実施例〕

本発明の一実施例としてのマルチプロセッサ制御方式が
第１図、第３図、第４図、および第５図を参照して説明
される。

この実施例のシステムは、主記憶装置１．５ＰＵ２、Ｉ
ｐｕ　Ｏ（３）、ＩＰＵ　１　（４）、Ｉｐｕ　２　（
５）、ＴＬＢ　６、ＴＬＢ　７、ＴＬＢ　８を具備し、
ＩＰＵ　Ｏは記憶手段としての記憶装置１１（例えばレ
ジスタ）を、ＩＰＵ　１は記憶装置１２を、ＩＰＵ　２
は記憶装置１３を含んでいる。主記憶装置１はＩＰＵ共
通領域９と実行フラグ記憶領域１０を含む。ＴＬＢはア
ドレス変換を高速で行うことができ、ＩＰＵは変換され
たアドレスで主記憶装置ｌをアクセスできる。

このシステムによるＴＬＢの無効化の処理過程が第３図
に説明される。

ある１つのＩＰＵにＰＰＴＬＢ命令が与えられると、ス
テップＳ２１でＩＰＵ共通領域の獲得が行われる。

ステップＳ２２では共通領域の獲得ができたか判定され
、できなければステップＳ２５へ進み獲得できるまで待
ち合わせ処理される。獲得できた時はステップＳ２３へ
進み、他のＩＰＵのＰＰＴＬＢの実行フラグがオンされ
ているか判定する。オンされていればステップＳ２６へ
進み、実行フラグがオフになるまで待ち合わせ処理され
る。実行フラグがオンされていない時は、ステップＳ２
４へ進み、他ＩＰＵのＰＰＴＬＢの実行を指示する。こ
の後ＳＰＵに処理を依頼し、ステップＳ２７を実行する
。ステップＳ２７では他ＩＰＵのＰＰＴＬＢの実行フラ
グをオンする。ステップ３２８では他［ＰＵのＰＰＴＬ
Ｂ実行を指示する。この処理過程終了後２つに分岐して
、一方は元のＩＰＵ処理に戻り、ステップＳ２９へ進む
。他方は他のＩＰＵ処理を行うステップの３３１へ進む
。ステップＳ２９では最初のＩＰＵについてＰＰＴＬＢ
を実行する。ステップＳ３０ではＩＰＵ共通領域を解放
する。次いで次命令処理へ進む。ステップＳ３１では、
他ＩＰＵについてＰＰＴＬＢを実行する。ステップＳ３
２では、他ＩＰｕのＰＰＴＬＢの実行フラグをオフする
。次いで次命令処理へ進む。

次に、このシステムにおけるＴＬＢの無効化の処理過程
を２つの例（第４図および第５図）を参照して説明する
。第４図の例は同−ＩＰＵから２度ＰＰＴＬＢ命令が発
生した場合について示され、第５図の例は複数のＩＰＵ
から同時にＰＰＴＬＢが発生した場合である。

第４図において、ＩＰＵ　ＯでＰＰＴＬＢ命令が検出さ
れＩＰＵ共通の獲得にいくと他のＩＰＵはＰＰＴＬＢを
行っていないので、領域獲得ができる。次に、他ＩＰＵ
のＰＰＴＬＢ実行フラグの判定を行うと全てのＩＰＵの
ＰＰＴＬＢ実行フラグがオフされている。ここでＩＰＵ
　ＯはＳＰＵに対し、ｌＰｔ１１とＩＰＵ　２にＰＰＴ
ＬＢ処理の実行を指示する。ｓｐｕはこの指示を受は付
けるとＩＰＵ　１とＩＰＵ２のＰＰＴＬＢ実行フラグを
オンにし、ＩＰＵＩ、２に対してＰＰＴＬＢの実行指示
を行い、ＩＰＵ　Ｏに処理を渡す。ＩＰＵ　ＯはＳＰＵ
から処理が渡されると自分のＴＬＢの無効化処理を実行
し、処理終了後、獲得していた領域（ＩＰＵ共通領域）
を解放し次の命令処理へ移る。その後、ＩＰＵ　Ｏがま
たＰＰＴＬＢを検出すると前述と同様の処理を行うが、
まだＩＰＵ　２のＰＰＴＬＢ処理が終了していないので
、ＩＰＵ　２のＰＰＴＬＢ実行フラグがオフされていな
い。ここでＩＰＵ　ＯはＩＰＵ　２の実行フラグがオフ
されるまでｔｐｕ　ｏのＰＰＴＬＢ処理を抑止させなけ
ればならない。　ＩＰＵ　２は、ＰＰＴＬＢの実行が終
了した段階で、ＳＰＵに対し他ＩＰＵのＰＰＴＬＢ処理
の実行を指示する。

第５図の例は、ＩＰＵ　ＯとｌＰｔ１１が同時にＰＰＴ
ＬＢ命令を検出し、ＩＰＵ　１がＩＰＵ共通領域の獲得
ができ、ＩＰＵ　Ｏは獲得できなかった場合である。こ
れにより、ｒｐｕ　ｏは共通領域の獲得ができるまで待
ち状態になる。ＩＰＵ　１は図のようにＰＰＴＬＢ処理
を行いＩＰＵ　ＯもＩＰＵ　１からのＰＰＴＬＢ処理を
実行する。

その後ＩＰＵ　１は共通領域の解放を行う。これにより
、ＩＰＵ　Ｏは共通領域の獲得ができ、その後の処理は
第４図の例と同じである。

以上ＰＰＴＬＢ命令の実行について記述したが、この他
の他ＩＰＵ等の処理を同一的に行うものに対して、この
逐次制御は有効である。

〔発明の効果〕

本発明によれば、ＰＰＴＬＢの逐次制御を行って他のＩ
ＰＵのＰＰＴＬＢの完了を待たずに次命令処理の実行を
することができ、ＩＰＵの数が増加しても極力性能の低
下を抑止できる。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は本発
明の適用されるシステムの概略ブロック図、 第３図は本発明の一実施例の処理過程の流れ図、第４図
は実施例の処理過程の第１例を説明する図、 第５図は第４図と同様な第２例を説明する図、および 第６図は従来のＰＰＴＬＢ処理過程を説明する図である
。 図において、 １・・・主記憶装置、 ２・・・ＳＰ［Ｉ。 ３・・・ＩＰＵ　Ｏｌ ４・・・ＩＰＬＩ　１． ５・・・ＩＰＵ２． ６．７．８　　・・・　ＴＬＢ。 ９・・・ＩＩ）Ｕ共通領域、 １０・・・実行フラグ記憶領域、 １１．１２．１３・・・記憶装置。

Claims (1)

1. 【特許請求の範囲】 システム全体の制御を行う１つのシステム制御プロセッ
   サ（２）と、命令制御をつかさどりかつ高速アドレス変
   換を行うためにトランスレイションルックアサイドバッ
   ファ（６、７、８）を備えた複数の命令制御プロセッサ
   （３、４、５）と、主記憶（１）とを具備し、前記トラ
   ンスレイションルックアサイドバッファの無効化を実行
   するマルチプロセッサ制御方式において、 他の命令制御プロセッサからのトランスレイションルッ
   クアサイドバッファの無効化指示があったことを前記命
   令制御プロセッサ（３、４、５）の内に記憶し、無効化
   実行後クリアされる記憶手段（１１、１２、１３）、 各命令制御プロセッサ（３、４、５）が共通に領域獲得
   を行う前記主記憶（１）内に設けた共通領域（９）、お
   よび 前記システム制御プロセッサ（２）が、１つの命令制御
   プロセッサからの処理依頼を受けて実行フラグをオンす
   るための、前記主記憶（１）内に設けた実行フラグ記憶
   領域（１０）、 を具備することを特徴とするマルチプロセッサ制御方式
   。