JPH02165240A - マルチプロセッサのデバッグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 複数個のプロセッサが有機的に結合されたマルチプロセ
ッサシステムにおけるマルチプロセッサのデノ（ラグ方
式に関し、 デバッグ機能の向上を図ることを目的とし、主にシステ
ム制御／チャネル制御を行なう主たるプロセッサ（Ｓ　
Ｐ　Ｕ）と、ＳＰＵに接続される命令制御等を行なう従
たるプロセッサ（［ＰＵ）が複数個からなる構成のマル
チプロセッサシステムにおいて、予めＳＰＵ内のレジス
タにストップアドレスをセットしておき、ＴＬＢフォル
トが発生したかどうかチエツクし、ＴＬＢフォルトが発
生したら、前記ＳＰＵからストップアドレスを読出し、
実アドレスへのアドレス変換を行い、変換した実アドレ
スをＩＰＵ内のアドレスストップ・レジスタにセットす
るように構成する。

［産業上の利用分野］ 本発明は複数個のプロセッサが有機的に結合されたマル
チプロセッサシステムにおけるマルチプロセッサのデバ
ッグ方式に関し、更に詳しくはマルチプロセッサのデバ
ッグのために用いられるアドレススト・ツブ或いはプロ
グラム拳イベント・レコーＦ’（ＰＥＲ）機能を効率よ
く行うためのデパック方式に関する。

近年のコンピュータシステムの高速化の要求にともない
、ＯＡの分野にもマルチプロセッサシステムか用いられ
るようになってきた。しかるに、プログラムの動作は腹
雑化してくる一方であり、処理するためのブロクラムの
１も増大してくる。

そこで、質の高いプログラムを作成するためには、デバ
ッグ方法の充実を図る必要がある。

［従来の技術］ 従来、シングルプロセッサにおけるデバッグ方法として
、アドレスストップ（或いはプログラム・イベント・レ
コード）機能かある。この機能は、プログラムの開発者
がある命令のアドレスに到達したらストップ状態（また
はプログラム割込みの発生状態）にするか、或いはある
アドレスに書込みを行ったらストップ状態（またはプロ
グラム割込み発生状態）にすることを設定しておくと、
事象が発生した時点でストップ状態（またはプログラム
割込み状態）になり、プログラムの流れが開発者の期待
どおりかをリアルタイムで追っていくことができる機能
である。この機能は、開発者かセットしたアドレス（通
常は論理アドレス）を実アドレスに変換し、このアドレ
スをプロセッサ内のアドレスストップ−レジスタ（後述
）にセットしておくことで実現することができる。

この方式では、指定された論理アドレスを実アドレスに
変換する点がポイントで、開発者が指定した時には、論
理アドレスを実アドレスに変換できない場合がある。こ
の場合は、セグメントテーブルまたはページテーブルか
有効になっていない場合で、デバッグの最中にはよくお
こりうる現象である（例えばデバッグしようとしている
プログラムがまたプログラムでローディングされていな
い場合等）。この場合には、ＳＰＴ命令（ページテーブ
ルへのセット命令）を出した時点で再度、論理アドレス
から実アドレスへのアドレス変換を行い、変換テーブル
が１効であればアドレススＩ・ツブ・レジスタに変換さ
れた実アドレスをセントする。変換テーブルが無効であ
れば、実アドレスはセントできないので、プロセッサ内
のアドレスストップ指示フラグレジスタ（後述）に“Ｏ
“を人力して、当機能を無効にしておく。このようにし
て、ページテーブルへのセットのタイミングでアドレス
ストップ機能の回路にストンプアトレスをセントするよ
うにしておけばよい。

以上の説明では、シングルプロセッサの場合のアドレス
ストップ機能について説明した。次に、マルチプロセッ
サシステムの場合のデバッグ機能について説明する。こ
の場合のアドレスストップ機能はそれぞれの命令実行専
用のプロセッサ（以下ＩＰＵと略す）か具備すべき機能
であり、実アドレスのセットについても基本的にはシン
グルプロセッサの場合と同様である。

第４図はマルチプロセッサシステムの構成例を示す図で
ある。主プロセツサ（ＳＰＵ）１と複数個の命令実行用
プロセッサ（ＩＰＵ）２とがメモリバス３を介して相互
接続されている。メモリバス３には共通メモリとしての
システムメモリ４が接続されている。このような１１か
成のマルチプロセッサシステムでは、どのプロセッサ２
から指定された事象（フェッチアドレス一致／ストアア
ドレス一致）か発生するか分からない。そのため、各プ
ロセッサ２の何しているアドレスストップ・レジスタ２
ａには同一のデータが入力されていなければならない。

従って、ＳＰＴ命令のタイミングで実アドレスに変換で
きた時に、他のプロセッサ（ＩＰＵ）２に対して変換さ
れた実アドレスをセットしてやる必要がある。即ち、こ
の時にプロセッサ間の通信が必要となり、第４図に示し
たシステム構成では、主プロセツサ１を介して他のプロ
セッサ２に対して実アドレスをセットするように要求を
出す必要がある。

第５図は、従来方式のデバッグ動作を示すフロ−チャー
トである。先ず、ＩＰＵ＃０　（第４図参照）でプログ
ラム実行中とする。プログラム実行中にＳＰＴ命令が入
ったものとすると（ステップ１）　、ＳＰＴ命令により
ページテーブルにデータをセットしくステップ２）、ア
ドレスストップがあるかどうかチエツクする（ステップ
３）。ここで、アドレスストップかあるかどうかは、シ
ステムメモリ４（第４図参照）内の所定の領域にセット
されているので、その領域にフラグが立っているかどう
かを見にいくことで認識する。プログラム開発者がアド
レスストップをキーボードから指定すると、主プロセツ
サ１（第４図参照）がシステムメモリ４の所定領域にそ
の旨を登録する。つまりフラグ１”を立てる。

次に、与えられたアドレスストップφアドレスを実アド
レスに変換する（ステップ４）。次に、変換できたかど
うかチェックし（ステップ５）、変換できた場合には変
換した実アドレスをシステムメモリ４の所定領域にセソ
Ｉ・する（ステップ６）。次に、自プロセッサ内のフラ
グＡをオンにする。

つまりフラグに“１”を立てる（ステップ７）。

以上のシーケンスが終了したら、生プロセッサ（ＳＰＵ
）１に割込み通知を行う（ステップ８）。

主プロセツサ１側では、この割込み通知を受けると、ア
ドレスストップ・アドレスのセット要求を判定し、他の
ＩＰＵ（プロセッサ）にストップ指示を出す（ステップ
９）。そして、すべてのプロセッサか仝てストップした
かどうかチェックし（ステップ１０）、全てがストップ
したらＭＩＡ（プロセッサのマイクロ・アドレス・レジ
スタ）へある値をセットしプロセッサへスタート指示を
出す（ステップ１１）。

他の全てのＩＰＵ　（ＩＰＵ＃Ｏ以外の全てのＩＰＵ）
では、Ｓ６の実アドレスを内蔵のアドレスストップ・レ
ジスタにセットシ（ステップ１２）、ＩＰＵからＩＰＵ
＃０　（またはシステムメモリ内か）内のフラグＡをオ
フにする（ステップ１３）。

ＩＰＵａＯ側では、フラグＡかオフになったかとうかを
チエツクしており（ステップ１４）、オフになったら次
の命令に進む。

［発明か解決しようとする課題］ 従来のマルチプロセッサのデバッグ方式では、実アドレ
スに変換された時に、他のＩＰＵに対してストップ指示
を出してストップさせ、ストップしたらＩＰＵのスター
トアドレスを変更し、ＩＰＵをまたスタートさせるとい
う処理が主プロセツサ１側で必要になる。この間、実ア
ドレスに変換したＩＰＵ（前述の例で言えばＩＰＵ＃０
）は、全ての他のＩＰＵが実アドレスをアドレスストッ
プ・レジスタにセットし終わるまで待っていなければな
らない（終了したかどうかはシステムメモリ４内のフラ
グＡがオンからオフになったことを検知することで判断
できる）。この間の待ち時間は以外に大きく、処理の高
速化、効率化の点で問題があった。

本発明はこのような課題に鑑みてなされたものであって
、デバッグ機能の効率化を３することかできるマルチプ
ロセッサのデバッグ方式を提供することを目的としてい
る。

［課題を解決するだめの手段］ 第１図は本発明方式の原理を示すフローチャートである
。本発明は、 予めＳＰＵ内のレジスタにストップアドレスをセントし
ておき（ステップ１）、 ＴＬＢフォルトが発生したかどうかチェックし（ステッ
プ２）、 ＴＬＢフォルトが発生したら、前記ＳＰＵからストップ
アドレスを読出し、実アドレスへのアドレス変換を行い
（ステップ３）、 変換した実アドレスをＩＰＵ内のアドレスストップφレ
ジスタにセットする（ステップ４）ように構成したこと
を特徴としている。

［作用］ 各ＩＰＵては、ＴＬＢフォルト（論理アドレスを索引と
して物理アドレスに変換するデータが当該ＴＬＢに入っ
ていなかったこと）か発生するたび毎に、ＳＰＵからス
Ｉ・ツブアドレス（論理アドレス）を読出してきて該論
理アドレスから物理アドレスへのアドレス変換を行い、
ストップアドレス・レジスタに当該物理アドレスをセッ
トする。

一般にＴＬＢフォルトは各ＩＰＵて頻繁に発生している
ので、そのたび毎に前記したような処理を行えば、各Ｉ
ＰＵ間でストップアドレスを通知しあう必要がなくなり
、デバッグ機能の向上を図ることができる。

［実施例］ 第２図はアドレスストップ割込み信号発生回路の例を示
す図である。第４図と同一のものは、同一の符号を付し
て示す。プロセッサ２とシステムメモリ４とは、アドレ
スバス（Ａ−ＢＵＳ）　及びデータバス（Ｄ−ＢＵＳ）
により接続されている。

論理アドレスは、アドレス変換されて実アドレスになり
、この実アドレスはアドレスストップφレジスタ２ａに
セントされる。一方、プロセッサ２からは、フェッチま
たはストアサイクル毎にアドレスバスにアドレスデータ
が乗る。このアドレスデータは、比較回路１１に入る。

一方、比較回路１１の他方の人力にはアドレスストップ
・レジスタ２ａの出力が入っている。

ここで、アドレスデータがストップアドレス−レジスタ
２ａの内容と一致すれば、該比較回路１１は一致を示す
“１”信号を出力する。一方、アドレスストップ指示フ
ラグレジスタ１２にはフェッチ（命令読込み）有効フラ
グＦとストア有効フラグＳがあり、それぞれ合わせて２
ビツト構成となっている。これらＦフラグ、Ｓフラグに
“１＃が立っていたらそれぞれフェッチ有効、ストア有
効となる。これら、ＦＳフラグはそれぞれアンドゲート
Ｇｌ、Ｇ２に入っており、かつこれらアンドゲートＧｌ
、Ｇ２の他方の人力には、それぞれＷｒｉｔｅ信号、Ｆ
ｅｔｃｈ信号が入っており、アドレスストップ指示フラ
グレジスタ１２のフラグが立っている時のみ、ゲートＧ
１．Ｇ２は開き、Ｗｒｉｔｅ信号、Ｆｅｔｃｈ信号を通
過させる。

アンドゲートＧｌ、Ｇ２を通過した信号は、オアゲート
Ｇ３を通過してアンドゲートＧ４の一方の入力に入る。

そして、比較回路１１がらの一致信号により“１”信号
か出力された時にアントゲ−１・Ｇ４は開き、Ｗｒｉｔ
ｅ信号、Ｆｅｔｃｈ信号かアドレスストップ割込 各ＩＰＵはこの信号を受けるとシーケンスをストップさ
せる。

第３図は本発明方式の一実施例を示すフローチャートで
ある。図に示す動作の前提としてストップアドレス（論
理アドレス）は、予めオペレータによりＳＰＵ内のレジ
スタ（コントロールバッファ）に格納されているものと
する。

Ｔ　Ｌ　Ｂフォルトか発生したら、それまでのシーケン
スを保護すへく使用していたレジスタのデータをＩＰＵ
内の退避レジスタ（Ｌ　Ｓ）へセーブしくステップ１）
、その時のアドレス（フォルトアドレス）によりセグメ
ントテーブルをリードしくステップ２）、続いてページ
テーブルをリードしくステップ３）、ＴＬＢに実アドレ
スをセットする（ステップ４）。ステップ３．４は、Ｔ
　Ｌ　Ｂフォルト処理が終了した後の戻すアトレスを確
保するためのらのである。このようにして戻りアドレス
かセットされたら、ＬＳにセーブしていたブタを使用し
ていたレジスタへリストアする（ステップ５）。

しかる後、アドレスストップ機能がオンになっているか
どうかチエツクする（ステップ６）。このステップは、
具体的にはアドレスストップ指示フラグレジスタ（第２
図参照）のフラグに“１”が立っているかどうかで判断
することができる。

若し、フラグか立っていなければＴＲＡＰ　　ＥＮＤと
して元に戻る。フラグが立っていた場合には、ＳＰＵ内
のレジスタにセットされていたストップアドレス（アド
レスストップφアドレス）を読出し、アドレスストップ
・アドレスをそれまでの論理アドレスから物理アドレス
に変換する（ステップ７）。ここで、論理アドレスから
物理アドレスへの変換は、ステップ２，３と同様であり
、先ずセグメントテーブルをリードし、次にページテー
ブルをリードして実アドレスへ変換する処理である。

実アドレスへの変換ができたかどうかチェックしくステ
ップ８）、変換できない場合には元へ戻る。変換できた
場合には、変換した実アドレスをＩＰＵ内のアドレスス
トップ・レジスタにセットする（ステップ９）。これま
で述べたシーケンスをＳＰＵと接続される全てのＩＰＵ
が行うことにより、ＩＰＵ間で通信しあうことなく各Ｉ
ＰＵがストップアドレスをストップアドレス・レジスタ
にセットすることができ、デバッグ機能の向上を図るこ
とができる。

［発明の効果］ 以上、詳細に説明したように、本発明によればＴＬＢフ
ォルトのタイミングでストップアドレスの変換を行うの
で、ＳＰＴ命令で行うよりも効率のよいアドレス変換が
できる。従って、本発明方式によればデバッグ機能の向
上を図ることができる。

【図面の簡単な説明】

第１図は本発明方式の原理を示すフローチャート、 第２図はアドレスストップ割込み信号発生回路の例を示
す図、 第３図は本発明方式の一実施例を示すフローチャート、 第４図はマルチプロセラサンステムの構成例を示す図、 第５図は従来方式のデハック動作を示すフロチャートで
ある。 第２図において、 ２はプロセッサ、 ２ａはアドレスストップ・レジスタ、 ４はシステムメモリ、 １１は比較回路、 １２はアドレスストップ指示フラグレジスタ、Ｇｌ、Ｇ
２はアントゲート、 Ｇ３はオアゲート、 Ｇ４はアントゲ−１・である。

Claims (1)

1. 【特許請求の範囲】 主にシステム制御／チャネル制御を行なう主たるプロセ
   ッサ（ＳＰＵ）と、ＳＰＵに接続される命令制御等を行
   なう従たるプロセッサ（ＩＰＵ）が複数個からなる構成
   のマルチプロセッサシステムにおいて、 予めＳＰＵ内のレジスタにストップアドレスをセットし
   ておき（ステップ１）、 ＴＬＢフォルトが発生したかどうかチェックし（ステッ
   プ２）、 ＴＬＢフォルトが発生したら、前記ＳＰＵからストップ
   アドレスを読出し、実アドレスへのアドレス変換を行い
   （ステップ３）、 変換した実アドレスをＩＰＵ内のアドレスストップ・レ
   ジスタにセットする（ステップ４）ように構成したこと
   を特徴とするマルチプロセッサのデバッグ方式。