JPS586572A - デバグ割り込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、デバダｍｅ込み方式に関し、特に高速かつ歩
な一金物量で多数のｍｂ込み点を設定で急る情報処理装
置のデバダＩｌｌ込み方式に関するものである。

従来から、プルグラムのデパダを行う場合には、デパグ
対象プ買ダラムが、あらかじめ指定された命令やデータ
をアクセスしたときに１１１込みを発生し、これに基づ
いてプラダラムの動作を記録すゐ方法がとられて−る。

このデパダ割り込みを発生させる命令やデータ（以下側
）込み点と称する）の設定方式には、 ０ｍ１ｌｌ込み点のアドレスをレジスタに設定する方式
、■アドレスが連続したＩｐＨ！ｌ込み点の集合の先頭
アドレスと終了アドレスとをレジスタ対に設定する方式
、（５＃ＩＪシ込み点に対応する命令を不当命令に置き
替える方式、（２）主記憶の情報単位ごとにフラグを設
け、−り込み点の命令、データに対応する情報単位の７
ラグをセットする方式などがある。　−ずれも、デパグ
対象プログラムを走行さ姥る前に、デバダ管理プログラ
ムによ抄ｍり込み点のアドレスをレジスタに設定した抄
、割少込み点の命令、データに対応してフラグをセット
したに、割り込み点の命令を他の命令に書き替えること
によって実現して−る。

しかし、■の方式は用意されたレジスタ数以下の１１１
１込み点しか設定できな≠欠点があるＯｆ２の方式では
割に込み点のアドレスが連続して−る場合には１対のレ
ジスタ対で無数の割勤込み点を設定できるが、割り込み
点のアドレスが、不連続な場合には■の方式と同様の欠
点がある。また■の方式では、データを割り込み点とし
て設定できないこと、不当命令に置き替えた命令の退避
およびデバグ終了後の回復が必要である゛欠点がある。

ｔた（勾の方式は、仮想アドレス方式の計算機に適用し
た場合、ベース・アドレスに対して相対番地が割り付け
られるまでは、アドレスが決まらず、デバグ対象ブーグ
ラムの主記憶アドレスが一般に祉二意に決まらないため
１主記憶の全容量分に対してフラグを用意しておく必要
があるとともに、ページングのたびに７ツダを再設定す
る必要がある。

本発明の目的は、これら従来の欠点を解消するため、デ
バグ対象プログラムに手を加えることなく、少ない金物
量で多数のＳシ込み点を設定でき、かつ情報処理装置の
処曹速度を低下させることがな―デバダ割如込み方式を
提供することにある。

本発明のデバグ割り込み方式は、アドレス変換バッファ
内のデバダ表示ビットとデパダ・ページ・アドレス・レ
ジスタによシブバグの対象となる仮想ページを指定し、
さらにフラグ・メモリによシ指定されたページ内に任意
の割り込み点を設定できるようにしたもので、情報処理
装置からのアクセス時に、上記アドレス変換バッファの
仮想ページに対応するデバダ表示ビットがオンであり、
かつ該仮想ページのアドレスが上記デバダ・ページ・ア
ドレス・レジスタのｌ　ｉｊ＆：ｉ録されており、しか
も該デバダ・ページ・アドレス・レジスタに対応したフ
ラグ・メモリのアクセスされた普報単位の７ラグ・ビッ
トがオンであるときには、デバダ１１１！＋込み信号を
発生し、また情報処理装置からのアクセス時に、上記ア
ドレス変換バッフγの仮想ページ＆：渕応するデバグ表
示ビツシがオンであるにもかかわらず、該仮想ページの
アドレスがいずれのデバグ・ページ・アドレス・レジス
タにも登録されてい＆いときには、プログラム１１卦込
み信号を発生することを特徴として−る。

以下、不発明の実施例を、図面によシ説明する。

第１図は、本発明の実施例を示すデバダ割り込み制御部
のプロッタ図であり、第２図社第１図にむけゐ一壷込拳
点の指定側を示す閣で奔る。

＃１図にお−て、ｌｋ１便蘇アドレス空関の識別子（以
下空間Ｘりよ称する）を格納するレジスタで１ｈ〉、仮
想麿関が単一のｆｌｌｊ＠処理装置には存在しな−０２
は該叙想空閏内の仮想アドレスを格納するレジスタでＴ
ｏ）ｓ仮想ページ（以下単にページと称すゐ）番号部Ｓ
とページ内アドレス部番から虞る。５はＩＩＩアドレス
から夷アドレスへのアドレス変換を行うアドレス変換バ
ッファ（以下τＬＢと称する）でＴｏＤ、各エン）りに
は従来の〒ＬＢに存在した実ページ番号ｒ□等の他に、
デパダ表示ピフ）（以下１ビツシと称す）６が付ｍされ
て−る。７，６はデパメ◆ページ令アドレス・レジス＃
（以下ＤＩムｌと称す）　”ｅ＆　ｌ　、９　＊　１０
はＤＰＡＩと胃になりたフラグ・メ４１（以下１舅と称
す）である・　ｊ１１ｍｌ″ＣはＤＩＰム凰と１夏は２
組存在するが、その数は特にｌＩ室し謙−０各ペ一ジ社
、第２ＩＩ（・）に示すこと（，１個の情報単位（偶え
ば１．ｓイシ）に分割されて−る。

第２図む）のよ与に、ＩＦ）［鯰ＩＩＩＩＩから威◆、
１語はそれぞれ情報単位とｌ対ｌに対応して該情報単位
を割）込み点に設定するか否かの７ラグ・ビットを持つ
。いま、空間ＩＤがムの仮想アドレス空間１１のページ
番号朧のページ１２とページ番号ｍ＋１のページ１３と
にまたがって被デバダ・プログラム１４が−り付けられ
ておシ、情報単位１５゜１６．１７に割り付けられた命
令やデータへのアクセス時にデパグ籾υ込みを発生させ
る場合を例にとる。このとき、プログラム１４のデパダ
を管理するプログラム番よ、主記憶上に作成されて−る
アドレス変換テーブルのうちページ１２．１３Ｕ対応す
るエンシリのシビットを　１　とし、さらに８１図のＩ
）ＰＡＲと１１’Ｍの対のうちの１組、例えげ７と９を
指定して、＠２図（＆）に示すとおりＤＰＡＲ７の空間
ＩＤ部１８にムを、ページ番号部１９に臘を設定しルジ
スタ内容の有効性を表示するＶピッ）２０を“ｌ　にす
る、ｉたｌＦＭ９に対しては情報単位１５．１６．１７
に対応する７テグ・ビットを“１　にセットする。

デバグ対象プνグラム１４が情報単位１６をアクセスす
る場合のデバグ割り込み動作について１再び第１図に従
って説明する。このとき空間ＩＤｌには＾が、レジスタ
２のページ番号部５には鳳が保持されている。情報処理
装置はアドレスの変換のためにＴＬＥδを参照しく最初
にヘーシ１２を参照した時点で主記憶上のアドレス変換
テーブルから該変換対が？ＬＢ幀登録されている）、Ｄ
ピッ）６が“１　であることによ抄デバグ対象に指定さ
れたページであることを知る。　同時に空間ＩＤＩとペ
ージ番号＆、紘比較器２１．２２に送られ、ＤＰＡＲ７
，８の空間ＩＤ部、ページ番号部と比較される。　ＤＰ
ＡＲ７には空間ＩＤ−人。

ページ番号部−ｍがあらかじめ設定されており、比較器
２１の出力は“１″となる。　さらにページ内アドレス
部４の上位ｌｏｇ、　ｍビット（罵ハページ内の情報単
位数）をアドレスとしてＦＭ９．１０がアクセスされる
ＯＦＭ９からは情報単位１５に対応する“１”″にセッ
トされたフラグ・ビットが統み出される。ＤＰＡＲ７の
Ｖビットは“１″にセットされているためＡＮＤゲート
２δの入力は全て“ｌ　となｌｌＯＲゲート２４を介し
てデバグ割シ込み信＠２６を発生する。　ムＮＤゲート
２６社Ｉ）ＰＡＲ８に有効な値が設定されていない（Ｖ
ピッ）　−０１かあるｖｈは、空間ＩＤがムでないか、
ｔた社ページ番号が麿で１に−（比較器２２の出力−′
″０）かのかずれかであるため閉じられてお染、ＦＭＩ
ＯＱ出力はデバダ割り込みに関与しない。

デバダ対象ページが１ページ存在する場合、主記憶上に
作成するアドレス変換テーブルには該当―　　　詐 する１ページの全てにつ≠てＤピッシー　１　とするこ
とによって、該ページがアクセスされたときＴＬ１１５
によって情報処理装置に対してデバグ対象ページである
旨を知らせることがで龜る。しかし、ＤＰＡＲ，ＦＭの
対が１組より一少なければ、？Ｌｌｉから読み出したＤ
ビットが　１にもかかわらず、ＤＰＡＲのψずれに４該
当ページが登録されて−を一場合が生ずる。　このと龜
にｌｌ１ＯＲゲート２７の出力が“０″、インバータ２
８の出力がｌ”、ＡＮＤゲー）２９の出力が“１”とな
りプ四グラム割ね込み信号３０を発生する。　情報処理
　。

装置はブリグラム割抄込みによりデパ、グを管理するプ
ログラムに制御を渡し、ＤＰＡＲとＦＭのうちの１組に
プログラム割知込みの原因となった被デバグ・プログラ
ムのｍｅ付けられているページ番号、および割り込み点
指定の７ラグをロードする契機を与える０　このプワグ
ラム割り込４４ｍ能を用いれば、デバダ管理プログラム
は最初に被デパグ・プログラムの格納ページに対応する
主記憶上のアドレス変換テーブルにＤビット−１″の表
示だけを行い、被デパグ・プログラムが実行される時点
でＤＰＡＲ、ＦＭへの情報の設定を行うこともできる。

なお、本例ではＦＭの１語は１ビツトから成っているが
、命令、データの別により割り込み種別を分秒るなどの
ために複数ビットを持たせることも可能である。　剥え
ば、１語２ビツシにして、１１″″のときには命令とデ
ータの両方ともに割り込みを行い、′１０”のときには
命令のみ、０１のときにはデータのみの割り込みをそれ
ぞれ行うようにできる。

以上説明したように、本発明によれ社、ハードウェアで
用意したフラグメモリを、デバグ・ページ・アドレス・
レジスタとアドレス羨換バッファ内のデバグ・ビットニ
よって級デバグ・プログラムが割り付けられたページに
対して任意に対応付けることができるため、少なか金物
量で割り込み点の膜室が鋒に無制限に可能となる利点が
ある。

さらに、フラグ・メモリ、デバグ・ページ・アドレス・
レジスタは、アドレス変換バッファと並列に索引できる
ため、情報処理装置の処理速度にはとんど影響を与えな
一利点がある。

【図面の簡単な説明】

第１問は本発明の実施例を示すデバグ割抄込み制御部の
ブロック図、第２図は第１図における割り込み点の指定
例を示す図である。 １：仮想アドレス空間識別子レジスタ、２：仮想アドレ
ス・レジスタ、３：仮想アトＣスのページ番号部、４：
ページ内アドレス、６：アドレス変換バッファ　６３デ
バグ表示ピッ）、７．８！テハグ・ページ・アドレス・
レジスタ％９−１０”フラグ・メモリ、１１：仮想アド
レス、空間、１２゜１３：仮想ページ、１４：被デバグ
・ブ四グラム、１５．１６．１７！割り込み点に指定さ
れた情報単位、１８：デパグ・ページ・アドレス・レジ
スタの仮想アドレス空間識別子部、１９：デバグ・ペー
ジ・アドレス・レジスタのページ番号部、２０ニア’バ
グ・ページ・アドレス・レジスタの有効性表示ビット、
２１７２２　！比較器、２３　、２６　、２９　：ムＮ
Ｄゲート、２４ｔ２７：ｏｎゲー）％　２５　：デバダ
割り込み信号、２８：インバータ、３０ニブログラム割
り込み信号。 第１図 第２図 （Ｑ）

Claims (1)

【特許請求の範囲】
1. 仮−想アドレス方式を用−る情報処理装置にお−て１叙
   想ページ・アドレスから実ページ・アドレスへの変換対
   に、被デパダ・プルグラムが割ｐ付砂られて−ることを
   表示するデパグ褒示ビットを付加シたアドレス表換バッ
   ファと、被デパダ・プ買ダラムが蒙り付けられた仮想ベ
   ージのアドレスを保持する１ＩｌｖＬＩ！歇領のデパダ
   ・ページ・アドレス・レジスタと、該デバダ・ページ・
   アドレス・レジスタの各々に対応して付設され、かつ仮
   想ページ内の番情報単位がアクセスされたときデパダー
   伽込みを俺生するか否かを示すブラダ・ビットを格納し
   たブラダ・メモリとを有し、情報処理装置からのアナセ
   ス時に、上記アドレス変換バッファの仮想ページに対応
   するデパダ表ボビットがオンで１ｈ拳、かつ蒙仮想ペー
   ジのアドレスが上ｆｆｉデパダ・ページ・アドレス・レ
   ジネタのＩｌｌに登録されてお染、しかも該デパグ・−
   ページ・アドレス・レジスタに対応したブラダ・メ毫り
   のアクセスされた情報単位の７ツダ・ビットがオンであ
   ると亀に嬬、デバダ割り込み信号を発生し、また情報処
   理装置からのアナセス時に、上記アドレス変換バッファ
   の仮想ページに対応するデバダ表示ビツシがオンである
   にもかかわらず、該仮想ページのアドレスがいずれのデ
   パダ・ページ・アドレス・レジスタにも登録されていｔ
   ″−ときに社、プｐダラム割染込み信号を発生すること
   を特徴とするデバダ割夕込み方式。