JPH01228132A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH01228132A
JPH01228132A JP63055443A JP5544388A JPH01228132A JP H01228132 A JPH01228132 A JP H01228132A JP 63055443 A JP63055443 A JP 63055443A JP 5544388 A JP5544388 A JP 5544388A JP H01228132 A JPH01228132 A JP H01228132A
Authority
JP
Japan
Prior art keywords
protective film
layer
etching
etching process
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63055443A
Other languages
English (en)
Other versions
JP2664924B2 (ja
Inventor
Takashi Shibata
柴田 隆嗣
Yoshiaki Sumino
角野 義明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63055443A priority Critical patent/JP2664924B2/ja
Publication of JPH01228132A publication Critical patent/JPH01228132A/ja
Application granted granted Critical
Publication of JP2664924B2 publication Critical patent/JP2664924B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体製造技術に関し、特に半導体ウェハ(
以下、単に「ウェハ」と略称する。)の前処理工程にお
いて、パッシベーション保護膜の形成に適用して有効な
技術に関する。
〔従来の技術〕
近年のLSIプロセスについて紹介されている例として
は、株式会社工業調査会、昭和62年11月18日発行
、「電子材料別冊、超LSI製造・試験装置ガイドブッ
ク」P41〜P51がある。
上記文献においては、CVD法による前処理工程が種々
説明されているが、最近では半導体装置ットの回路形成
面の最上層において、レジンフィラーあるいは無用な押
圧力の印加による絶縁膜の破壊等を防止するため、ポリ
イミド樹脂等の合成樹脂を塗布して保護膜を形成するこ
とが知られている。
ところで、上記のような保護膜の形成後に、ワイヤボン
ディングを行なう場合、ポンディングパッドの上の保護
ズならびに絶瞳膜にエツチング処理を繰り返してボンデ
ィング用窓を形成する工程が必要となる。当該工程を第
6図(a)〜(e)によって説明する。
同図(a)において、61は半導体基板、62はアルミ
ニウム(Aj)からなるポンディングパッドを示してい
る。
まず、半導体基板61に所定の特性領域(図示せず)お
よび上記ポンディングパッド62等が形成された後、リ
ン・シリケートガラスあるいはナイトライドからなる絶
縁膜63を形成し、さらにその上層にアルミニウムを薄
く被着したキレート膜64が形成される。さらに、第6
図(a)では、上記キレート膜64上にポリイミド樹脂
等の合成樹脂からなる保護膜65が形成されている(同
図(a))。
このように形成された半導体基板61上のポンディング
パッド62の上層にボンディング用窓66を形成して上
記ポンディングパッド62を露出状態とするためには、
以下に説明する工程が必要となっている。
すなわち、まずポンディングパッド62の最上層の保護
膜65の除去が行なわれるが、この工程では、まず保護
膜65の上層にレジスト材67aが塗布される(同図う
))。このレジスト材67aは、保護膜65のエツチン
グ特性よりネガレジストが用いられる。このネガレジス
トは、光の照射部分の化学的特性が変化するものであり
、これに用いられるフォトマスク68aも同図ら)に示
されるように、エツチング除去を行なう部分のみが遮光
された遮光パターン70aを有するものである。
次に、上記遮光パターン70aの部分に対応するレジス
ト材67aの一部が除去されて、該範囲の保護膜65の
表面が露出状態となる。続いて、該露出状態となった保
護膜65に対してエツチングを行い、当該保護膜65の
所定範囲が除去され、さらにその下層のキレート膜64
がエツチング処理されて絶縁膜63が所定範囲にわたっ
て露出状態となる(同図(C))。
続いて、上記によって露出状態となった絶縁膜63の所
定範囲に再度レジスト材67bが塗布される。このレジ
スト材67bはポジレジストでありフォトマスク68b
の遮光パターン70bのない部分に対応したレジスト部
分がエツチング除去される構造のものである(同図((
支))。このようにして下層のポンディングパッド62
が露出状態とされる(同図(e))。
〔発明が解決しようとする課題〕
以上のように、上層の保護膜65と下層の絶縁膜63と
ではエツチング特性が異なるため、ボンディング用窓6
6を開孔しポンディングパッド62を露出状態とするた
めには、ネガ極性のフォトレジスト工程とポジ極性のフ
ォトレジスト工程とを独立した工程でそれぞれ行なわな
ければならなかった。このようにフォトレジスト工程数
が複数となるため、効率的な半導体装置製造にとって大
きな障害となっていた。
また、上記のように従来技術ではネガ極性によるエツチ
ングとポジ極性によるエツチングで2回のフォトマスク
による位置合わせを必要としているため、これらのフォ
トマスクの位置ずれをある程度考慮して最初の保護膜6
5のエツチング範囲は、第6図に示すように、パッドエ
ツジから広い範囲!、(第6図(e))でとらざるを得
なかった。
そのために、ポンディングパッド62の周囲の絶縁膜6
3の一部(11L)が露出状態となり、この露出部分の
絶縁膜63上に同図に破線で示すようにボンディングポ
イントのずれたワイヤボンディング等がなされると、絶
縁膜63を破壊するばかりか、半導体基板61の特性領
域に特性変化を生じたり、電気的不良を生じる可能性も
あった。
本発明は、上記課題に着目してなされたものであり、そ
の目的は半導体装置の製造プロセス工程を効率的に行な
い、ウェハ処理工程の工完短縮を実現するとともに、半
導体ペレットの保護信頼性を高めることのできる技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、ポジレジスト又はネガレジストでの異なるレ
ジスト極性を必要とする2以上の積層された複数層に対
して連続的にエツチングを行う際に、まず上層のレジス
ト極性に対応したフォトレジスト工程を実施して上層の
所定範囲を除去する第1のエツチング処理を行なった後
に、当該上層のエツチング処理後の残存部を保護マスク
として該範囲の下層の第2のエツチング処理を行なうも
のである。
〔作用〕
上記した手段によれば、上層と下層とで本来ならばレジ
スト極性の異なるフォトレジスト材を用いる必要がある
場合にも、フォトマスクを用いた1回の露光工程で上層
と下層との連続的なエツチング処理が可能となり、半導
体装置の製造におけるウェハプロセスを効率化できる。
また、フォトマスク工程が1回で済むため、複数回のマ
スク毎の位置合わせによる位置ずれを考慮する必要がな
くなり、上層と下層とのエツチングエツジを一致させる
ことが可能となる。このため、上層の保護膜によって下
層の絶縁膜等を確実に保護することが可能となる。
〔実施例1〕 第1図(a)〜(d)はそれぞれ本発明の一実施例であ
るウェハプロセスの一部を示す説明断面図、第1図(e
)はボンディング用窓部の平面図、第2図は本実施例に
よって得られた半導体装置の構造説明のための概略断面
図、第3図はウェハ上の特性領域の形成からパッケージ
組み立てに至る半導体装置の製造手順を示すフロー図、
第4図はウエノ1上におけるペレットの形成状態を示す
部分拡大図である。
本実施例の半導体装置1は、シリコン(Si)等からな
る円柱形状の半導体単結晶のインゴットを径方向にスラ
イスして得られるウェハを分割して得られるR OM 
(Read 0nly Memory)等の機能を有す
るペレッ)2aを有するものであり、当該ペレッ)2a
はウェハ上において第4図に示されるようにT E G
 (Test Element Group)の形成領
域でもあるダイシングライン24を境界としてマトリク
ス状に配列形成されている。ここで、ウェハ、すなわち
半導体基板2上の各層の形成状態を簡単に説明すると、
第2図において、3Aおよび3BはそれぞれNウェル、
Pウェルからなる特性領域、4はその上層に形成された
フィールド酸化膜、5はゲート電極、6は拡散層をそれ
ぞれ示している。
上記各層の形成後に、ROM情報の書き込みが行なわれ
ると、フィールド酸化膜4の上層にリン・シリケートガ
ラス(PSG)からなる層間絶縁膜7が低温気相成長法
等の公知技術により形成され、所要部分にコンタクトス
ルーホール、あるいは短絡防止用の不純物の導入が行な
われた後、アルミニウムからなる配線層8、およびポン
ディングパッド10が同時に形成される。さらに、上記
ポンディングパッド10の形成後、水素アニールによる
熱処理が施される。
続いて、上記ポンディングパッド10の上面にリン・シ
リケートガラスあるいはナイトライド等からなる絶縁膜
11が形成されるとともに、さらにその上層にアルミニ
ウムを薄く被着したキレート膜12が形成されろく第1
図(a)参照)。当該キレート膜12は、後述の保護膜
13をエツチングする際の被エツチング材料の残着を防
止し、エツチング除去効率を向上させるためのものであ
る。
このキレート膜12の上層にはさらにポリイミド樹脂系
の合成樹脂からなる保護膜13が塗布形成されている(
第1図(a))。上記保護膜13は、第2図においては
ポンディングパッド10の上面を除くペレット2aのほ
ぼ全域にわたって形成された状態となっており、該保護
膜13はパッケージング等の後工程時における絶縁膜1
1の破壊等を防止するために形成されている。
ところで、上記絶縁膜11および保護膜13にはポンデ
ィングパッドlOの直上にボンディング用窓14が開孔
されているが、以下に該ボンディング用窓14の開孔工
程について第1図(a)〜(d)をもとに説明する。
まず、上層の保護膜13の開孔に際しては、該保護膜1
3上の全面にわたってレジスト材15が塗布される(同
図(a))。ここで用いられるレジスト材15としては
、いわゆるネガレジストであり、保護膜13の形成材料
との特性適合性から用いられているものである。したが
って、フォトマスク16としても同図(a)に示される
ように、エツチング除去を行なう部分に遮光パターン1
7の形成されたものが用意されてフォトマスク16を介
したフォトレジスト工程が実施される。これによりレジ
スト材15の感光処理が完了した後、上記遮光パターン
17に対応する部分のレジスト材15が除去され、保護
膜13の所定範囲が露出状態となる(同図(b))。次
に、上記レジスト材15をマスクとして、ヒドラジン等
のエツチング材によって保護膜13が除去され、下層の
キレート膜12が露出された状態となる。さらに、上記
キレート膜12がエツチング除去されて、その下層の絶
縁膜11の所定表面が露出状態となる(同図(C))。
このとき、上記の保護膜13をエツチング処理した際の
レジスト材15は、保護膜13上に残着させたままの状
態こしておく。
次に、上記残着状態のレジスト材15および保護膜13
をマスクとして、絶縁膜11の露出範囲をエツチング除
去する。
上記エツチング処理によって、下層に位置されるポンデ
ィングパッドlOの表面が所定範囲にわたって露出状態
となり、ボンディング用窓14の開孔が完了する(同図
(d)および(e))。
このように、本実施例では上層に位置される保護膜13
を所定範囲でエツチング除去した後、このときのレジス
ト材15およびエツチング処理後の保護膜13をマスク
として下層の絶縁膜11のエツチング処理を行なう。こ
のため、1回のフォトマスク工程で、保護膜13と絶縁
膜11のエツチング処理が順次可能となり、従来必要で
あった2回のフォトマスク工程が1回に短縮される。し
たがって、ウェハの前処理工程における処理効率を向上
させるとともに工完短縮が実現でき、半導体装置1の製
造効率を高めることができる。
また、本実施例によれば複数回のフォトマスクの位置合
わせを必要としないため、保護膜の工・戸チングの段階
から一貫した孔径lを保つことができ、同図(d)に示
すように開孔部のエツジラインが一致したボンディング
用窓14の開孔が可能となる。
以上のようにしてウェハでの前処理工程が完了した後、
該ウェハの裏面が所定の深さで切削されて、該裏面に付
着した異物等が除去され該裏面が清浄化される。続いて
各ベレット2aの91 域(D N気的特性を検査する
プローブ検査等が行なわれた後、図示されないダイシン
グ装置により各ペレット2a毎に分割される。このよう
にして得られたペレッ)2aは、4270イあるいはコ
バール等の導電性金属板を所定形状に加工して得られた
リードフレーム18の主面に銀ペースト20等の接着剤
により装着される。
次に、前述の工程でボンディング用窓14が開孔されて
露出状態とされたポンディングパッドlOがリードフレ
ーム18のインナーリード18aと、銅(Cu)、金(
Au)あるいはアルミニウム(Ajり等からなる導電性
のワイヤ21で電気的に結線されるワイヤボンディング
が行なわれる。
このワイヤボンディング工程について、以下に説明する
まず、図示されないキャピラリ等のボンディングツール
の先端から突出されたワイヤ21の一端が放電トーチに
より加熱され球状のボンディングボール22が形成され
、このボンディングボール220部分が前述のボンディ
ング用窓14の開孔により露出状態とされたポンディン
グパッド10の表面に超音波振動の印加とともに加熱状
態で押圧(熱圧着)されて、ボンディングボール22と
ポンディングパッド10とが超音波併用熱圧着ボンディ
ングにより接合される。
このとき、本実施例によれば、前述の第1図(d)から
も明かなように、ボンディング用窓14の開孔内壁のエ
ツジが一致しており、ポンディングパッド10の周囲の
絶縁膜11の上面が保護膜13によりほぼ完全に覆われ
た状態とされている。このため、仮にボンディングポイ
ントが露出状態のポンディングパッド10からずれた場
合にも、保護膜13の弾性により絶縁膜11の破壊を有
効に防止できる。
次に、ボンディングツールは、ワイヤ21をたぐり出し
ながら所定形状のループを描くようにしてインナーリー
ド18aの所定表面に着地し、超音波振動の印加によっ
て該ワイヤ21の腹部をインナーリード18aに対して
熱圧着接合する。
上記ワイヤボンディング工程を完了した後、上記リード
フレーム18のインナーリード18aより内側の部分は
、エポキシ樹脂等のレジン23によってモールドが行な
われる。当該レジンモールドは、所定形状のキャビティ
を備えた金型内にインナーリード18aを載置し、該金
型内に溶融状態のレジン23を高圧注入した後に硬化さ
せることにより行なわれる。
このレジンモールド工程の完了後、リードフレーム18
の各リード18bが独立状態に切断成形および折曲加工
されて、第2図に示すような半導体装置1が得られる。
〔実施例2〕 第5図は、本発明の他の実施例であるウェハプロセスの
一部を示す説明断面図である。
本実施例が上記実施例1と異なる点は、保護膜13を形
成する合成樹脂膜に所定波長の光の照射により化学的特
性を変化する感光特性を有する樹脂を採用している点で
ある。
すなわち、第5図において、半導体基板2上に形成され
た絶縁膜11およびキレート膜12については上記実施
例1の構造と同じであるが、当該キレート膜12の上層
に形成された保護膜13は、それ自体が感光特性を有す
る材質で形成されている。この感光特性についてはネガ
特性あるいはポジ特性のいずれの極性を有するものでも
よく、各特性に対応したフォトマスク16によって感光
処理が行なわれる。
第5図では、上記保護膜13がネガ特性を有する場合で
説明しており、フォトマスク16の遮光パターン17に
対応した部分がエツチングで除去されるようになってい
る。
このように、本実施例2によれば保護膜13自体が感光
特性を有しているため、レジスト材15の塗布および該
レジスト材15のエツチング処理が不要となり、フォト
マスク工程の後、直接保護膜13をエツチングで除去す
ることが可能である。
このため、ウェハプロセスをさらに効率化することがで
きる。
なお、以降の各工程については、実施例1と同様である
ため説明を省略する。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆるROM素子としてのベ
レットを搭載した半導体装置の製造方法に適用した場合
について説明したが、これに限定されるものではなく、
RA Mあるいは他のメモリ素子、あるいはまたロジッ
ク素子等、ポンディングパッド上に窓の開孔を必要とす
る他の素子に広く適用できる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
すなわち、上層と下層とで本来ならばレジスト極性の異
なるフォトレジスト材を用いる必要がある場合にも、フ
ォトマスクを用いた1回の露光工程で上層と下層との連
続的なエツチング処理が可能となり、半導体装置の製造
におけるウェハプロセスを効′率化できる。
また、フォトマスク工程が1回で済むため、複数回のマ
スク毎の位置合わせによる位置ずれを考慮する必要がな
(なり、上層と下層とのエツチングエツジを一致させる
ことが可能となる。このため、上層が合成樹脂の保護膜
として機能する場合等、下層の絶縁膜等を確実に保護す
ることが可能となる。
【図面の簡単な説明】
第1図(a)〜(d)はそれぞれ本発明の一実施例であ
るウェハプロセスの一部を示す説明断面図、第1図(e
)はボンディング用窓部の平面図、第2図は上記実施例
によって得られた半導体装lの構造説明のための概略断
面図、 第3図は実施例におけるウェハ上の特性領域の形成から
パッケージ組み立てに至る半導体装置の製造手順を示す
フロー図、 第4図は上記実施例におけるウェハ上のペレットの形成
状態を示す部分拡大図、 第5図は本発明の他の実施例であるウェハプロセスの一
部を示す説明断面図、 第6図(a)〜(e)は従来技術におけるウェハプロセ
スの一部を示す説明断面図である。 1・・・半導体装置、2・・・半導体基板、2a・・・
ペレット、3A・・・Nウェル層、3B・・・Pウェル
層、4・・・フィールド酸化膜、5・・・ゲート電極、
6・・・拡散層、7・・・層間絶縁膜、8・・・配線層
、10・・・ポンディングパッド、11・・・絶縁膜、
12・・・キレート膜、13・・・保護膜、14・・・
ボンディング用窓、15・・・レジスト材、16・・・
フォトマスク、17・・・遮光ハターン、18・・・リ
ードフレーム、18a・・・インナーリード、18b・
 ・ ・リード、20・ ・ ・銀ペースト、21・・
・ワイヤ、22・・・ボンディングボール、23・・・
レジン、24・・・ダイシングライン1.61・・・半
導体基板、62・・・ポンディングパッド、63・・・
絶縁膜、64・・・キレート膜、65・・・保護膜、6
6・・・ボンディング用窓、67a・・・レジスト材(
ネガ)、67b・・・レジスト材(ポジ)、68a、6
8b・・・フォトマスク、70a、70b・・・遮光パ
ターン。 代理人 弁理士 筒 井 大 和 第6図 6′2 (e)

Claims (1)

  1. 【特許請求の範囲】 1、ポジレジスト又はネガレジストでの異なるレジスト
    極性を必要とする少なくとも第1および第2の層が積層
    された状態の複数層に対して連続的にエッチングを行う
    際に、まず上層である第1の層のレジスト極性に対応し
    たフォトレジスト工程を実施して第1の層の所定範囲を
    除去する第1のエッチング処理を行なった後に、当該第
    1の層のエッチング処理後の残存部を保護マスクとして
    該範囲の第2の層に対して第2のエッチング処理を行な
    うことを特徴とする半導体装置の製造方法。 2、第1のエッチング処理後に、該第1のエッチング処
    理に用いたフォトレジスト材をそのまま残着させた状態
    で、このフォトレジスト材と上記第1の層の残存部とで
    積層保護マスクを構成し、当該積層保護マスクによって
    第2のエッチング処理を行なうことを特徴とする請求項
    1記載の半導体装置の製造方法。 3、上層である第1の層の形成材料が光の照射によって
    特性を変化する感光特性を有しており、レジスト材を用
    いることなく第1のエッチング処理を行なうことを特徴
    とする請求項1記載の半導体装置の製造方法。
JP63055443A 1988-03-08 1988-03-08 半導体装置の製造方法 Expired - Fee Related JP2664924B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63055443A JP2664924B2 (ja) 1988-03-08 1988-03-08 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63055443A JP2664924B2 (ja) 1988-03-08 1988-03-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH01228132A true JPH01228132A (ja) 1989-09-12
JP2664924B2 JP2664924B2 (ja) 1997-10-22

Family

ID=12998737

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63055443A Expired - Fee Related JP2664924B2 (ja) 1988-03-08 1988-03-08 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2664924B2 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59229829A (ja) * 1983-05-23 1984-12-24 Rohm Co Ltd 半導体装置の製造方法
JPS6015948A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置の製造法
JPS6337640A (ja) * 1986-07-31 1988-02-18 Nec Corp 半導体装置の製造方法
JPS6386550A (ja) * 1986-09-30 1988-04-16 Pioneer Electronic Corp 多層配線層の形成方法
JPS63299253A (ja) * 1987-05-29 1988-12-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH01166527A (ja) * 1987-12-23 1989-06-30 Oki Electric Ind Co Ltd 半導体集積回路の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59229829A (ja) * 1983-05-23 1984-12-24 Rohm Co Ltd 半導体装置の製造方法
JPS6015948A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置の製造法
JPS6337640A (ja) * 1986-07-31 1988-02-18 Nec Corp 半導体装置の製造方法
JPS6386550A (ja) * 1986-09-30 1988-04-16 Pioneer Electronic Corp 多層配線層の形成方法
JPS63299253A (ja) * 1987-05-29 1988-12-06 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH01166527A (ja) * 1987-12-23 1989-06-30 Oki Electric Ind Co Ltd 半導体集積回路の製造方法

Also Published As

Publication number Publication date
JP2664924B2 (ja) 1997-10-22

Similar Documents

Publication Publication Date Title
KR101043313B1 (ko) 반도체 장치 및 그 제조 방법
US6329606B1 (en) Grid array assembly of circuit boards with singulation grooves
JP3701542B2 (ja) 半導体装置およびその製造方法
KR0178134B1 (ko) 불연속 절연층 영역을 갖는 반도체 집적회로 소자 및 그 제조방법
CN100395886C (zh) 半导体器件的制造方法
JPS61111561A (ja) 半導体装置
KR20020091327A (ko) 측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지 및 그제조 방법
US7678706B2 (en) Method of manufacturing a semiconductor device
JP3262728B2 (ja) 半導体装置及びその製造方法
US20060097408A1 (en) Semiconductor package device and method for fabricating the same
JPH0936166A (ja) ボンディングパッド及び半導体装置
JPH01228132A (ja) 半導体装置の製造方法
JP2004235612A (ja) 半導体装置の製造方法
JP2001308036A (ja) 半導体装置の製造方法
JPH097975A (ja) 半導体装置およびその製造方法
CN1983573A (zh) 半导体器件及其制造方法
JP3521383B2 (ja) 半導体装置及びその製造方法
KR100556351B1 (ko) 반도체 소자의 금속 패드 및 금속 패드 본딩 방법
KR100301061B1 (ko) 씨.에스.피(csp)용 반도체 칩 및 그 제조방법
KR0146214B1 (ko) 리드 온 칩 웨이퍼용 마스크 및 그를 이용하여 웨이퍼상에 접착제를 형성시키는 제조방법과 그를 이용한 웨이퍼의 구조
JPH0479333A (ja) 半導体集積回路
JP3751731B2 (ja) 半導体装置の製造方法
JP3231620B2 (ja) 半導体基板及びこれを用いた半導体装置
KR100206916B1 (ko) 반도체 칩의 디아이액에 대한 패드 보호방법
US7098075B1 (en) Integrated circuit and method of producing a carrier wafer for an integrated circuit

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees