KR100206916B1 - 반도체 칩의 디아이액에 대한 패드 보호방법 - Google Patents
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Abstract
본 발명은 반도체 칩의 디아이(DI)액에 대한 패드보호방법에 관한 것으로, 종래에는 웨이퍼의 백 그라인딩 공정시 사용되는 DI액이 상기 웨이퍼 내의 패드와 스크라이브 레인의 사이에 형성된 오픈 공간부로 유입되고, 그 유입된 DI액에 의해 패드가 오염되므로 인해, 상기 패드의 골드 와이어 본딩(gold wire bonding) 공정시 본딩이 되지 않거나, 설사 본딩은 되더라도 각종 시험을 거치는 동안에 상기 골드 와이어가 탈거되어 결국 칩의 불량을 초래하게 되는 문제점이 있었던 바, 본 발명에서는 상기 웨이퍼의 회로설계 공정 중의 레이아웃 과정에 있어서, 상기 웨이퍼의 패드와 스크라이브 레인의 사이가 웨이퍼 PIQ 에칭과정에서 식각되지 않도록 마스크를 설계하여 상기 웨이퍼의 절단시 DI액의 유입을 미연에 방지함으로써, 상기 패드의 오염원을 제거하고, 이를 통해 상기 패드의 골드 와이어 본딩성을 향상시키게 되는 효과가 있다.
Description
제1도는 종래의 기술에 따른 반도체 칩을 보인 평면도.
제2a도와 b도는 제1도의 'A'부 및 'B'부를 각각 상세히 보인 평면도.
제3a도와 b도는 본 발명에 의한 반도체 칩과 패드와의 위치를 보인 평면도.
* 도면의 주요부분에 대한 부호의 설명
11, 11' : 패드 12 : 스크라이브 레인
13 : 크로즈부
본 발명은 반도체의 제조공정에 관한 것으로, 특히 웨이퍼의 후면 그라인딩(grinding)시 디아이 액(DI water)에 의해 패드가 오염되는 것을 방지하도록 하는 웨이퍼의 패드 보호구조에 관한 것이다.
일반적으로 회로 설계 공정과, 마스크제작 공정과, 단결정 제조 공정과, 웨이퍼 처리 공정과, 조립 공정과, 검사 공정으로 이루어지는 웨이퍼의 제조공정에 있어서, 상기 웨이퍼 처리 공정의 하나인 전극증착 과정을 마친 웨이퍼에 피아이큐 패시베이션(PIQ Passivation) 과정을 추가하여 상기 웨이퍼의 외표면에 보호막을 형성하고 있다.
제1도에 도시된 바와 같이, 상기 웨이퍼를 절단하여 필요한 반도체 칩을 형성하는 과정에서 상기 PIQ 막이 오픈되는데, 이때, 상기 반도체 칩(1)을 필요에 의해 오픈시키면 다수개의 패드(2)가 노출되고, 그 노출된 패드(2)는 상기 반도체 칩(1)의 절단로를 이루는 스크라이브 레인(scribe lane)(3)과 근접되게 형성되어 있다. 따라서, 상기 패드(정확하게는 최가장자리에 위치지워지는 패드)(2')와 스크라이브 레인(3) 사이의 두께가 얇게 되고, 그로 인해 상기 PIQ 막의 식각과정 등의 엠피 포토(MP photo)공정 이후에 상기 PIQ가 끊어지는 문제점이 있었던 바, 제2a도 및 b도에 도시된 바와 같이, 최근에는 상기 패드(2)와 스크라이브 레인(3)의 사이에 미리 오픈부(4)(4')를 형성함으로써, 상기 PIQ의 끊김불량을 미연에 방지하도록 하고 있는 실정이다.
그러나, 상기와 같은 종래의 기술은 상기 웨이퍼의 백 그라인딩 공정시 사용되는 DI액이 상기 패드(2')와 스크라이브 레인(3)의 사이에 형성된 오픈부(4)(4')로 유입되고, 그 유입된 DI액에 의해 알루미늄 성분인 패드(2')가 오염되므로 인해, 상기 패드(2')의 골드 와이어 본딩(gold wire bonding) 공정시 본딩이 되지 않거나, 설사 본딩은 되더라도 각종 시험을 거치는 동안에 상기 골드 와이어(미도시)가 탈거되어 결국 칩의 불량을 초래하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 웨이퍼의 후면 그라인딩시 DI액의 유입에 의한 상기 패드의 오염을 방지할 수 있는 웨이퍼의 패드보호방법을 제공하는데 있다.
이와 같은 본 발명의 목적은, 회로설계 공정의 레이아웃 디자인(layout design) 단계에 있어서, MP 마스크의 스크라이브 레인과 패드 사이에 형성되는 오픈 공간부가 크로즈(close)되도록 마스크를 설계하여, 상기 오픈 공간부가 웨이퍼의 PIQ 에칭공정으로 식각되지 않도록 하는 것을 특징으로 하는 반도체 칩의 디아이(DI)액에 대한 패드보호방법을 제공함으로써 달성된다.
이하, 본 발명에 의한 웨이퍼의 패드보호방법을 첨부된 도면에 도시된 일실시예에 의거하여 설명하면 다음과 같다.
제3a도와 b도는 본 발명에 의한 웨이퍼의 패드보호방법을 적용하여 구성되는 반도체 칩의 일례를 보인 평면도로서 이에 도시된 바와 같이, 상기 회로설계 공정의 하나인 레이아웃 디자인(layout design)과정에서 칩(10)의 패드(11)와 스크라이브 레인(12)의 사이에 형성되던 오픈 공간부를 크로즈부(13)(13')가 되도록 설계하여, 반도체 칩(10)의 중앙부에 다수개의 패드(11)가 PIQ 에칭공정으로 노출되게 형성되고, 상기 패드(11)와 스크라이브 레인(12)의 사이의 공간부는 웨이퍼의 PIQ 에칭공정중에 식각되지 않도록 형성된다.
상기와 같이 구성되는 반도체 칩(10)은, 상기 패드(정확하게는 상측부의 패드 또는 하측부의 패드)(11')가 손상되지 않게 스크라이브 레인(12)을 따라 상기 웨이퍼가 절단되고, 이러한 웨이퍼의 절단 과정에서 상기 패드(11')와 스크라이브 레인(12)의 사이가 오픈되지 않음으로 인해 DI액이 상기 패드로 유입되는 것을 방지하게 되는 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 칩의 DI액에 대한 패드보호방법은, 회로설계 공정 중의 레이아웃 과정에서 웨이퍼의 패드와 스크라이브 레인의 사이가 웨이퍼 PIQ 에칭과정에서 식각되지 않도록 하여 상기 웨이퍼의 절단시 DI액의 유입을 미연에 방지함으로써, 상기 패드의 오염원을 제거하고, 이를 통해 상기 패드의 골드 와이어 본딩성을 향상시키게 되는 효과가 있다.
Claims (1)
- 회로설계 공정의 레이아웃 디자인 단계에 있어서, MP마스크의 스크라이브 레인과 패드 사이에 형성되는 오픈 공간부가 크로즈 되도록 하여, 상기 오픈 공간부가 웨이퍼의 PIQ 에칭공정으로 식각되지 않도록 하는 것을 특징으로 하는 반도체 칩의 디아이(DI)액에 대한 패드 보호방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026720A KR100206916B1 (ko) | 1996-07-02 | 1996-07-02 | 반도체 칩의 디아이액에 대한 패드 보호방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026720A KR100206916B1 (ko) | 1996-07-02 | 1996-07-02 | 반도체 칩의 디아이액에 대한 패드 보호방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012146A KR980012146A (ko) | 1998-04-30 |
| KR100206916B1 true KR100206916B1 (ko) | 1999-07-01 |
Family
ID=19465327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960026720A KR100206916B1 (ko) | 1996-07-02 | 1996-07-02 | 반도체 칩의 디아이액에 대한 패드 보호방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100206916B1 (ko) |
-
1996
- 1996-07-02 KR KR1019960026720A patent/KR100206916B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012146A (ko) | 1998-04-30 |
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