JPH01204435A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH01204435A
JPH01204435A JP63320802A JP32080288A JPH01204435A JP H01204435 A JPH01204435 A JP H01204435A JP 63320802 A JP63320802 A JP 63320802A JP 32080288 A JP32080288 A JP 32080288A JP H01204435 A JPH01204435 A JP H01204435A
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Jr Edward P Martin
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Pradip K Roy
プラディップ　カマー　ロイ
Scott F Shive
スコット　フランシス　シャイブ
Ashok K Sinha
アショク　カマー　シンハ
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は薄い酸化物領域を仔する半導体集積回路の製造
方法および該方法により製造された集積回路に関する。
［従来の技術］ 集積回路の複雑性が高まるにつれて、回路内のデバイス
の寸法は必然的に小さくなる。実際、集積回路技術は急
速にサブミクロンオーダーのサイズに近づいている。−
射的に、当業者ならば電界効果トランジスタのソース、
ゲートおよびドレインのサイズの縮小を最初に考えるが
、寸法を縮小しなければならないデバイス素子には例え
ば、ゲート誘電体に通常使用される誘電体膜なども含ま
れる。現在、これらの大部分のデバイス素子の１７さと
してはＦｉ十ｎｍ未満が望ましいとされている。
しかし、ゲート透電体が薄くなるにつれて、低欠陥密度
（Ｄθ）および誘電体加工性を含む誘電体の品質の重要
性がデバイス性能に対、して高まる。
８うまでもなく、低欠陥密度および誘電体加工性は他の
集積回路においても重堡である。
実際、ＶＬＳＩ回路では誘電体層の品質がデバイス性能
を決定する主要なファクターになりつつある。ゲート電
極に印加される電圧によりソースとドレイン領域との間
のチャネル中の電流量をコントロールする電界効果トラ
ンジスタ（ＦＥＴ）の場合、電極はコンデンサを含み、
また、代表的な誘電体はシリコン酸化物である。ソース
およびドレイン領域がｎ形導電層を何する場合、正のゲ
ート電圧（Ｖｇ　）はチャネル中に陰電荷を含む。
ゲート電圧が閾値電圧を超えると、チャネル中に電流が
流れる。
理想的なＦＥＴでは、誘電体中を電流が流れず、かつ、
誘電体中に電荷を蓄えられない状態であれば、ゲート電
圧を恣意的に大きくすることができる。しかし、実際に
は、誘電体中にトラップされた電荷を除去すると、閾値
電圧における電荷誘起シフトにより動作が不安定となる
ので、電荷を除去することはできない。このシフトは次
の説明により一層明確に理解することができる。トラッ
プされた電荷による電圧シフトはＱｔ　／Ｃに比例する
。Ｑｔはトラップされた電荷であり、Ｃは容量である。
酸化物膜の厚さが薄くなるにつれて電圧シフトも減少す
るが、トラップされた電荷の補償をスケーリングで一層
小さな寸法にまで低下させる必要がない。実際、電荷の
トラップおよび欠陥により誘起された絶縁破壊により薄
い酸化物のスケーリングには限界が定められる。従って
、最高のデバイス性能を得るには誘電体中の欠陥の数を
最小にする必要がある。しかし、１９８３年に米国アリ
シナ州のフェニックスで開催された第２１回信頼性物理
学シンポジウドの講演集の１８４〜１９０頁にヤマベら
は、シリコン酸化物膜の厚さが２０　ｎ　ｍ未満になる
と、シリコン酸化物の膜厚が薄くなるにつれて欠陥密度
（特に、ピンホール）が増大すると報告している。
少なくともＳｉ集積回路については、シリコン酸化物、
ＳｉＯ２，が最も一般的に使用されている誘電体である
。シリコン酸化物膜は熱成長または蒸着により形成する
ことができる。シリコンの熱酸化は、酸化種の内方移動
により駆動される酸化物／シリコン界面の反応を含む。
従って、シリコン表面は引き続いて更新され、そして、
バルクＳｉＯ２は、バルクと表面欠陥の大部分を除去す
るのに十分な酸素を有した状態で維持される。表面の不
働態化は、安定な５ｉ０２膜が形成されるのでハンドリ
ング結合の数の減少によりバンドギャプ中の状態の数を
減少させる。
蒸着フィルムは熱酸化物よりも−・層急速に成長させる
ことができるが、−射的に、蒸着フィルムの誘電体特性
は熱成長酸化物膜の誘電体特性よりも劣る。例えば、蒸
着酸化物は５ｃｍ−２超の高欠陥密度Ｄｏ＋約３ＭＶ／
ｃｍの低ブレークダウン領域Ｆｄｂ及び１０’２ｃｍ″
′″２ｅｖ−１超の高界面状態密度を有するので、誘電
体として使用されることはなかった。しかし、低温プラ
ズマ化学的気相成長法によりおおむね高品質の５ｉ０２
膜が形成されることが報告された（１９８６年１１月１
日発行の応用物理学会誌、６０，３１３６〜３１４５頁
参照）。界面トラップ密度は迅速な蒸着アニールにより
減少された。その他の蒸着方法も一般的に、酸化物の密
度を高めるため、および、電気的集積度を向上させるた
めにアニーリング工程を有する。しかし、その酸化物が
ゲート誘電体として使用される場合、期待したほどの良
好な結果は得られない。
Ｓ　ｉ３Ｎ＜１１／Ｓ　ｉ０２により形成されるような
二重誘電体を形成することにより、蒸着酸化物中の高欠
陥密度から生じる問題を多少なりとも解決しようとする
試みがなされた。例えば、ワタナベらはＩＥＥＥ国際信
頼性物理学シンポジウム講演集（１９８５年）１８〜２
３頁に、酸化物の膜厚が１０ｎｍ〜２０ｎｍの範囲内の
５ｉ０２／Ｓｉ３Ｎ４／５ｉ０２構造体を製作したこと
、この構造体のＤＯが０．５ｃｍ−２で、Ｆｄｂが９Ｍ
Ｖ／ｃｍ超であることを報告している。下部の酸化物層
は熱成長により形成し、次いで、５ｉ３Ｎｑ層を蒸着し
、そして部分的に酸化させた。二重誘電体構造の場合、
漏れ電流が低く、かつ、ブレークダウン電圧か高いが、
５ｉ３Ｎｑ／５ｉ０２界面はトラップとして作用する状
態の密度が高い。窒化物は酸化種に対して不透過性なの
で、アニーリングによってこれらの状態を除去すること
はできない。更に、界面状態は電極バイアスを変化させ
ることにより増やしたり、あるいは減らしたりすること
ができる。従って、これらは閾値電圧中の電荷誘起シフ
トおよびチャネル電導度の低下のためにデバイス動作を
不安定にする。その結果、この二重誘電体はゲート誘電
体としてばかりでなくその他の用途で使用する場合にも
最適であるとはいえない。
従って、本発明の目的はゲート誘電体としてばかりでな
くその他の用途にも最適な多層構造誘電体を提供するこ
とである。
［課届を解決するための手段］ 前記目的は、第１の組成および第２の組成を有する第１
の層および第２の層を基板上に形成し、この第１の層と
第２の層は界面と第１および第２の欠陥構造を有し、第
１の層および第２の層中の欠陥は互いに不整列であり、
そして、前記第１の層および第２の層を通して、前記基
板と反応する種を該基板に拡散させることにより第１の
層の下部に第３の層を成長させる工程からなる基板上に
多層構造体を形成する方法、により達成される。
［作用コ 第１の層と第２の層との間の界面はシンクとして機能し
、そして、欠陥をトラップする。その結果、第３の層の
成長中に第１および第２の層中の欠陥密度は減少される
。一つの実施例では、第１の層と第２の層との間の応力
吸収界面の存在下で第３の層の成長中に第２の層は緻密
になる。
第３の層は基板と多層誘電体構造物との間に界面を形成
する。第３の層の成長はほぼ平衡な条件中で生起する。
そして、この層は優れた構造特性を有するので、応力の
ない、望ましい界面特性と電気絶縁性を有する平面的な
基板／誘電体界面を形成する。好ましい実施例では、第
１および第２の組成は酸化物であり、基板はシリコンで
ある。
種は酸素であり、この酸素は基板と反応して二酸化シリ
コンを生成する。
特に好ましい実施例では、熱酸化物を成長させ、化学的
気相成長（ｃＶＤ）法により酸化物層を蒸着し、そして
、酸化性雰囲気中でアニーリングして蒸着層を緻密にし
、かつ、追加の酸化物を成長させることにより薄い酸化
物が得られる。基板はシリコンである。熱成長酸化物お
よび蒸着酸化物はそれぞれ第１の層と第２の層を形成す
る。追加の酸化物は第３の層であり、これは酸素が第１
の層と第２の層を通過して基板に移動し、そこで基板と
反応して酸化物を生成することにより形成される。この
酸化物は典型的には０．５ｃｍ−”未満の低欠陥密度と
、１０ＭＶｃｍ−’超の高ブレークダウン電圧を何する
。実際、０．１ｃｍ−２未満の欠陥密度が得られた。
第１の工程は常用の乾燥酸化法を用いて８５０℃〜１１
００℃の範囲内の温度でＳｉ基板上に５ｉ０２層を成長
させる。減圧またはプラズマによるＣＶＤ法は蒸着酸化
物と熱成長酸化物との間に界面を有する多孔質な酸化物
層を堆積する。界面は応力吸収および応力緩和の双方に
重要である。
アニーリング工程中に新たに成長する５ｉ０２は、蒸着
層および熱成長層の多孔質構造体を通してＳｉ／５ｉ０
２界面に種（酸素）が拡散輸送されることにより形成さ
れる。しかし、蒸着層は欠陥のサイズが小さいので、ア
ルカリ金属イオン輸送に対しては障壁となる。しかし、
酸化物は酸素透過性なので、緻密化および酸化アニール
中の電荷トラップはアニール化される。更に、第３の５
ｉ０２層は応力吸収構造によりもたらされたほぼ平衡な
条件ドで成長し、最小の粗さと応力勾配を仔するＳｉ／
５ｉ０２界而が形成される。
［実施例］ 代表的な実施例は主に第１図を参照することにより説明
する。詳細な実施例はこれに付随して例示し、説明する
。この説明の後に、変更例およびその他の実施例を説明
する。これら以外の実施例は当業者に自明なので説明は
省略する。
第１図を参照する。シリコン基板１を使用する。
厚さが約５ｎｍの薄膜、すなわち熱酸化物の第１の層３
を常法により成長させる。厚さが約５ｎｍの酸化物層（
すなわち、第２の層５）はテトラニドキシンラン（ＴＥ
ＯＳ）を減圧ＣＶＤ法により分解蒸着させることにより
形成される。二つの酸化物層間の界面は水平な破線によ
り示されている。
第２の層５の蒸Ｍ温度は約６２５℃〜約７５０℃の範囲
内である。蒸着圧力は１５０〜４００ｍＴｏｒｒの範囲
内である。実施例で用いた温度は約６３５℃であり、ま
た、実施例で用いた圧力は２６０　ｍＴｏｒｒであった
。
図示されているように、各層は多数の欠陥、すなわち、
第１の欠陥構造と第２の欠陥構造を有する。これらはお
おむね垂直な波線により模式的に示されている。欠陥は
互いに不整列な位置に存在する。すなわち、各層中の欠
陥は層３と月５の界面が末端となり、互いに連通ずるこ
とはない。欠陥は結晶転位、細孔などのような結晶完成
からのいかなるタイプの偏りであってもかまわない。欠
陥は約１０ｎｍの平均内部欠陥間隔を有し、直径は約１
０ｎｍ未満である。代表的な直径は約１０ｍである。
次いで、既に存在する酸化物および新たに成長する酸化
物の双方にとって有益なアニーリング工程が実施される
。このアニーリング処理は約７５０℃の温度で開始され
、そして、温度は５℃／分の速度で約９００℃にまで上
昇される。９００　’Ｃの温度を約９分間維持し、続い
て、約３．３℃／分の速度で降下させる。雰囲気は酸素
と窒素の混合物であり、酸素含有率は最高温度のときに
最も高くなる。新たな酸化物層９は厚さδを有し、アニ
ール中の５ｉ０２／Ｓｉ界而の移動距離である。
層３と層９との間の界面は水平線で示されている。
ａ３および層５は酸化種（すなわち、酸素）の拡散輸送
を可能にするものでなければならない。
図示された構造は、低欠陥密度の他、低酸化物電荷（Ｑ
ｆ　）および界面トラップ密度（Ｑ　Ｉｔ）を汀する。
閾値電圧の不安定性および表面生成や再結合速度の増加
などに代表されるデバイス性能の劣化はＤＩおよびトラ
ップ電荷（ＱｆおよびＱ　ｉｔ）の直接関連するものと
思われる。
Ｄｏについて得られた低い値は次の説明により一層明確
に理解される。薄い酸化物ゲート誘電体の場合、Ｄｏの
主たる要因は成長により誘起された欠陥密度と酸化物層
中の固有応力である。欠陥は、偏在不純物、イオン損傷
部位および緩慢な酸化によるシリコン核形成表面上の欠
点などのようなエネルギー的に有利な部位に発生する。
欠陥の周囲のシリコンが酸化により消耗されるにつれて
、欠陥は外方へ成長し、そして最後には網状の欠陥が存
在する。欠陥は拡散マス輸送用のパイプおよびデバイス
性能と信頼性にかなりの影響力を有する潜在的な電流通
路として見ることもできる。
低ＤＤを得るためには、欠陥密度を低下させなければな
らないばかりか、誘電体膜中に応力吸収界面を形成させ
ることにより局部的な応力勾配を低下させなければなら
ない。
５ｉ０２膜中に応力が取込まれるのは、９００℃未満の
酸化温度における粘弾性圧縮応力の不完全な緩和および
５ｉ０２とＳｉとの間の熱膨張の差によるものである。
更に、複雑なデバイス配置と加工によりしばしば欠陥の
形成と成長を誘起する局部的に高い応力レベルが発生さ
れ、その結果、欠陥のサイズと密度が増大される。界面
は二種類のタイプの酸化物（例えば、第１図で説明した
ような熱酸化物と蒸着酸化物）のような二つの異なる誘
電体間に存在する。界面は欠陥構造中に不連続性を形成
することにより欠陥密度を効果的に減少させる。二つの
誘電体中の欠陥が一列に並んで互いに連通している場合
、すなわち、欠陥が不整列でなく、かつ、不連続性でな
い場合、界面は有効欠陥密度を減少させる効果を有しな
い。
好ましい実施例では、界面は熱成長５ｉ０２と蒸着５ｉ
０２との領域間に形成される。界面は応力を吸収すると
共に、緩和もする。また、二つの酸化物層内の欠陥シン
クとしても機能する。
あらゆるに■合わせの誘電体が本発明で有用なわけでは
ない。例えば、５ｉ０２／５ｉ３Ｎｑ構造体は低欠陥密
度を仔するが、アニーリングでは低下させることのでき
ないトランプ密度が高い。従って、この構造体は、窒化
物層が完全に消耗されてシリコンオキシ窒化物を生成し
なければ、本発明では用をなさない。これに対し、熱成
長／蒸着酸化物構造体は低欠陥密度を何するばかりか、
アニーリングで除去することのできる界面トラップ密度
も低い。これら二種類の二重誘電体間の挙動の相違は下
記の説明により一層明確になる。
アニーリング中に、存在する酸化物を通して酸化種が拡
散し、次いで、Ｓｉ／５ｉ０２界面でシリコンと反応す
るにつれて、酸化物の成長が起こる。この酸化反応はシ
リコン基板中への界面移動を生じる。透過型電子顕微鏡
の格子結像技術により、この移動が界面粗さと凹凸の数
を減少させることが実験的に確認された。
酸化物中に欠陥が存在すると拡散による酸化剤の輸送が
高められる。すなわち、欠陥は酸化剤の通路を提供する
。新たに成長した５ｉ０２は、その成長が応力クツショ
ンとして機能する界面によりもたらされた応力吸収条件
下で起こるので、熱成長および蒸着酸化物よりも構造的
に優れている。
界面はまた、欠陥シンクとして、および、大気雰囲気か
らＳｉ／５ｉ０２界而へのアルカリ金属イオンの拡散輸
送の障壁としても機能する。緻密化アニール中の酸化反
応は界面トラ、プ数の減少と共に、同時に、界面応力勾
配、粗さおよび凹凸数も減少させる。本実施例では、こ
の緻密化により全体の厚さが約１５ｎｍの酸化物が形成
された。
酸化剤ガス相中の酸素分圧を低下させることにより一層
薄い膜を得ることもできる。
これに対して、５ｉ３Ｎ４Ｉ／５ｉ０２構造体は酸化剤
の拡散に対して不伝導性である。酸化アニール中、５ｉ
３Ｎｔｔの表面は酸化され、界面に酸化剤を全く輸送す
ることなくシリコンオキシ窒化物を生成する。従って、
酸化アニール後も界面状態の密度はこの二重誘電体膜中
に変化しないまま残る。更に、５ｉ３Ｎｑ層は酸化種の
拡散輸送に対して比較的に不透過性なので、緻密化アニ
ール中に界面酸化が全く起こらず、界面粗さや凹凸数は
殆ど減少されない。
若干の変更を試みた。表面の酸化物層は別の方法により
形成することもできる。例えば、ポリシリコン層を蒸着
し、そして酸化させるか、または、薄い窒化物層を完全
に酸化させる。その他の変更は当業者が容易に想到する
ことができる。
次に、本発明の具体例について説明する。
第１図に示された構造体を多数のＳｉ基板上に形成させ
、その特性を様々な方法により試験した。
基板はｐ／Ｉ）”＜１００＞配向の直径１２５ｎｍ１厚
さ６２５μｍで固有抵抗がｏ、ｏｏｅ〜ｏ、。
１０Ω−ｃｍのものを使用した。厚さ１６．５μｍのｐ
形エピタキシャル届のボロン濃度は２〜５ｘ　１０”　
１４ｃｍ−３（１５〜２０Ω−ｃｍ）の範囲内であった
。
ＦｄｂとＤＩについてゲート酸化物特性を評価するのに
使用した試験構造体はエル・シー・パリ口らがＩＥＤＭ
テクニカルダイジェスト（１９８０年）の７５２〜７５
５頁に記載したツイン−タブＣＭＯＳテクノロジーと同
様なものであった。薄いゲート酸化物領域を厚さ７００
ｎｍの電界酸化物（ＦＯＸ）層と、９５０℃で加熱する
ことにより成長させた厚さ１１００ｎの犠牲ゲート酸化
物層により画成した。犠牲ゲート酸化物層は後記のゲー
ト酸化前に化学的に即座に２１１ｆｆｉＬな。ゲート酸
化の後、厚さ４２０ｎｍのＬＰＧＶＤポリシリコン層を
蒸着し、続いて、ＰＢｒａによりポリシリコン層の９５
０℃気相ドーピングを行い、代表的な２０Ω／ｃｍ２の
ソート抵抗を得た。ゲート薄膜酸化物領域を覆い、かつ
、ＦＯＸ、ｈに数ミクロンまで重複する網線を使用し、
ドープトポリンリコン層をパターン付けした。
Ｃ−■測定には非パターン化基板を使用し、そして、標
準的な予備酸化クリーニングの後、全基板上に酸化物の
薄膜を成長させた。酸化後、厚さ４２０ｎｍのＬＰＣＶ
Ｄのポリシリコン層を蒸着し、そして、リンでドープし
た。直径が１〜２μＩｎのシャドウマスクアルミニウム
ドツトを前側にＭ　？ｔ　シ、３７５℃で３０分間焼結
させた。次いで、エツチングマスクにアルミニウムを用
いてポリシリコン層を選択的にエツチングした。裏側の
ドープトガラスを剥離した後、厚さｌｏｏｎｍのアルミ
ニウム層を該裏側に蒸着し、基板接点を作製した。
Ｓｉ／５ｉ０２界面品質および薄い酸化膜の構造特性を
Ｘ線ミクロ回折（ＸＲＭＤ）による５ｉ（４００）ピー
ク分布と、透過型電子顕微鏡（ＴＥＭ）による界面の５
ｉ（１１１）格子結像により確認した。また、ｓｘｏ振
動モードのフーリエ変換赤外分光光度計（ＦＴ　Ｉ　Ｒ
）依存性波長もＸＲＭＤテクノロジーにより併せて測定
した。
厚さが１０，１５および２５ｎｍの堆積ゲート酸化膜を
、通常の熱酸化により成長された同じ膜厚のゲート酸化
膜と、構造特性および電気特性について比較した。
これら酸化物のデバイス加工可能性はメガピッ）ＤＲＡ
Ｍ（１，２５μｍ技術）および８４ＫＳＲＡＭ（０，９
μｍ技術）回路の製造の成功により実証された。
常用の酸化方法は、（ａ）５　：　ＩＨ２Ｓｏ＜＋／Ｈ
２Ｏ２（９０℃）；（ｂ）ＮＨ／１１０Ｈ／Ｈ２０２（
８５℃）；および（ｃ）　１５　：　Ｉ　ＨＦ／Ｈ２０
（２５℃）の溶液中で連続的に洗ゆ、すすぎおよび乾操
することにより有機およびｊｊｊ（機不鈍物を除去する
標準的な予備酸化洗浄を含む。この予備酸化洗浄方法は
当業者に周知である。酸化は石英またはＳｉＣチューブ
と水含有石英ボートを保持するパドルを使用する三面抵
抗加熱炉中で行われる。
温度制御のために炉ライナーの外側に３個の熱電対を使
用した。第２の熱電対群（ライナーと炉チューブとの間
）は温度分布と水温較正のために使用した。マイクロプ
ロセッサによる温度コントロールは自動的に行った。ま
た、マイクロプロセッサは特定の温度で所定の時間間隔
について順序とガス流量を自動的にコントロールした。
フルランプスパン中７５ｃｍ以上は平坦ゾーンの温度を
±１℃の範囲内に維持した。
第１の５ｉ０２成長用の一般化された熱スケジュールと
ガス流れ順序を第２図を参照しながら説明する。横軸に
時間をプロットし、縦軸に温度をプ０．７トした。縦軸
および横軸とも任意単位である。酸化サイクルは時間ｔ
７で開始され、不活性（１００％Ａｒ）または僅かに酸
化性（大部分はＡｒであるが若干量の０２　：ＨＣＪ／
が混合されている）の雰囲気下で温度Ｔ＋　　（７５０
℃）でボートを時間ｔ２まで１０分間挿入し、続いて５
℃／分の速度で温度を徐々に、時間ｔ３で９５０℃の平
坦ゾーン温度ＴＦまで上昇させた。この時点で、酸化剤
（０２：ＨＣｌ）の含汀率をキャリアーガスのＡｒに対
して増大させ、１．０〜１．５ｎｍＺ分の平均成長速度
を得た。
成長温度ＴＦ　　（９５０℃）における恒温保持時１ｉ
ｆｌ　ｔ　Ｊ〜ｔｑを変化させ、厚さが３．５，５．０
゜１０．０，１５．０および２５．０ｎｍの熱成長５ｉ
０２膜を得た。時間ｔ４で５ｉ０２成長が完ｒした後、
時間ｔ４−ｔ５まで４５分間にわたって１００％Ａｒ中
で酸化物を後酸化アニール処理した。続いて、３．５℃
／分の速度で時間ｔ６で７５０℃の温度まで徐々に降下
させた。不活性雰囲気下で冷却される場合、この温度で
、ボートを恒温条件Ｆ′？：′ｔ７まで移動させた。次
いで、第２の５ｉ０２膜を蒸着するためにＬＰＧＶＤに
移送した。
前記の後酸化アニール処理は、ブレークダウン電界分布
を改とし、かつ、酸化物中の固定電荷（Ｑ【）をコント
ロールするためにＮ　Ｓ　ｉｏ　２ゲート酸化膜に七っ
て必要である。これらの詳細な説明は例えば、エム・ア
リエンゾらがアップライド　フィジックス　レター、１
１，１０４０〜１０４２頁（１９８６年１０月２０日発
行）に掲載した論文に開示されている。
成長５ｉ０２層上へのＬＰＣＶＤＳ　ｉ　０２の蒸着は
、６３５℃におけるＴＥ０１の熱分解により０、２６Ｔ
ｏｒｒの圧力で行った。蒸着装置はニー・シー・アダム
スとシー・デイー拳キャピオがジャーナル　オブ　エレ
クトロケミカル　ソサエティー、　−Ｌ２Ｊ、１０４２
〜１０４θ頁＜１９７９年６月発行）に詳細に開示した
ＬＰＧＶＤ装置と同様な装置であった。代表的な蒸着順
序により、熱成長５ｉ０２を有するウェハをローディン
グし、そして、反応チューブを０．０２Ｔｏｒｒまで排
気した。ローディング後、直ちに７０℃の温度降下が一
般的に認められ、そして、基板が熱平衡に達するまでに
は一般的に４０〜５０分間のソーキング時間が必要であ
った。０．０２Ｔｏｒｒにおけるソーキングの最初の１
０分間が経過した後、温度を安定化させながら３２分間
にわたって小さな流量（０，５ヌ／分）の０２で装置を
パージした。次いで、この装置を０．０２Ｔｏｒｒで更
に４分間ソーキングした。ソーキング後、直ちにＴＥＯ
８蒸気を導入した。液状ＴＥ０１源の温度（−射的には
３５℃）により流量をコントロールした。温度コントロ
ーラにより最適な条件と１．４ｎｍ／分の蒸着速度を維
持した。キャパシタンス圧力計のバタフライ弁を使用し
た圧力コントローラ装置により５ｉ０２蒸着中のＬＰＧ
ＶＤ圧力を０．２８０Ｔ。
ｒｒに維持した。熱分解温度６３５℃は炉温度コントロ
ーラにより維持した。膜均一性およびＳｉＯ２蒸着速度
に影響を及ぼすことのできる別の変数である内部ウェハ
間隔は０．９５ｃｍであった。
５ｎｍの厚さの蒸着酸化物を得るには、３６６分間の蒸
着時間が必要であった。均一性を犠牲にすることな（蒸
着速度を更に低下させることは、蒸着温度および／また
は液状ＴＥ０１源を証度を低下させることにより容易に
達成することができる。
蒸着の終了時点で、バタフライ弁を閉じ、そして、この
反応炉を０．０２Ｔｏｒｒまで３分間排気した。
ついで、この装置を０．５１／分で８分間０２でパージ
し、未分解ＴＥＯ３をチューブから除去した。次いで、
このチューブをＮ２で再び満たし、そして、ウェハを取
り出した。
最終工程は緩和な酸化性雰囲気下における緻密化アニー
ルである。この処理工程中、はぼ平衡な条件中で新たな
５ｆ０２層が成長し、Ｓｉ／ＳｉＯ２界面中のトラップ
、応力勾配および凹凸を減少させる。緻密化アニールは
前記と同じ三面抵抗加熱酸化炉中で実施される。
マイクロプロセッサでコントロールされた熱予定プログ
ラムは第２図に示されている。緻密化サイクルはＴＩ　
　（７５０℃）で開始され、時間ｔ／〜ｔ２の１０分間
の間にボートは移動され、続いて、５℃／分の速度で平
坦ゾーン酸化温度Ｔｆ　　（９００″Ｃ）まで時間ｔ２
〜ｔ３の３分間かけて温度を−Ｌ杯させた。この期間中
のガス流れ条件はＮ２と０２の流量をそれぞれ１８ヌ／
分と２ヌ／分の一定にすることにより維持した。Ｓｉ基
板に被覆された厚さ１０ｎｍの堆積酸化物を緻密化して
いる間に厚さ５ｎｍのＳｉＯ２層が成長する場合、酸化
剤（０２：Ｎ２）気相中の０２含打率が５４％で９分間
のアニール時間を使用した。−層薄い（すなわち、ｉｏ
’ｎｍ未満）酸化物の場合、全体の厚さを制限するため
に、シリコン基板に被覆された厚さ７．５ｎｍの堆積酸
化物上に厚さが２〜３ｎｍのＳｉＯ２層を成長させた。
この成長は、酸化剤中の０２の容量含有率を１０％にま
で低下させ、および／または、酸化時間ｔ３　ｔ４を短
縮することにより行われた。最後の酸化物がＳｉ／５ｉ
０２界而の一体的部分を構成するので、緻密化アニール
中少な（とも２．５ｎｍの５ｉ０２を成長させることが
望ましい。更に、界面粗さおよび応力勾配の最適な減少
はδ＜２．５ｎｍについては不可能である。緻密化の後
、直ちに基板温度を３．３℃／分の速度で時間ｔ６にお
いて７５０℃にまで降下させ、そして、ボートを時間ｔ
６〜ｔ７の間に所定の速度で炉から取り出し、続いてＮ
２でパージしながら炉を冷却した。
琲およ　ｔ′枦−′ （ｉ）酸化物膜厚 酸化物の膜厚の測定は５４８．１ｎｍの波長で偏光解析
法により行った。１１００ｃｍ−’バンドの５ｉ−０ス
ペクトルのフーリエ変換赤外分光光度計（ＦＴ　Ｉ　Ｒ
）を用いてボア密度および５ｉ−０バンド歪により酸化
物の品質を確認した。第３図は緻密化の１１？１と後の
多層堆積酸化物の代表的なＦＴＩＲ吸収（Ｓｉ−０）ス
ペクトルを示す。
横軸に波数をプロットし、縦軸には吸光度をプロットし
た。曲線３１は緻密化前のものであり、曲線３２は緻密
化後のものである。スペクトルの相違は緻密化中の５ｉ
０２成長の直接的な目安である。全ピーク幅は、同様な
膜厚の層と比較した場合、Ｄθが最良な熱酸化物のピー
ク幅よりも小さいかまたは同等である。
（ＩＩ）応力測定 酸化膜中の応力を反映する、Ｓｉ／Ｓｉｏ２界而に近い
シリコン層中の応力は、１９８６年１２月３０口にピー
・ケー・ロイに付与された米国特許第４６３１８０４号
明細書に開示されたＸ線ミクロ回折法（ＸＲＭＤ）を用
いるＳ　ｉ　（４００）。
２θブラツグピ一ク分布により測定した。ＳｉＯ２／　
Ｓ　ｉ中の任意の局限位置の回折信号は透過深度８μｍ
以内の直径３０μｍの平行ＣｕＫａＸ線から発生された
照射容量の平均容量値である。信号捕集を高めるために
、ミクロ回折計はスリットと、従来のＸＲＤにおけるよ
うな回折デバイ環の一部分でなく、その全てを集める検
出装置を使用している。この技術はピーク分布における
微小で、とらえにくい変化を検出するのに極めて有用で
ある。Ｓｉ　　（４００）、２θピ一ク位置は（４００
）甲面の面間隔（ｄ）の直接的な目安である。２θ０の
非応力値からの逸脱は、シリコンの弾性剛性値を用いて
ＳｉＯ２／Ｓｉの回折値からシリコン（σｓｉ）中の応
力に関係づけられた格子膨張Δｄ（ｄｄｏ）の目安であ
る。エッチ曇イエチおよびニス・スト−は１９８４年９
月に発行された応用物理学会誌、ｕ　　Ｌ７４３〜Ｌ７
４５頁に、格子間隔中に認められた変化からσｓ１への
前記変換を開示した。更に、ピーク幅は結晶サイズおよ
び欠陥状態に関するシリコン構造体の知見を与える。
第４図は様々な合成段階における多層堆積５ｉ０２膜の
Ｓｉ　（４００）、２θピ一ク位置を示す。
ピーク位置を横軸にプロットし、縦軸に強度を任意単位
でプロットした。曲線４１，４２．４３および４４は、
熱５ｉ０２膜、熱／蒸着膜、アニール後の構造体および
単結晶シリコンをそれぞれ示す。分布図（１）（１００
人熱ＳｉＯ２／Ｓｉ）は６θ、１０００°のピーク位置
を示す。この値は下記の式による２、７１ｘｌＯ７ｄｂ
−２の引張応力に対応する。
６ｘｌＯ”　ｄｙｎ＠ｃｍ−２であり、２θ０＝８９．
１９７０°である。
同様に、ＬＯｎｍ成長／　１０　ｎｍＴＥＯ８Ｓ　ｉＯ
２蒸着堆積５ｉ０２構造体の緻密化前のピーク位置は６
９．３２００°であり、この値は３．６ｘｌＯ？ｄｙｎ
＊ｃｍ−２の圧縮応力に対応する。
緻密化後、この構造体は１０ｎｍ成長／ｌｏｎｍ蒸着／
　５　ｎ　ｍ成長の構成となり、曲線４３で示されるよ
うに、応力（２θ＝６９．２０００’　）が・ｉｐ実上
ゼロとなる。比較用の２５ｎｍｐＪＡＳｉ０２膜を有す
る同等な対照構造体は界面近（のシリコン中に約０．９
ｘ！Ｏ？ｄＹｎｅｃｍ−２の引張応力値を示した。Ｓｉ
／５ｉ０２界面付近のσｓｌがほぼゼロの値になるまで
低下する同様な傾向はＬ５ｎｍおよびｌｏｎｍ堆積５ｉ
０２膜について認められた。これらの測定結果を下記の
表１に要約して示す。
表１に示された結果から明らかなように、σｓｉは著し
く減少されている。従って、ＳｉＯ２膜の連続的な成長
争蒸着・成長による界面応力も著しく減少される。Ｓｉ
／５ｉ０２界面を構成する、緻密化中に成長する５ｉ０
２膜の最終形成工程は成長および蒸着５ｉ０２膜間の仮
の界面によりもたらされる最良な起こりうる応力吸収環
境下でほぼ平衡な状態を形成する。
（Ｉｆｆ）　Ｓ　ｉ／Ｓ　ｉ　Ｏ，＞界面の格子結像透
過型電子顕微鏡を用いて界面粗さと凹凸を観察した。ａ
ｌｌｌｌｌｌ体用検体積酸化物および同等な厚さの熱酸
化物類似品について、厚さ１５０〜２５０ｎｍまで、Ｓ
ｉ／５ｉ０２断面をアルゴンイオンフライス削りにより
１１０面方向と平行に襞間することにより作製した。Ｓ
ｉ／堆積５ｉ０２膜の界面粗さはｌｎｍ未満であり、比
較例のＳｉ／熱５ｉ０２界面の粗さは約３ｎｍであった
。熱５ｉ０２の界面付近に認められるシリコン膜の比較
的大きなコントラスト変調は応力勾配および局在的な歪
場によるものである。緻密化前に、蒸着および成長５ｉ
０２膜間に存在する界面ははっきりと視認することがで
き、また、これは明るい電界結像条件下における堆積５
ｉ０２誘電体膜の特徴である。
（ｉｖ）絶縁破壊および欠陥密度 絶縁破壊（ｂｄ）試験は第１図に示されるような構成を
有する構造体について実施した。試験方法としては、試
験ＭＯＳコンデンサー（８２０ｍｍ２の両端に負のラン
プ速度または同等な階段電圧を印加することからなる。
ｐ°基板に関する負極性はコンデンサを蓄積させ、その
結果、表面の凹凸およびシリコン領域中の電圧損失の両
方を最小化する。この方法は１９８６年に発行されたＭ
ＲＳシンポジウム議事録の５０５〜５１２頁に掲載され
た、ティーΦエヌ・ヌグエンおよびデイ−・エル・フィ
ンランによる「シリコンＩＣ加工における材料特集」と
いうタイトルの論文中に開示されている。コンデンサの
両端の漏れ電流は帰れ電流が１μＡに達するまでに印加
された電圧の関数として測定した。現在の技術により、
自己回復作用と、破壊ｂｄ（ファウラー・ノルドハイム
の酸化物へのトンネル）発生の両方を記録した。高いレ
ベルの信頼性を得るために、各試験毎に約２０００個の
コンデンサを用いてテストを行った。このような広範囲
な測定は欠陥密度Ｄθの僅かな変化を決定するのに絶対
必要である。この測定により得られたデータを、１μＡ
漏れ電流および電界＞４ＭＶｃｍ−／下における破壊ｂ
ｄ基準の場所合格百分率の形で゛、分布プロットとして
図示した。
これらは第５図の模式的に示されている。曲線（１）お
よび（２）はそれぞれ、１μＡ漏れ電流と破壊ｂｄを示
す。欠陥密度ＤＩは、次式％式％） （ここで、Ａ＝０．０６２ｃｍ２である）を用いて１μ
Ａ漏れ電流基準に関する計算データから得られる。
第６図の（Ａ）、（Ｂ）および（ｃ）はそれぞれ、１０
．１５および２５ｎｍ堆積および熱Ｓｉし、電圧は縦軸
にプロットした。堆積酸化物構造体は実線で示し、熱酸
化物構造体は破線で示した。
膜厚が１０および１５ｎｍの全ての誘電体膜について合
成堆積５ｉ０２膜のＤθおよびＹの著しい改善が表され
ている。００およびＦｂｄに関するデータを包括的に要
約して下記の表２に示す。
（以下余白） １５年前に報告された結果に基づく様々な薄いゲート誘
電体に関するり、の比較用バレートバー線図は、本発明
の堆積５ｉ０２膜の低欠陥密度が二重Ｓ　ｉＪ　Ｎｑ／
Ｓ　ｉ０２誘電構造体だけが可能であると以前から思わ
れてきたものと同等か、あるいはこれよりも優れている
ことを示している。
本発明の構造体はＳ　ｉａ　Ｎ４　／Ｓ　ｉ　０２界面
に伴う、高トラップ密度を有しないという重要な利点が
ある。
（Ｖ）キャパシタンス−電圧ＣＣ−Ｖ）特性高周波Ｃ−
■測定値は、−２Ｖから＋１０Ｖまで、その後、−５■
にまで戻すように電圧を掃引することにより得た。ヒス
テリシスは全て表面状態の存在を示す。酸化物のＣ−■
安定性は２ＭＶｃｍ−’で２５０℃のＩＮ度で酸化物を
１０分間バイアス−温度一応力付加（ＢＴＳ）を行い、
そして、フラットバンド電圧シフト（ΔＶＦＢ）とトラ
ップされた電荷状態（ＱｆとＱ　Ｉｔ）の変化をモニタ
ーすることにより測定した。−層負な値へのフラットバ
ンドシフトはＳｉ／５ｉ０２界面における正電荷の蓄積
を意味する。この蓄積は通常、酸化物中の移動イオンｔ
チ染および／または基板からの正孔注入によるものであ
る。同様に、−層陽なΔＶＢＦはおそら（基板からの電
子注入によるものであろう。
厚さ１００人の堆積および／または熱成長５ｉ０２膜と
１００人５ｉ０２／１００人Ｓｉ、７Ｎ４二重誘電体か
ら形成したＭＯＳコンデンサのＣ−■特性のバイアス−
温度一応力試験により、堆積酸化膜は事実上、不安定性
を全く有しておらず、また、熱５ｉ０２対照膜は極僅か
なフラットバンド（ｆｂ）電圧シフト（−０，０３Ｖ）
を有することが示された。比較例では、二重誘電体から
作製されたＭＯＳコンデンサは−０，０７Ｖのかなり大
きなΔＶｆｂを示した。これも、界面における正電荷（
移動イオン）の著しい蓄積により起こったものである。
空乏領域付近のＣ−７曲線における非対称はおそらく大
きな界面トラップ密度によるものであろう。低周波（準
スタティック）Ｃ−７曲線はＭＯＳコンデンサの両端に
一定のランプ電圧（ランプ速度は３０〜３００ｍＶ／ｓ
　ｅ　ｃ）を印加し、２５０　’Ｃで電位計により変位
電流を測定することにより得た。変位電流は直接調整さ
れて、キャパシタンスを生成した。様々な厚さの薄い堆
積および熱酸化膜のＭＯＳのｃ−■測定結果を下記の表
３に盟約して示す。
（以下余白） ２５０人と１５０人のゲート酸化物をそれぞれ使用し、
１．２５μｍと０．９μｍテクノロジーによりデバイス
を製造した。堆積ゲート酸化物を用いて製造されたトラ
ンジスタはｎ−およびｐ−チャネル増大モードの両方に
おいて正常な出力と増幅特性を示した。１．２５μｍお
よび０．９μｍテクノロジーの両方においてこれらの堆
積ゲート酸化物を使用することにより達成されたデバイ
ス歩留りおよび回路性能は対照の酸化物により達成され
た歩留りや性能よりも優れていた。
［発明の効果コ 以上説明したように、本発明の方法によれば、堆積酸化
膜の形成後にアニール処理をすることにより第３の膜を
生成する。これにより、既に存在する酸化膜が緻密化さ
れて、欠陥密度が低下するばかりか、酸化物電荷および
界面トラップ密度も低下し、優れた性能の集積回路を得
ることができるようになる。
【図面の簡単な説明】
第１図は本発明のよる構造体の模式的断面図である。 第２図は酸化工程の一般的な熱履歴を示す。 第３図はアニール前と後の酸化物の代表的なＦＴＩＲ吸
収（Ｓｉ−０）スペクトルを示す。 第４図はＸ線ミクロ回折により得られた５ｉ（４００）
、２θ、ピーク位置をプロットした図である。 ツトした特性図である。 出願人：アメリカン　テレフォン　アンドテレグラフ　
カムパニー ＦＩＧ、Ｉ ＦＩＧ、　２ 時　（」 ＦＩＧ、　３ ＦｆＧ、　４ Ｓｉ（４０’）ビー２位１２θ復 ＦＩＧ、　５ 累積ａキ

Claims (9)

    【特許請求の範囲】
  1. （１）（ａ）基板の露出表面部分に第１の酸化物層を成
    長させる工程、前記第１の酸化物層は欠陥構造を含み； （ｂ）前記第１の酸化物層上に誘電体層を形成する工程
    、前記誘電体層は酸化種に対して透過性の組成物からな
    り、前記誘電体層は欠陥構造を含み、前記第１の酸化物
    層と前記誘電体層との二重層構造はこれらの層の間に画
    成される界面を含むことからなる、殆ど応力のない界面
    が層間に形成されている、基板上に成長された薄い平面
    状の酸化物層を有する集積回路の製造方法であって、前
    記誘電体層および第１の酸化物層を通して酸化種を拡散
    させることにより前記第１の酸化物層の下部に第２の酸
    化物層を成長させ、前記第２の酸化物層は比較的に薄い
    層であり、この層は前記基板と殆ど平面状の応力のない
    界面を形成する工程を更に含むことを特徴とする集積回
    路の製造方法。
  2. （２）前記工程（ｂ）の実施において、前記誘電体層の
    欠陥構造が工程（ａ）で成長された第１の酸化物の欠陥
    構造と不整列になるように誘電体層を形成させることを
    特徴とする請求項１記載の集積回路の製造方法。
  3. （３）工程（ｂ）の誘電体層は蒸着酸化物層からなるこ
    とを特徴とする請求項１または２記載の集積回路の製造
    方法。
  4. （４）工程（ｂ）の実施において、酸化物はテトラエト
    キシシラン（ＴＥＯＳ）を分解する減圧化学的気相成長
    法により生成されることを特徴とする請求項３記載の集
    積回路の製造方法。
  5. （５）工程（ｂ）の蒸着の実施において、蒸着温度は約
    ６２５℃〜７５０℃の範囲内であり、蒸着圧力は約１５
    ０〜４００ｍＴｏｒｒの範囲内であることを特徴とする
    請求項４記載の集積回路の製造方法。
  6. （６）工程（ｂ）の実施において、誘電体層は蒸着シリ
    コン窒化物層からなり、これは完全に酸化されてシリコ
    ンオキシ窒化物を生成することを特徴とする請求項１ま
    たは２記載の集積回路の製造方法。
  7. （７）工程（ｂ）の実施において、誘電体層は蒸着ポリ
    シリコン層からなり、これはその後酸化されることを特
    徴とする請求項１または２記載の集積回路の製造方法。
  8. （８）工程（ｃ）の実施において、 （ｃ＿１）基板を約７５０℃の雰囲気温度に曝露し； （ｃ＿２）雰囲気温度を約８５０〜９００℃の範囲内に
    まで上昇させ； （ｃ＿３）酸化種を含むガスを基板の周りの雰囲気中に
    導入し； （ｃ＿４）第２の酸化物層の所望の厚さについて予め規
    定された時間にわたって基板を酸素雰囲気中に維持し； （ｃ＿５）酸素雰囲気を除去し、雰囲気温度を約７５０
    ℃にまで降下させ；そして、 （ｃ＿６）基板を冷却する； ことからなる請求項１記載の集積回路の製造方法。
  9. （９）工程（ｃ＿３）の実施において、ガス流は約２０
    〜５５％の範囲内の酸素含有率を有することを特徴とす
    る請求項８記載の集積回路の製造方法。
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