KR930003271B1 - 집적회로 제조방법 - Google Patents

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폴 마틴 2세 에드워드
쿠마 로이 프라딥
프란시스 쉬브 스코트
쿠마 신하 아스혹
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
엘리 와이스
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Abstract

내용 없음.

Description

집적회로 제조방법
제 1 도는 본 발명에 따른 구조의 개략도.
제 2 도는 산화 단계에 대한 일반적 열이력(The general thermal history) 도시도.
제 3 도는 어닐링(annealing) 전후의 산화물에 대한 전형적인 FTIR 흡수(Si-O) 스펙트럼 도시도.
제 4 도는 X-선 마이크로 회절에 의해 얻어지는 Si(400), 2θ, 피크 위치 도시도.
제 5 도는 본 발명에 따른 산화물에 대하여, 횡축의 누적 확률(cumulative provability) 대 종축의 전압(breakdown voltage)을 도시하는 도면.
제 6 도는 파괴적 절연 파괴에 대하여 횡축으로 누적확률을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 3 : 제 1 열적 산화물층
5 : 유전체층 9 : 부가 열적 산화물층
[기술분야]
본 발명은 얇은 산화물 영역을 가진 반도체 집적 회로를 제조하는 방법 및 그 방법에 의해 제조된 집적회로에 관한 것이다.
[발명의 배경]
집적 회로의 복잡성이 증가함에 따라, 회로내의 디바이스의 치수는 필연적으로 감소한다. 사실, 집적 회로 기술은 서브미크론 피쳐 사이즈(submicron feature size)로 빠르게 접근하고 있다. 일반적으로 당업자는 전계효과 트랜지스터의 소스, 드레인 및 게이트의 치수를 축소하는 것을 먼저 생각하지만, 치수가 축소되어야 할 다른 디바이스 소자의 예로는 일반적으로 게이트 유전체로 사용된 유전체 층이다. 많은 디바이스 소자에 대해 수십 nm보다 적은 두께가 바람직하다. 그러나, 게이트 유전체가 얇게 될수록, 저결함 밀도(low defect density : Do) 및 유전체 가공성(dielectric processing sensitivity)을 포함하는 유전체 품질의 중요성이 디바이스 성능에 비해 커지게 된다. 저 결함 밀도 및 유전체 가공성은 물론 다른 집적 회로 응용에도 중요하다.
사실, VLSI 회로에 있어서 유전체층의 품질이 디바이스 성능을 결정하는데 있어 궁극적으로 지배적인 요소가 된다.
소스 및 드레인 영역 사이의 채널에서 전류 흐름을 제어하기 위해 게이트 전극에 인가되는 전압을 이용하는 전계효과 트랜지스터(FET)를 고려해보자. 전극은 캐패시터를 포함하며, 통상적인 유전체에는 실리콘 산화물이다. 만일 소스 및 드레인 영역 n형 전도성을 가지면, 양의 게이트 전압(positive gate voltage)Vg은 채널에서 음의 전하(negative charges)들을 유도한다. 게이트 전압이 문턱(threshold) 전압을 초과하면 채널에 전류가 흐른다.
이상적인 FET에서, 게이트 전압은 유전체내에서 전류 흐름과 전하 축적이 없이 임의로 커질 수도 있다. 그러나, 실제적으로 문턱 전압에서의 전하 유도 시프트(charge induced shift)에 기인하여 동작 불안정을 야기하는 유전체에서의 트랩된 전하(trapped charge)를 제거하는 것은 불가능하다. 이와같은 시프트는 다음 고찰로부터 더 잘 이해될 수도 있다. 트랩된 전하에 기인하는 전압 시프트는 Qt/C에 비례하는데, 여기서 Qt는 트랩된 전하이며 C는 커패시턴스이다. 비록 산화물 두께의 감소에 따라 전압 시프트가 감소하지만, 트랩된 전하에 대한 보상은 더 작은 치수로의 스케일링에 있어 감소될 필요가 없다. 사실 전하 트래핑 및 결합 유도 유전체 절연파괴에 의해 얇은 산화물에 대한 스케일링 한계가 설정된다. 그러므로, 유전체내에서의 결함의 수가 최상의 디바이스 성능을 위해 최소화되는 것이 필수적이다. 그러나, 1983년 미국 아리조나, 피닉스에서의 제21차 신뢰성 물리학 심포지움의 회의록 184-190쪽에서 야마베(Yamabe)등은 산화물이 20nm두께보다 작아지면, 실리콘 산화물 두께가 감소함에 따라 결함 밀도, 특히 핀홀(pinhole)이 증가된다고 보고하였다.
실리콘 산화물 SiO2는 적어도 Si 집적회로에 대해 가장 공통적으로 사용되는 유전체 재료이며, 열적 성장이나 재료 증착에 의해 형성될 수도 있다. 실리콘외 열적 산화는 산화종(oxidizing species)의 내부 이동에 의해 유발되는 산화물/실리콘 계면(interface)의 반응을 포함한다.
그러므로 실리콘 표면은 계속해서 다시 새로워지며, 벌크(bulk) SiO2는 대부분의 벌크 및 표면 결함을 제거하기에 충분한 산소로 유지된다. 표면 패시베이션(passivation)으로 안정 SiO2막이 형성되기 때문에 댄글링 결합(dangling bond)의 수를 적게 함으로써 밴드갭내의 상태 수가 감소된다.
비록 증착된 막이 열적 산화물보다 빨리 성장될 수 있지만, 증착된 막의 유전체 질은 열적으로 성장된 산화물 막보다 일반적으로 저질이다. 그러므로 증착된 산화물은 통상적으로 5cm-2보다 높은 Do를 갖고, 3MV/cm에 가까운 낮은 절연 파괴 필드 Fbd를 가지며, 10-12eV-1보다 큰 높은 계면 상태 밀도 Qit를 갖기 때문에 유전체로 사용되지 않았다. 그러나, 저온 플라즈마 증대된 화학적 기상 성장법(CVD)이 고품질의 SiO2층을 형성하는 것으로 보고 되었다. 1986년 11월 1일자의 응용 물리학 저널 3136-3145쪽을 참조하라. 계면 트랩 밀도(interface trap density)는 빠른 증착 어닐(anneal)에 의해 감소된다. 다른 증착방법은 일반적으로 산화물의 밀도를 높게하고, 그 전기적 집적도를 개선하기 위한 어닐링 단계를 갖지만, 그 결과는 산화물이 게이트 유전체로서 사용되는 경우, 원하는 만큼 양호하지 못했다.
Si3N4/SiO2에 의해 형성된 것고 같은 이중 유전체를 제조함으로써, 증착된 산화물내의 고 결함 밀도로 인한 몇몇 문제점을 피하기 위한 시도가 이루어졌다. 예를들면, 1985년 IEEE 국제 신뢰성 물리 심포지움의 1823 쪽에 보면, 와다나베등은 10nm와 20nm 사이의 산화물 두께와, 9MV/cm 보다 큰 Fbd, 0.5-2의 Do를 가진 SiO2/Si3N4/SiO2구조를 제조하였는데, 하부 산화물층은 열적으로 성장되고 Si3N4층은 증착되어 부분적으로 산화된다. 이중 유전체 구조는 낮은 누설 전류와 높은 절연 파괴 전압을 갖지만, Si3N4/SiO2계면 트랩으로서 작용하는 고 밀도 상태를 갖는다. 이 상태는 질화물(nitride)이 산화종을 통과하지 않기 때문에 어닐링에 의해 제거될 수 없다. 또한 계면상태는 전극 바이어스를 변화시킴으로써 증가하거나 감소될 수 있다.
그러므로, 문턱 전압에 있어서의 전하 유도 시프트와 채널 컨덕턴스에 있어서의 감소로 인해 디바이스 동작에 있어서 불안정성을 야기하게 된다. 따라서, 상기 이중 유전체는 다른 용도뿐만 아니라 게이트 유전체로서 사용하기에 이상적으로 적합하지는 않다.
[발명의 개요]
기판상의 다층 구조를 제조하는 방법은 기판상에 제1 및 제 2 조성을 가진 제1 및 제 2 층을 형성하는 단계와, 상기 기판으로 상기 제1 및 제 2 층을 통해 화학종을 확산시킴으로서 상기 화학종이 상기 기판과 반응하는 제 3 층을 제 1 층 아래에 성장시키는 단계를 포함하는데, 상기 제1 및 제 2 층에는 계면과 제1 및 제 2 결함 구조가 있고 제1 및 결합구조내의 결합들이 서로 비정합된다. 상기 제1 및 제 2 층사이의 계면은 싱크(sink) 및 트랩 결합(trap defect)으로서 작용한다. 그러므로 제1 및 제 2 층에서의 결함 밀도는 제 3 층의 성장동안에 감소된다. 한 실시예에서 제1 및 제 2 층 사이에 응력 흡수계면(stress accommodating interface)이 존재하면 제 2 층이 제 3 층 성장중에 조밀하게 된다.
제 3 층은 기판과 다층 유전체 구조 사이에 계면을 형성한다. 제 3 층의 성장은 준평형 조건에서 일어나며, 이층은 뛰어난 구조적 특성을 가지며, 이에 따라 바람직한 계면 및 전기적 특성을 가진 응력이 없고 평평한 기판/유전체 계면을 형성한다. 한 양호한 실시예에서, 제1 및 제 2 조성은 산화물이며 기판은 실리콘이다. 화학종 기판과 반응할때 실리콘 산화물을 형성하는 산소이다.
한 특정의 양호한 실시예에 있어서, 열적 산화물을 성장시키는 단계와, 화학적 기상 성장(CVD)에 의해 산화물층을 증착시키는 단계 및 상기 증착층을 조밀화하고 부가 산화물을 성장하도록 산화 분위기에서 어닐링하는 단계를 포함하는 방법에 의해 얇은 산화물이 얻어진다. 기판은 실리콘이다. 증착된 열적 산화물은 각각 제1 및 제 2 층을 형성한다. 부가 산화물인 제 3 층은 제1 및 제 2 층을 통해 기판으로 산소가 이동함으로써 형성되고, 산소가 기판과 반응하여 상기 산화물이 형성된다. 이 산화물은 통상적으로 0.5cm-2보다 작은 저 결함 밀도와, 10MVcm-1보다 큰 절연 파괴 전압을 가질 수 있다.
사실 0.10cm-2보다 작은 결함 밀도가 얻어진다.
제 1 단계는 850℃와 1100℃사이의 온도에서 Si 기판상에 SiO2층을 성장시키기 위해 종래의 건식 산화를 이용한다. 감압 또는 플라즈마 증대되는 CVD법은 증착 산화물과 성장 산화물 사이에 계면이 있는 다공성 산화물층을 증착시킨다. 이 계면은 응력 흡수 및 완화 모두에 중요하다.
어닐링 단계동안에, 새롭게 성장된 SiO2는 화학종 즉, 산소가 증착 및 성장층의 다공성 구조를 통해 Si/SiO2계면으로 확산적으로 수송되어 형성된다. 그러나 이 증착된 층은 작은 크기의 결함에 기인하는 알카리 금속 이온 수송에 대한 장벽이다.
그러나 상기 산화물은 산소에 대해서는 투과성이 있으며, 따라서 전하 트랩은 조밀화 단계 및 산화 어닐링 단계동안 어닐링된다.
또한 제3 SiO2층은 응력 흡수 구조에 의해 제공되는 준평형 조건하에서 성장하며, 따라서 최소 요철과 응력 구배(stress gradient)를 가진 Si/SiO2계면이 생성된다. 이 얇은 산화물은 예를들어 전하 저장 캐패시터에서 게이트 산화물로서 유용하며 또는 폴로팅 게이트 터널링 산화물(floating gate tunneling oxide)로서 유용하다.
제 1 도를 참조하여 한 실시예가 간략하게 논의되는데, 상세한 예가 제공되어 논의된다. 이 논의 후에 변형 및 다른 실시예가 언급되게 되며, 다른 것들은 상기 기술된 숙련된 사람에게 쉽게 명백해지게 된다.
이제 제 1 도를 참조하면, 실리콘 기판(1)이 사용된다.
약 5nm 두께의 얇은 층, 즉 열적 산화물의 제 1 층(3)이 종래의 기술을 이용하여 성장된다. 약 5nm 두께의 산화물층, 즉 제 2 층(5)은 테트라에톡시실란(tetraethoxysilane : TEOS)의 저압 CVD 분해 증착에 의해 증착된다. 두개의 산화물층 사이의 계면은 수평 파선으로 도시되어 있다.
제 2 층(5)에 대한 증착 온도는 약 625℃ 내지 약 750℃의 범위에 있다. 압력은 150mtorr와 400mtorr 사이에 있다. 한 예로는 온도는 약 635℃이고 압력은 260mtorr이다.
도시된 바와 같이, 각각의 층은 다수의 결함을 갖는다. 즉 제1 및 제 2 결함 구조가 수직 파선으로 개략 표현된다. 결함은 서로에 대해 부정합되는데, 즉 각 층내의 결함은 층(3)과 층(5)의 계면에서 종단된다. 결함은 결정전위(dislocation)과 세공(pore)과 같이 결정의 완성으로 부터의 어떤 형태의 편차가 될 수 있다. 결함은 약 10nm의 평균 내부 결함 간격이 있으며, 직경은 약 10nm 보다 작다. 통상적인 직경은 약 1nm이다.
기존 산화물을 조밀하게 하고 새로운 산화물을 성장시키는 어닐링 단계가 수행된다. 상기 어닐링은 약 750℃의 온도에서 시작되며 이 온도는 분당 5℃의 속도로 약 900℃까지증가된다.
900℃의 온도가 약 9분동안 유지되며, 그뒤 분당 약 3, 3℃의 속도로 감소된다. 분위기는 산소와 질소의 혼합물이며, 산소 함유량은 최고 온도에서 가장 크다. 새로운 산화물층(9)은 SiO2/Si 계면이 어닐링동안 이동하는 양인 두께 δ를 갖는다.
상기 층(3)과 층(9)사이의 계면은 수평선으로 도시되어 있으며, 층(3, 5)은 산화 화학종, 즉 산소의 확산적 수송을 허용해야 된다.
전술한 구조는 저 결함 밀도를 가질 뿐만 아니라 저 산화물 전하(Qf) 및 계면 트랩 밀도(Qit)를 갖는다. 문턱 전압에서의 불안정성과 표면 생성 및 재결합율의 증가를 특징으로 하는 디바이스 성능의 저하는 D0와 트랩된 전하 (Qf, Qit)에 직접 관련된 것으로 여겨지고 있다.
D0에 대해 얻어지는 낮은 값은 다음 고찰로부터 잘 이해되게 된다. 얇은 산화물 게이트 유전체에 대해, D0에 주로 기여하는 것은 성장 유도 결함 밀도 및 산화물층에서의 고유 응력이다. 결함은 국부적인 불순물, 이온 손상 부위 및, 지연된 산화로 인한 실리콘 핵형성 표면상의 결점에 의해 형성되는 이질성분들과 (heterogenties) 같이 에너지적으로 유리한 위치에서 형성된다. 결함은 산화가 결함 주위의 실리콘을 소모함에 따라 외부로 성장하며, 결국 망형태의 결함이 존재하게 된다. 이 결함부를 확산적 다량 수송을 주는 잠재적 전류 통로처럼 보여질 수도 있다.
낮은 D0를 얻기 위해, 결함 밀도가 감소되어야 할 뿐만 아니라 국부 응력 구배(local stress gradient)도 유전체막 내의 응력 흡수 계면을 제공함으로써 감소되어야 한다.
SiO2막에서의 응력 병합은 SiO2와 Si사이의 열적 확장 부정합과 900℃보다 낮은 산화 온도에서의 점착탄성 압축 응력(viscoelastic compressive stress)의 불완전한 완화에 기인한다. 또한 복잡한 디바이스 배치 및 처리로 결함부의 발생 및 전파를 유도하는 국부적으로 높은 응력 레벨을 초래하며, 이에 따라 결함부의 크기 및 밀도가 증가된다. 계면은 2가지 형태의 산화물, 예를들어 제 1 도를 참조하여 기술한 열적 산화물 및 증착된 산화물과 같이 2개의 다른 유전체 사이에 있을 수도 있다. 상기 계면은 결함 구조에서의 불연속성을 제공하여 결함 밀도를 효과적으로 감소시킨다. 만일2개의 유전체가 정렬되면, 즉 만일 비정렬 되지 않거나 불연속성이 없으면 상기 계면은 효과적인 결함 밀도를 감소시키는데 있어 효과적이지 못하다.
한 양호한 실시예에서, 계면은 열적으로 성장된 SiO2영역과 증착된 SiO2영역 사이에 형성된다. 이 계면은 응력을 흡수하고 경감시키며, 또한 두 산화물층내의 결함 싱크로서 작용한다.
본 발명에 있어 유전체 재료의 모든 조합이 유용한 것은 아니다. 예를들어, 비록 SiO2/Si3N4구조는 저결함 밀도를 갖지만, 이것은 또한 어닐링에 의해 감소될 수 없는 트랩의 높은 밀도를 갖는다. 그러므로 이런 구조는 질화물층이 실리콘 옥시니트라이드(oxynitride)를 형성하기 위해 완전히 소모되지 않으면 본 발명에 유용하지 못하다. 그러나 열적으로 성장된 산화물/증착된 산화물 구조는 저 결함 밀도를 갖을 뿐만 아니라 어닐링에 의해 제거될 수 있는 저 밀도의 계면 트랩을 갖는다. 이들 두 이중 유전체 사이의 거동 차이는 다음을 고찰하면 잘 이해될 것이다.
어닐링 단계동안에, 산화 화학종이 기존 산화물을 통해 확산하여 Si/SiO2계면에서 실리콘과 반응함에 따라 산화물 성장이 발생한다. 산화 반응으로 실리콘 기판내로의 계면 이동이 초래된다. 이와같은 이동이 조도(roughness)와 요철의 수를 감소시킨다는 것이 투과형 전자 현미경 격자 결상 기술(transmission electron microscopy lattice imaging technique)에 의해 실험적으로 알려졌다.
산화물내의 결함이 존재함으로써 확산에 의한 산화제의 수송을 증진시킨다. 즉, 결함이 산화제를 위한 경로를 제공한다. 새로 설정된 SiO2는 응력 쿠션으로서 작용하는 계면에 의해 제공된는 응력 흡수 조건하에서 성장이 일어나기 대문에 열적으로 성장된 산화물 및 증착된 산화물에 비해 구조적으로 월등하다. 상기 계면은 또한 결함 싱크로서 작용하며, Si/SiO2결함에 대한 주위 환경으로 부터 알칼리 금속 이온의 확산적 수송에 대한 장벽으로서 작용한다. 조밀화 어닐링 동안의 산화 반응은 계면 응력 구배, 조도 및 요철 수에서의 동시적 감소와 함께 계면 트랩의 수에 있어서의 감소를 발생시킨다. 전술한 예에 있어서, 조밀화는 약 15nm의 총 산화물 두께를 초래하였다. 산화제 가스 상태에서 산소 부분 압력을 감소시킴으로써 박막이 얻어질 수도 있다.
이와 대조적으로, Si3N4/SiO2구조는 산화제의 확산에 대해 비전도성이다. 산화 어닐링 동안에, Si3N4의 상부는 계면으로의 어떤 산화제 수송 없이 실리콘 옥시니트라이드를 형성하도록 산화한다. 그러므로 계면상태의 밀도는 상기 2중 유전체 막에서 산화 어닐링 이후에 변화되지 않고 남아있다.
또한 Si3N4층이 산화 화학종의 확산적 수송에 대해 비교적 비투과성이기 때문에, 조밀화 어닐링 동안에 계면 산화 반응이 없을때 계면의 조도와 요철수에 있어서 감소가 매우 적다.
변형을 고려하면, 상부 산화물층이 다른 방식으로 형성될 수도 있다. 예를들어, 폴리실리콘층이 증착되어 산화될수도 있다. 예를들어, 폴리실리콘층이 증착되어 산화될 수도 있으며, 또는 얇은 질화물층이 완전하게 산화될 수도 있다.
상기 기술에 숙련된 사람에게는 다른 변형은 쉽게 생각될 수 있다.
[상세한 실시예]
상세한 실시예 제 1 도에 도시된 구조는 다수의 기판상에 제조되었으며, 품질에 있어서 여러가지 방식으로 실험되었다. 상기 기판 P/P+(100) 방향의 직경이 125nm이며 0.006오옴 -cm와 0.010오옴 -cm 사이의 저항률을 가진 625㎛의 두께를 갖는다. 16.5㎛ 두께의 P형 에피택셜층은 2와 5×10+4cm-3(15-20오옴-cm) 사이의 붕소 농도를 갖는다.
Fbd와 Do에 의하여 얇은 게이트 산화물 질을 평가하는데 사용된 시험 구조는 1980년 IEDM 테그니칼 다이제스트 752 내지 755페이지에서 엘.시.파릴로(L.C.Parrillo)등에 의해 기술된 "트윈 터브 COMS 기술"과 유사하다. 얇은 게이트 산화물 영역은 700nm 두께의 필드 산화물(FOX) 층과 950℃에서 열분해적으로 성장된 100nm 두께의 회행적 게이트 산화물층에 의해 한정된다. 후자는 게이트 산화 이전에 즉시 화학적으로 박리된다. 게이트 산화 이후에, 420nm 두께의 LPCVD 폴리실리콘층을 증착하고, 이어서 통상적으로 20오옴/스퀘어인 시트 저항을 얻기 위해, PBr3에 의한 폴리시리콘층의 950℃ 기상 도핑(vapor phase doping)을 한다. 도핑된 폴리실리콘층은 얇은 게이트 산화물 영역을 커버링하고 수 미크론까지 FOX 상에 중복하는 레티클(reticle)을 이용하여 패턴된다.
C-V 측정을 위해 패턴되지 않은 기판이 사용되며, 얇은 산화물막이 표준 예비 산화 클리닝 이후에 전체 기판상에 성장된다. 산화 다음에 420nm 두께의 LPCVD 폴리실리콘층이 증착되어 안으로 도핑된다. 직경이 1 내지 2㎛인 새도우 마스크 패턴 알루미늄 도트가 정면에 증착되어 30분동안 375℃에서 소결(sinter)된다. 상기 폴리실리콘층은 에칭 마스크로서 알루미늄을 이용하여 선택적으로 에칭된다. 후면측이 도핑된 글래스를 박리한 후에 100nm 두께의 알루미늄 층이 기판 접촉부를 형성하도록 후면에 증착된다.
얇은 산화물 박막의 Si/SiO2계면질과 구조적 특성은 계면의 X선 마이크로회절(XRMD) Si(400) 피크 분포와 투과형 전자 현미경(TEM) Si(111) 격자 결상에 의해 확인된다. Si-O 진동 모드의 퓨리에 변환 적외선(FTIR)흡수 스펙트럼의 파장 의존도 또한 XRMD 기술로 측정된다.
10nm, 15nm 및 25nm 두께의 적층 게이트 산화물막의 구조 및 전기적 특성이 종래의 열적 산화에 의해 성장된 해당 두께의 얇은 게이트 산화물막과 비교된다.
이들 산화물의 디바이스 처리 능력은 메카비트 DRAM(1.25㎛ 기술)과 64K SRAM(0.9㎛ 기술) 회로 모두의 성공적 제조를 통해 증명되었다.
종래의 산화 절차는 (1) 5 : 1 H2SO4/H2O2(90℃) (2) NH4OH/H2O2(85℃), (3) 15 : 1 HF/H2O(25℃)과 같은 용액에서의 연속적인 세정(cleaning), 헹굼(rinsing) 및 건조(drying)에 의해 유기 및 무기 불순물을 제거하기 위한 표준 예비 산화 세정을 포함한다. 예비 산화 세정 절차는 당업자에게 잘 알려져 있다. 웨이퍼를 유지하는 패들(paddle)과 수정 도는 SiC 튜브를 이용하는 3면 저항 가열로에서 예비 산화 세정이 실행된다. 로 라이너(furnace liner) 밖의 3개의 열전쌍은 온도 제어를 위해 이용된다. 라이너와 로 튜브 사이에 있는 제 2 그룹의 열전쌍은 온도 분포와 웨이퍼 온도 교정을 위해 이용된다. 마이크로프로세서 온도 제어는 자동적으로 행해진다. 마이크로프로세는 또한 특정 온도에서 소정 시간 간격동안 순서와 가스 유량을 자동적으로 제어한다.
평평한 지역은 전 램프 길이 동안 75cm 이상 ±1℃ 내에서 유지된다.
제1SiO2성장을 위한 일반화된 열적 스케줄 및 가스 흐름 순서는 제 2 도를 참조하여 기술된다. 제 2 도에서 시간은 횡축으로, 온도는 종축에 그려졌다. 축척은 임의적 단위이다. 산화 사이틀은 시간 t1에서 시작되어, 시간 t2까지 10분동안 온도 Ti(750℃)에서 불활성(100% Ar) 분위기나 약간의 산화(큰 Ar 몰비를 가진 O2: HCl)분위기하에서 보우트를 삽입한 다음, 시간 t3에서 950℃의 평탄 지역 온도 TF까지 램프 업(ramp up)(5℃/min)한다. 이때 산화제(O2: Hcl)의 몰비(mole fraction)는 1.0 내지 1.5nm/분의 평균 성장 속도를 얻기 위해 캐리어 가스 Ar에 대해 증가된다.
성장 온도 TF(950℃)에서의 등온 유지 시간 t3내지 t4는 3.5, 5.0, 10.0, 15.0 및 25.0nm의 열적으로 성장된 SiO2층 두께를 얻기위해 변화된다. 시간 t4에서 SiO2성장이 완료한 후에, 상기 산화물은 45분의 시간 주기 t4내지 t5동안 100% Ar에서 후산화 어닐링된 다음, 시간 t6에서 750℃의 온도까지 분당 3.5℃의 비율의 램프 다운한다. 이 온도에서, 상기 보우트는 t7때까지 등온 조건하에서 이동하고, 시간 t7에서 불활성 대기하에서 냉각된 다음에 제2SiO2층의 증착을 위해 LPCVD로에 이송된다. 상기 후-산화 어닐링은 절연파괴 필드 분포를 개선하고 산화물내의 고정 전하(Qf)를 제어하기 위해 얇은 SiO2게이트 산화물에 대해 필요하다. 예를들어, 1986년 10월 20일자 엠.아리엔조 등의 응용 물리 논문 49, 1040-1042 쪽 참조.
성장된 SiO2층상의 LPCVD SiO2증착은 635℃에서의 TEOS 열분해에 의해 0.26토르의 압력에서 행해진다. 증착 장치는 1979년 6월 "전자 화학회의 저널" 1042-1046쪽에서 에이.씨.아담스와 씨.디.카피오에 의해 상세하게 기술된 LPCVD 시스템과 유사하다. 통상적인 증착 순서에서, 열적으로 성장된 SiO2를 가진 웨이퍼가 로드되고, 반응 튜브가 0.02토르까지 진공화된다. 로딩 바로 다음에, 통상적으로 70℃의 온도강하가 관찰되며, 기판이 열적 평형상태에 도달하도록 40 내지 45분의 소킹(soaking)시간이 필요하다. 우선 0.02토르에서 10분 동안 소킹한 후에, 상기 시스템은 온도를 안정화하면서 32분 동안 적은 유량(분당 0.5리터)의 O2로 정화된다. 그리고 나서 상기 시스템은 0.02토르에서 4분 동안 추가 소킹을 받는다. 소킹 바로 다음에, TEOS 증기가 도입된다. 유량은 통상적으로 85℃의 액체 TEOS 소스 온도에 의해 제어된다. 온도 제어기는 최적 조건을 유지하며, 분당 1.4nm의 증착 속도를 유지한다. LPCVD 압력은 커패시턴스 압력계의 버터플라이 밸브를 사용하는 압력 제어 시스템에 의해 SiO2증착 동안 0.260토르에서 유지된다. 열분해 온도 635℃ 로 온도 제어기에 의해 유지된다. 막 균일성 및 SiO1증착 속도에 영향을 줄 수 있는 다른 변수인 웨이퍼 상호 간격은 0.95cm이다. 5nm 두께의 증착된 산화물에 대해 3.6분의 증착 시간이 필요하다. 증착 온도 및/또는 액체 TEOS 소스 온도를 감소시킴으로써 균일성을 회생하지 않고 증착 속도가 더 낮춰질 수 있다. 증착이 끝나면 버터플라이 밸브가 폐쇄되고, 반응기가 0.02토르로 3분 동안 비워진다. 다음에 상기 시스템은 튜브로 부터 미분해 TEOS를 제거하기 위해 8분 동안 분당 0.5리터로 O2에 의해 정화된다. 이때 튜브가 N2로 다시 채워지며, 웨이퍼는 꺼내진다.
최종 단계는 완화된 산화 조건하에서의 조밀화 어닐링이다. 이 처리 단계동안에, 준 평형 조건에서 새로운 SiO2층이 성장되며 그래서 Si/SiO2계면에서 트랩, 응력 구배 및 요철을 감소시킨다. 조밀화 어닐링은 전술한 3면 저항 가열 산화로에서 실행된다.
제 2 도에는 마이크로프로세서로 조절되는 열예정 프로그램이 도시되어 있다. 조밀화 사이클은 Ti 750℃에서 시작해서, t1t2의 10분 동안 보우트가 이동한 다음, t2t3의 30분 동안 900℃의 평탄 지역 산화 온도 TF까지 분당 5℃ 속도로 램프업(ramp-up)된다. 이 주기동안의 가스흐름 조건은 분당 N218 리터 및 O22리터의 유량과 함께 일정하게 유지한다. 10nm 적층 산화물 피복 Si 기판상에서의 조밀화동안 5nm 두께의 SiO2층을 성장시키기 위해, 산화제(O2: N2) 기상(gas phase)에서 54%의 O29분의 어닐링 시간이 이용된다. 총두께의 제한으로 인하여 10nm 보다 더 얇은 산화물에 대해서는 2 내지 3nm 두께의 SiO2층이 7.5nm 적층 산화물 피복 실리콘 기판상에 성장된다. 이와 같은 성장은 산화제 및/또는 산화 시간 t3t4에서 10%까지 O2의 체적비를 감소시킴으로써 실현된다. 최종 산화물이 Si/SiO2계면의 일체부분을 구성하기 때문에 조밀화 어닐링동안 최소한 25nm 의 SiO2를 성장시키는 것이 바람직하다. 또한 계면 조도 및 응력 구배의 최적의 감소는 δ＜ 2.5nm에 대해서는 가능하지 않다. 조밀화 바로 다음에, 기판온도는 시간 t6에서 분당 3.3℃의 속도로 750℃의 온도까지 램프다운되며, 보우트는 시간 t6t7동안 소정 속도로 로 밖으로 이동된 다음, 로는 N2정화를 받으며 냉각한다.
[구조 및 전기적 특성]
1) 산화물 두께
산화물 두께 측정은 546.1nm의 파장에서 타원 편광법(ellipsometry)에 의해 행해진다. 1100cm-1대역의 퓨리에 변환 적외선(FTIR) 흡수 Si-O 스펙트럼이 세공밀도와 Si-O 대역 변형에 관한 산화물의 품질을 확인하는데 이용된다. 제 3 도는 조밀화 전후의 다층으로 적층된 산화물에 대한 통상적인 FTIR 흡수(Si-O) 스펙트럼을 도시한다. 파수(wave number)는 수평축에 도시되고 흡수는 수직축에 도시되어 있다. 곡선(31)과 곡선(32)는 각각 조밀화 전후의 곡선이다. 스펙트럼에서의 차이는 조밀화 동안의 siO2성장의 직접 측정치아디, 전체 피크 폭은 비슷한 두께의 층에 비교할때 D0에 관한 최상의 열적 산화물의 피크 폭 보다 적거나 같다.
2) 응력 측정(Stress Measurement)
산화물층내의 응력을 반영하는 Si/SiO2계면 부근의 실리콘층에서의 응력은 1986년 12월 30일자로 피.케이.로이에게 허여된 미국 특허 제 4,631,804호에 기술되어 있는 X선 마이크로 디프랙토미터(XRMD) 기술을 이용하는 Si(400), 2θ 브래그 피크 프로파일링(Bragg peak profiling)에 의해 측정된다. SiO2/Si내의 어떤 국부 영역에서도 회절된 신호 8㎛의 관통 깊이내의 30㎛ 직경의 시준된 Cu Kα X선으로 부터 발생된 방사 체적의 체적 평균이다. 신호 수집을 증진시키기 위해, 마이크로 디프랙토미터는 종래의 XRD처럼 일부가 아닌 전체의 회절된 다비이-링(Debye-ring)을 수집하기 위해 슬릿 및 검출기 시스템을 사용한다. 이 기술은 피크 프로파일에서 작고 세밀한 변화를 검출하는데 매우 유용하다. Si(400), 2θ 피크 위치는 (400) 평면의 평면간 간격(d)의 직접적인 척도가 된다. 2θ°의 무응력 값으로부터의 어느 편차도 실리콘의 탄성 강도 값을 이용하는 SiO2/Si의 회절된 세척으로 부터 실리콘에서의 응력(σsi)에 관련된 격자 팽창(
Figure kpo00001
d)(d-d0)의 분량이다. 1984년 9월에 "응용 물리의 일본 저널" V-23, L743 내지 L745페이지에서 에이취.이에찌와 에스.수토는 격자 간격에서 관찰된 변화로부터의 σsi에 대한 상기 변환을 기술하고 있다. 더우기 피크 폭은 결정 크기 및 결함 상태에 관한 실리콘 구조에 대한 정보를 제공한다.
제 4 도는 합성의 여러 단계에서 다층 SiO2박막의 Si(400), 2θ피크 위치를 도시하는데, 피크 위치는 수평으로 도시되고 강도는 임의 단위로 수직축에 도시되어 있다. 곡선 (41), (42), (43) 및 (44)는 각각 열적 SiO2층, 열/증착층, 어닐링후의 구조 및 단결정 실리콘에 대한 것이다. 프로필(1)(100Å열적 SiO2/Si)은 다음 관계식에 의해 2.71×109dyne/㎠의 인장 응력(tensile stress)에 대응하는 69.100°의 피크 위치를 나타낸다.
Figure kpo00002
여기서, E=C(1-σ)이고, E는 실리콘의 탄성계수, C는 실리콘의 탄성적 컴플라이언스, σ는 실리콘 응력,
E/(1-γ)=2.26×1012dyne/cm-2이고
2θ0=69.1970°이다.
비슷하게, 조밀화전의 10nm 성장/10nm TEOS SiO2증착 퇴적된 SiO2구조에 대한 피크 위치는 69.3200°이며 이것은 3.6×107dyne/㎠의 압축 응력에 대응한다. 조밀화 이후에, 상기 구조는 10nm 성장/10nm 증착/5nm 성장되며, 실질적으로 곡선(43)으로 도시된 바와 같은 제로 응력(2θ-69.2000°)을 갖는다. 25nm의 열적 SiO2층을 가진 등가 제어 구조는 계면 근처의 실리콘에서 약 0.9×109dyne/㎠의 인장 응력값을 발생한다. Si/SiO2계면 근처의 σsi가 거의 제로 값으로 감소하는 경향이 15 및 10nm 적층 SiO2층에도 유사하게 얻어졌다. 표 I에 정리된 측정치는 σsi의 동적 감소를 명료하게 나타내는데, 즉 SiO2층들의 성장, 증착 및 순서에 의한 계면 응력을 나타낸다. Si/SiO2계면을 구성하는 조밀화 단계동안의 SiO2성장의 최종 단계는 성장 및 증착된 SiO2층 사이의 실제적 계면에 의해 제공되는 최상의 가능한 응력 흡수 환경하에서 준평형 조건에서 이루어진다.
3) Si/SiO2계면의 격자 결상 계면의 조도와 요철 부분을 관찰하기 위해 투과형 전자 현미경이 사용된다. 퇴적된 산화물 및 상당 두께의 유사 열적 산화물에 대해, 150 내지 20nm 두께로 아르곤 이온-밀리에 의해 [110]방향에 평행하게 쪼개진 Si/SiO2프로파일링으로 부터 견본이 준비된다. Si/적층 SiO2층에 대한 계면 요철은 1nm 보다 작으며, 이에 비교하여 Si/열적 SiO2에 대해서는 약 3nm의 요철이 관찰되었다. 열적 SiO2에 대한 계면 가까이 관찰된 실리콘층의 비교적 큰 콘트라스트 변조는 응력 구배 및 국부변형 필드에 기인한다. 조밀화 어닐링전의 증착된 층과 성장된 SiO2층 사이의 계면의 존재는 명료하게 볼 수 있으며, 밝은 필드 결상 조건하에서 퇴적된 SiO2유전체 박막에 대한 표시이다.
4) 유전체 절연 파괴 및 결함 밀도
제 1 도에 대해 기술된 바와 같은 구조에 대한 절연 파괴(Breakdown : bd)시험이 행해졌다. 이 기술은 시험 MOS 캐패시터(620㎟) 양단에 램프다운 전압이나 그와 동등한 계단 전압을 인가하는 단계를 포함한다. P-기판에 대한 부극성은 캐패시터 누적을 강요하며, 그러므로 실리콘 영역에서의 전압 손실과 표면 소모를 모두 최소화 한다. 이와 같은 기술은 1986년 MRS 심포지엄 회의록 V-71, 505-512 페이지에 "실리콘 IC 처리에 있어서의 재질 논의"란 제목으로 피.엔.구엔과 디.엘.컨란에 의해 기술되어 있다. 캐패시터 양단의 누설전류는 1㎂에 도달할 때까지 인가전압의 함수로서 측정된다. 본 기술에 대해, 자체-회복 및 파괴적 bd(산화물내로의 포울러-노드하임 터널링) 결과를 보고 했다. 높은 수준의 확신을 얻을 수 있도록 매번 약 2000개의 캐패시터에 의해 시험이 행해졌다. 이와 같은 광범위한 측정은 결함 밀도 D0의 작은 변화를 결정하는데 필수적이다. 측정된 데이타는 필드 ＞ 4MVcm-1하에서 파괴적 bd기준과 1㎂ 누설전류 기준이 통과하는 부위의 백분률로 분포도로 도시되었으며, 제 5 도에 개략으로 도시되었다. 누적 확률은 수평축에, 절연 파괴 전압은 수직축에 도시되었다. 곡선(1)과 곡선(2)은 각각 1㎂ 누설과 파괴적 bd를 나타낸다. Y=exp(-AxD0)을 이용하여 1㎂ 누설 기준에 대한 유도 산출 데이타로 부터 결함 밀도 D0가 얻어지는데, 여기서 A=0.062㎠가 사용되었다.
제 6(a),(b) 및 (c)도는 각각 10nm, 15nm, 및 25nm 퇴적 및 열적 SiO3박막에 있어서의 파괴적 bd 기준에 대한 통상적인 분포도이다. 누적 확률은 수평축에 도시되고 전압은 수직축에 도시되어 있다. 적층 및 열적 산화물 구조는 각각 실선과 파선으로 도시되어 있다. 모든 얇은 10nm 및 15nm 유전체 박막은 합성 적층된 SiO2층에 대한 D0와 Y에 있어서 현저한 증진을 나타내고 있다. D0및 Fbd 결과의 포괄적 요약이 표 2에 주어졌다.
지난 15년간 보고된 결과를 근거로한 여러가지 얇은 게이트 유전체에 대한 D0의 비교 파레토 바 다이아그램(Pareto bar diagram)은 퇴적된 SiO2박막의 저결함 빌도가 오직 이중 유전체 Si3N4/SiO2구조에 대해서만 종래 가능한 것으로 믿어져 왔던 것보다 더 좋다는 것을 나타낸다.
본 구조는 SiO3N4/SiO2계면과 관련된 트랩의 고밀도를 갖지 않는 중요한 장점을 제공한다.
5) 커패시턴스-전압(C-V) 특성
-2V에서 +10V까지, 다음에 다시 -5V까지 전압을 스위핑(sweeping)함으로써 고주파 C-V 측정치가 얻어졌다. 어떤 이력도 표면상태의 존재를 나타낸다. 산화물의 C-V 안정성은 10분 동안 2MWcm-1하의 250℃에서 산화물의 바이어스-온도-응력(BTS)과 트랩된 전하 상태(Qf 및 Qit)에서의 변화와 평탄 대역 전압 시프트(
Figure kpo00003
VFB)의 모니터링에 의해 측정된다. 더 큰 음의 값으로의 평탄 대역 시프트는 통상적으로 산화물내의 모빌 이온 오염과 기판으로 부터의 홀 주입에 기인하는 Si/SiO2계면에서의 양 전하의 축적을 나타낸다. 비슷하게 더 양의 극성인
Figure kpo00004
VFB는 기판으로부터의 열 전자 주입(hot electron injection)에 기인한다.
100Å 적층 및 열적 SiO2박막과 100Å SiO2/100Å Si3N4이중 유전체로부터 제조된 MOS 캐패시터의 대한 C-V 특성에 관한 바이어스 온도 응력 연구는 퇴적된 산화물 박막이 실제적으로 불안정성을 갖지않으며, 열적 SiO2제어 박막이 오직 약간의 평탄 대역(fb) 전압 시프트(-0.03V)를 갖는다는 것을 보여주었다. 대조적으로, 이중 유전체로부터 만들어진 MOS 캐패시터는 계면에서의 양이 전하(모빌 이온)의 큰 축적에 의해 야기되는 0.07V의 다소 큰
Figure kpo00005
Vfb를 나타낸다. 소모 영역 근처의 C-V 곡선상의 비대칭은 아마도 계면 트랩의 큰 밀도에 기인한 것 같다. 저주파(준정적) C-V 곡선은 MOS 캐패시터 양단에 일정한 램프 전압(30 내지 300mV/sec의 램프율)을 인가하고 250℃에서 일렉트로미터에 의해 변위전류를 측정함으로써 얻어진다. 변위전류는 캐패시턴스를 발생하도록 직접 통합된다. 표 3은 다양한 두께의 얇은 적층 및 열적 산화물 박막에 대한 MOS C-V 결과의 요약을 나타낸다.
250Å과 150Å 게이트 산화물을 각각 사용하는 1.25㎛ 및 0.9㎛ 기술로 디바이스가 각각 제조되었다. 퇴적된 게이트 산화물을 사용하여 제조된 트랜지스터 n-형 및 p-형 채널 증대 모드(enhancement mode)에서 모두 정상적인 출력 및 전송 특성을 나타내었다. 1.25μ와 0.9㎛ 기술로 퇴적된 게이트 산화물을 이용하여 얻어진 디바이스 생산성 및 회로 성능이 제어 산화물로 얻어진 것보다 더 좋았다.
[표 1]
Figure kpo00006
[표 2]
Figure kpo00007
[표 3]
MOS 캐패시턴스 전압결과
Figure kpo00008

Claims (8)

  1. (1) 기판의 노출된 표면 부분에 결함구조를 포함하는 제 1 열적 산화물층(3)을 성장시키는 단계와, (2) 상기 제 1 열적 산화물층 위에 유전체층(5)을 증착하는 단계로서, 상기 유전체층은 산화종을 투과하는 조성이며 결함구조를 포함하고, 상기 제 1 열적 산화물층과 상기 유전체층이 조합된 이중층 사이에 계면이 한정되는 상기 증착 단계를 구비한, 기판상에 성장된 얇고 평평한 산화물층으로 이루어지며, 응력이 없는 계면이 그 사이에 형성되게 직접 회로를 제조하는 방법에 있어서, (3) 상기 유전체(5) 및 제 1 산화물층(3)을 통해 산화종을 확산시킴으로써, 상기 기판에 대해 평평하고 응력이 없는 계면을 만드는 비교적 얇은층인 부가열적 산화물층(9)을 상기 제 1 열적 산화물층 아래에 성장시키는 단계를 포함하는 것을 특징으로 하는 집적회로 제조방법.
  2. 제 1 항에 있어서, 상기 단계(2)를 수행하는데 있어서, 상기 유전체층의 결함구조가 상기 단계(1)에서 성장된 상기 제 1 열적 산화물의 결함구조와 비정합되게 상기 유전체 층이 형성되는 것을 특징으로 하는 집적회로 제조방법.
  3. 제 1 항 또는 2항에 있어서, 상기 단계(2)의 유전체층이 증착 산화물층을 포함하는 것을 특징으로 하는 집적회로 제조방법.
  4. 제 3 항에 있어서, 상기 단계(2)를 수행하는데 있어서, 상기 산화물이 테트라에톡시실란(TEOS)의 저압 CVD 증착에 의해 형성되는 것을 특징으로 하는 집적회로 제조방법.
  5. 제 4 항에 있어서, 상기 단계(2)의 증착을 수행하는데 있어, 증착 온도는 약 625℃ 내지 750℃ 사이의 범위에 있으며, 증착 압력은 약 150밀리토르와 400밀리토르 사이에 있는 것을 특징으로 하는 집적회로 제조방법.
  6. 제 1 항 또는 2항에 있어서, 상기 단계(2)를 수행하는데 있어, 상기 유전체층이 실리콘 옥시니트라이드를 형성하도록, 완전하게 산화된 증착 실리콘 질화물층을 포함하는 것을 특징으로 하는 집적회로 제조방법.
  7. 제 1 항 또는 2항에 있어서, 상기 단계(2)를 수행하는데 있어, 상기 유전체층이 계속해서 산화되는 증착 폴리실리콘층을 포함하는 것을 특징으로 하는 집적회로 제조방법.
  8. 제 1 항에 있어서, 상기 단계(3)은, (3-1) 약 750℃의 주위 온도로 상기 기판을 노출시키는 단계와, (3-2) 상기 주위 온도를 약 850℃ 내지 900℃의 범위내까지 증가시키는 단계와, (3-3) 기판 주위 분위기로 산화종을 포함한 가스를 도입시키는 단계와, (3-4) 상기 제 2 산화물층의 소망 두께와 관련된 소정 시간 주기동안 산소 분위기에서 상기 기판을 유지시키는 단계와, (3-5) 산소 분위기를 제거하고 주위 온도를 약 750℃까지 감소시키는 단계 및, (3-6) 기판을 냉각시키는 단계로 수행되는 것을 특징으로 하는 집적회로 제조방법.
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Families Citing this family (194)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219774A (en) * 1988-05-17 1993-06-15 Xicor, Inc. Deposited tunneling oxide
US5139869A (en) * 1988-09-01 1992-08-18 Wolfgang Euen Thin dielectric layer on a substrate
JPH0828427B2 (ja) * 1988-09-14 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US5874766A (en) * 1988-12-20 1999-02-23 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an oxynitride film
DE68925879T2 (de) * 1988-12-21 1996-10-02 At & T Corp Thermisches Oxydierungsverfahren mit verändertem Wachstum für dünne Oxide
DE69032773T2 (de) * 1989-02-14 1999-05-27 Seiko Epson Corp., Tokio/Tokyo Verfahren zur Herstellung einer Halbleitervorrichtung
EP0482829A1 (en) * 1990-10-26 1992-04-29 AT&T Corp. Method for forming a composite oxide over a heavily doped region
US5242831A (en) * 1991-07-10 1993-09-07 Sharp Kabushiki Kaisha Method for evaluating roughness on silicon substrate surface
KR940009597B1 (ko) * 1991-08-22 1994-10-15 삼성전자 주식회사 반도체장치의 게이트산화막 형성법
US5376590A (en) * 1992-01-20 1994-12-27 Nippon Telegraph And Telephone Corporation Semiconductor device and method of fabricating the same
US5726087A (en) * 1992-04-30 1998-03-10 Motorola, Inc. Method of formation of semiconductor gate dielectric
US5629531A (en) * 1992-06-05 1997-05-13 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
CN1244891C (zh) * 1992-08-27 2006-03-08 株式会社半导体能源研究所 有源矩阵显示器
JPH06216120A (ja) * 1992-12-03 1994-08-05 Motorola Inc 集積回路の電気的分離構造の形成方法
US5360769A (en) * 1992-12-17 1994-11-01 Micron Semiconductor, Inc. Method for fabricating hybrid oxides for thinner gate devices
EP0617461B1 (en) * 1993-03-24 1997-09-10 AT&T Corp. Oxynitride dielectric process for IC manufacture
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5719065A (en) * 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
JPH07130974A (ja) * 1993-11-02 1995-05-19 Semiconductor Energy Lab Co Ltd 半導体装置およびその動作方法
CA2131668C (en) * 1993-12-23 1999-03-02 Carol Galli Isolation structure using liquid phase oxide deposition
US5362659A (en) * 1994-04-25 1994-11-08 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating vertical bipolar junction transistors in silicon bonded to an insulator
JP3336747B2 (ja) * 1994-06-09 2002-10-21 ソニー株式会社 絶縁膜の形成方法、並びに半導体装置の作製方法及び半導体装置
US5712208A (en) * 1994-06-09 1998-01-27 Motorola, Inc. Methods of formation of semiconductor composite gate dielectric having multiple incorporated atomic dopants
US5712177A (en) * 1994-08-01 1998-01-27 Motorola, Inc. Method for forming a reverse dielectric stack
JPH0878693A (ja) * 1994-08-31 1996-03-22 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6706572B1 (en) 1994-08-31 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film transistor using a high pressure oxidation step
US5814529A (en) 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
US5976993A (en) 1996-03-28 1999-11-02 Applied Materials, Inc. Method for reducing the intrinsic stress of high density plasma films
TW334581B (en) 1996-06-04 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor integrated circuit and fabrication method thereof
US5807785A (en) * 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
US6320238B1 (en) 1996-12-23 2001-11-20 Agere Systems Guardian Corp. Gate structure for integrated circuit fabrication
US6548854B1 (en) 1997-12-22 2003-04-15 Agere Systems Inc. Compound, high-K, gate and capacitor insulator layer
JP5731121B2 (ja) * 1996-12-23 2015-06-10 エルエスアイ コーポレーション 集積回路
US5940736A (en) 1997-03-11 1999-08-17 Lucent Technologies Inc. Method for forming a high quality ultrathin gate oxide layer
US6252270B1 (en) 1997-04-28 2001-06-26 Agere Systems Guardian Corp. Increased cycle specification for floating-gate and method of manufacture thereof
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
US5982020A (en) 1997-04-28 1999-11-09 Lucent Technologies Inc. Deuterated bipolar transistor and method of manufacture thereof
US5937323A (en) * 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
US6136685A (en) * 1997-06-03 2000-10-24 Applied Materials, Inc. High deposition rate recipe for low dielectric constant films
US7030038B1 (en) * 1997-07-31 2006-04-18 Texas Instruments Incorporated Low temperature method for forming a thin, uniform oxide
US6451686B1 (en) 1997-09-04 2002-09-17 Applied Materials, Inc. Control of semiconductor device isolation properties through incorporation of fluorine in peteos films
EP0902438B1 (en) * 1997-09-09 2005-10-26 Interuniversitair Micro-Elektronica Centrum Vzw Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications
AU750612B2 (en) * 1997-10-22 2002-07-25 Texas Instruments Incorporated Integrated circuit having both low voltage and high voltage mos transistors and method of making
US5869370A (en) * 1997-12-29 1999-02-09 Taiwan Semiconductor Manufacturing Company Ltd. Ultra thin tunneling oxide using buffer CVD to improve edge thinning
KR100273281B1 (ko) * 1998-02-27 2000-12-15 김영환 반도체 소자의 절연막 형성 방법
US6149987A (en) * 1998-04-07 2000-11-21 Applied Materials, Inc. Method for depositing low dielectric constant oxide films
US6177363B1 (en) * 1998-09-29 2001-01-23 Lucent Technologies Inc. Method for forming a nitride layer suitable for use in advanced gate dielectric materials
US6239002B1 (en) * 1998-10-19 2001-05-29 Taiwan Semiconductor Manufacturing Company Thermal oxidizing method for forming with attenuated surface sensitivity ozone-teos silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
US6667232B2 (en) * 1998-12-08 2003-12-23 Intel Corporation Thin dielectric layers and non-thermal formation thereof
US6911707B2 (en) 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
EP1020920B1 (en) * 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
US6590229B1 (en) * 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
US6593592B1 (en) 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
US6223165B1 (en) * 1999-03-22 2001-04-24 Keen.Com, Incorporated Method and apparatus to connect consumer to expert
US7122835B1 (en) 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
DE19920333A1 (de) * 1999-05-03 2000-11-16 Siemens Ag Verfahren zur Herstellung einer Halbleitervorrichtung
US6365511B1 (en) 1999-06-03 2002-04-02 Agere Systems Guardian Corp. Tungsten silicide nitride as a barrier for high temperature anneals to improve hot carrier reliability
US6551946B1 (en) 1999-06-24 2003-04-22 Agere Systems Inc. Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature
GB2355852B (en) * 1999-06-24 2002-07-10 Lucent Technologies Inc High quality oxide for use in integrated circuits
US6670242B1 (en) 1999-06-24 2003-12-30 Agere Systems Inc. Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer
US6509230B1 (en) 1999-06-24 2003-01-21 Lucent Technologies Inc. Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods
US6740912B1 (en) * 1999-06-24 2004-05-25 Agere Systems Inc. Semiconductor device free of LLD regions
US6492712B1 (en) 1999-06-24 2002-12-10 Agere Systems Guardian Corp. High quality oxide for use in integrated circuits
US6521496B1 (en) 1999-06-24 2003-02-18 Lucent Technologies Inc. Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods
US6395610B1 (en) 1999-06-24 2002-05-28 Lucent Technologies Inc. Method of making bipolar transistor semiconductor device including graded, grown, high quality oxide layer
US20030235957A1 (en) * 2002-06-25 2003-12-25 Samir Chaudhry Method and structure for graded gate oxides on vertical and non-planar surfaces
US6797560B2 (en) * 2000-05-22 2004-09-28 Tokyo Electron Limited Method of manufacturing a capacitor having tantalum oxide film as an insulating film
US6753270B1 (en) 2000-08-04 2004-06-22 Applied Materials Inc. Process for depositing a porous, low dielectric constant silicon oxide film
US6335288B1 (en) 2000-08-24 2002-01-01 Applied Materials, Inc. Gas chemistry cycling to achieve high aspect ratio gapfill with HDP-CVD
US6605529B2 (en) * 2001-05-11 2003-08-12 Agere Systems Inc. Method of creating hydrogen isotope reservoirs in a semiconductor device
US6870180B2 (en) * 2001-06-08 2005-03-22 Lucent Technologies Inc. Organic polarizable gate transistor apparatus and method
US6461979B1 (en) 2002-02-13 2002-10-08 Taiwan Semiconductor Manufacturing Company LPCVD furnace uniformity improvement by temperature ramp down deposition system
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
TWI270919B (en) 2002-04-15 2007-01-11 Semiconductor Energy Lab Display device and method of fabricating the same
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
US7067439B2 (en) 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
JP3538679B2 (ja) * 2002-06-24 2004-06-14 沖電気工業株式会社 電界効果型トランジスタの製造方法
US6859748B1 (en) * 2002-07-03 2005-02-22 Advanced Micro Devices, Inc. Test structure for measuring effect of trench isolation on oxide in a memory device
JP3578753B2 (ja) * 2002-10-24 2004-10-20 沖電気工業株式会社 シリコン酸化膜の評価方法および半導体装置の製造方法
US7081414B2 (en) * 2003-05-23 2006-07-25 Applied Materials, Inc. Deposition-selective etch-deposition process for dielectric film gapfill
US7205240B2 (en) 2003-06-04 2007-04-17 Applied Materials, Inc. HDP-CVD multistep gapfill process
US7625603B2 (en) * 2003-11-14 2009-12-01 Robert Bosch Gmbh Crack and residue free conformal deposited silicon oxide with predictable and uniform etching characteristics
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US7229931B2 (en) * 2004-06-16 2007-06-12 Applied Materials, Inc. Oxygen plasma treatment for enhanced HDP-CVD gapfill
US7087536B2 (en) * 2004-09-01 2006-08-08 Applied Materials Silicon oxide gapfill deposition using liquid precursors
US20060079046A1 (en) * 2004-10-12 2006-04-13 International Business Machines Corporation Method and structure for improving cmos device reliability using combinations of insulating materials
US20060105114A1 (en) * 2004-11-16 2006-05-18 White John M Multi-layer high quality gate dielectric for low-temperature poly-silicon TFTs
US20060154494A1 (en) 2005-01-08 2006-07-13 Applied Materials, Inc., A Delaware Corporation High-throughput HDP-CVD processes for advanced gapfill applications
US7288451B2 (en) * 2005-03-01 2007-10-30 International Business Machines Corporation Method and structure for forming self-aligned, dual stress liner for CMOS devices
US7101744B1 (en) 2005-03-01 2006-09-05 International Business Machines Corporation Method for forming self-aligned, dual silicon nitride liner for CMOS devices
US7329586B2 (en) * 2005-06-24 2008-02-12 Applied Materials, Inc. Gapfill using deposition-etch sequence
US7244644B2 (en) * 2005-07-21 2007-07-17 International Business Machines Corporation Undercut and residual spacer prevention for dual stressed layers
JP4830418B2 (ja) * 2005-09-16 2011-12-07 株式会社デンソー 半導体装置
US7678710B2 (en) 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7524750B2 (en) 2006-04-17 2009-04-28 Applied Materials, Inc. Integrated process modulation (IPM) a novel solution for gapfill with HDP-CVD
JP5590886B2 (ja) 2006-09-26 2014-09-17 アプライド マテリアルズ インコーポレイテッド 欠陥パシベーションのための高ｋゲート積層構造に対するフッ素プラズマ処理
US20100062224A1 (en) * 2006-10-31 2010-03-11 Interuniversitair Microelektronica Centrum Method for manufacturing a micromachined device
US7939422B2 (en) * 2006-12-07 2011-05-10 Applied Materials, Inc. Methods of thin film process
US20080142483A1 (en) * 2006-12-07 2008-06-19 Applied Materials, Inc. Multi-step dep-etch-dep high density plasma chemical vapor deposition processes for dielectric gapfills
US7981745B2 (en) * 2007-08-30 2011-07-19 Spansion Llc Sacrificial nitride and gate replacement
US20090309163A1 (en) * 2008-06-11 2009-12-17 International Business Machines Corporation Method and structure for enhancing both nmosfet and pmosfet performance with a stressed film and discontinuity extending to underlying layer
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8497211B2 (en) 2011-06-24 2013-07-30 Applied Materials, Inc. Integrated process modulation for PSG gapfill
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
JP6523885B2 (ja) * 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP6641872B2 (ja) * 2015-10-15 2020-02-05 Tdk株式会社 電子デバイスシート
US11508843B1 (en) * 2021-05-27 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having fully oxidized gate oxide layer and method for making the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617929A (en) * 1968-12-30 1971-11-02 Texas Instruments Inc Junction laser devices having a mode-suppressing region and methods of fabrication
US3764411A (en) * 1970-06-23 1973-10-09 Gen Electric Glass melt through diffusions
US3793090A (en) * 1972-11-21 1974-02-19 Ibm Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics
US4140548A (en) * 1978-05-19 1979-02-20 Maruman Integrated Circuits Inc. MOS Semiconductor process utilizing a two-layer oxide forming technique
US4250206A (en) * 1978-12-11 1981-02-10 Texas Instruments Incorporated Method of making non-volatile semiconductor memory elements
US4254161A (en) * 1979-08-16 1981-03-03 International Business Machines Corporation Prevention of low pressure chemical vapor deposition silicon dioxide undercutting and flaking
US4371587A (en) * 1979-12-17 1983-02-01 Hughes Aircraft Company Low temperature process for depositing oxide layers by photochemical vapor deposition
US4307180A (en) * 1980-08-22 1981-12-22 International Business Machines Corp. Process of forming recessed dielectric regions in a monocrystalline silicon substrate
US4631804A (en) * 1984-12-10 1986-12-30 At&T Bell Laboratories Technique for reducing substrate warpage springback using a polysilicon subsurface strained layer
US4661176A (en) * 1985-02-27 1987-04-28 The United States Of America As Represented By The Secretary Of The Air Force Process for improving the quality of epitaxial silicon films grown on insulating substrates utilizing oxygen ion conductor substrates
US4713260A (en) * 1985-08-22 1987-12-15 Harris Corporation Method of ensuring adhesion of chemically vapor deposited oxide to gold integrated circuit interconnect lines
US4675978A (en) * 1985-09-09 1987-06-30 Rca Corporation Method for fabricating a radiation hardened oxide having two portions
WO1987005441A1 (en) * 1986-03-05 1987-09-11 Sumitomo Electric Industries, Ltd. Semiconductor device and a method of producing the same
US4746630A (en) * 1986-09-17 1988-05-24 Hewlett-Packard Company Method for producing recessed field oxide with improved sidewall characteristics

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Publication number Publication date
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JPH0626211B2 (ja) 1994-04-06
EP0323071B1 (en) 1995-04-26
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EP0323071A3 (en) 1990-03-28

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