JP2010056558A - 半導体デバイス - Google Patents

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Abstract

【課題】特徴サイズの小さいＭＯＳトランジスタとその製造方法を提供する。
【解決手段】本発明は、ショートチャネルの影響を低減し、薄くドープしたドレイン領域（ＬＤＤ構造）を有さない。ＭＯＳトランジスタのゲート長さは１．２５μｍ以下である。本発明のＭＯＳトランジスタはゲート酸化物層を含み、この層は基板との間で平面状でかつストレスのないインタフェースを形成する。その結果、ホットキャリアの発生およびホットキャリアの悪影響が回避できる。ＬＤＤ構造を省略したために、製造プロセスの複雑さが低下し、ソース−ドレインの直列抵抗が減り、その結果駆動電流と切り換え速度が改善された。
【選択図】図１

Description

本発明は集積回路に関し、特にＭＯＳトランジスタとその製造方法に関する。
集積回路（ＩＣ）の複雑さが増えるにつれて、ＩＣ内のデバイスのサイズも小さくなければならない。デバイスのサイズを小さくするために、デバイスの様々な要素（特徴）もそれに比例して小さくしなければならない。これはデバイススケーリングとして知られている。集積回路における１つの共通のデバイスは、ＭＯＳＦＥＴである。このＭＯＳＦＥＴにおいては、デバイスのスケーリングは、ゲートとチャネル長さの減少が必要である。ゲートとチャネル長さが小さくなるにつれて様々な影響が表れ、それがＭＯＳＦＥＴの信頼性と性能を受け入れがたいものにしている。これらの影響はショートチャネル効果と称し、チャネル長さが１．２５μｍ以下となるようなデバイスでは特に問題である。
チャネル長さが短くなったデバイスの１つの影響は、水平方向と垂直方向の電界成分（特に、ドレイン領域における）が増加することである。この電界が増加することにより反転層のキャリアが加速され（ホット状態となり）、そしてそれらがホットキャリア効果と称する有害なデバイスの現象を引き起こす。最終的にこれらの現象は、デバイスの性能と信頼性に悪影響を及ぼす。
ホットキャリア効果を解決する１つの方法は、低濃度でドープした領域（lightly doped drain(ＬＤＤ））構造を使用することである。ＬＤＤ構造においては、ソースとドレインは傾斜したドーピングプロファイルを有する。チャネルに最も近いソース領域とドレイン領域においては、ドーピングレベルはチャネルから離れたソース領域とドレイン領域よりもドーピングレベルが低い。このように低濃度でドープしたソース領域とドレイン領域は、ソースとドレイン近傍のチャネルの領域の電界強度を低減させるのに役立っている。この電界強度が低減することによりホットキャリアの生成を幾分押さえることに成功し、そしてそれによりホットキャリアの影響も低下させることができる。
ＬＤＤ構造は、ホットキャリア効果のようなショートチャネルの影響を低減するのに役立ってはいるが、それを使用することによるある種の欠点も存在する。このある種の欠点とは、ソースとドレインとの間の直列抵抗（直列ソース−ドレイン抵抗（Ｒsd）と称する）が増加することである。これは、低濃度でドープしたソースとドレイン領域におけるドーピングレベルが低下したことに起因している。このように抵抗が増加することは、飽和電流（駆動電流Ｉdsatあるいはオン電流Ｉonと称する）が減少することに繋がる。
Ｉonが減少すると、デバイスの切り換え速度が低下することになる。スイッチとして用いられているＭＯＳＦＥＴは、キャパシタをチャージしたりディスチャージするデバイスと考えられる。キャパシタをチャージするのに必要な時間は、電流に比例する。かくして電流が減ると切り換え速度も低下する。したがってＬＤＤを組み込んだ従来のデバイスにおいて、Ｒsdを増加させることは好ましくない。
ＬＤＤ構造の別の欠点は、その製造が複雑となることである。このような構造体を製造するためには、ＭＯＳＦＥＴ製造のプロセスフローに追加しなければならない数多くの余分の処理ステップがある。この処理ステップには、光リソグラフマスキングレベル、ＬＤＤ注入、誘電体スペーサの形成等が含まれる。
本発明の目的は、ＬＤＤ ＭＯＳＦＥＴ デバイスの上記の欠点を解決する新たなデバイスを提供することである。
本発明は、ショートチャネルの影響を改善するが、ＬＤＤ構造を含むことのない特徴サイズを小さくしたＭＯＳトランジスタを提供する。本発明の一実施例においては、ＭＯＳトランジスタのゲート長さは、１．２５μｍ以下である。さらにまたＬＤＤ構造を使用しないことにより、直列ソース−ドレイン抵抗が減少し、その結果駆動電流と切り換え速度が改善される。
本発明の他の実施例においては、ＭＯＳトランジスタの製造方法が開示されている。長さが１．２５μｍ以下のゲート構造体が基板の上に形成され、その後ソースとドレインが低濃度でドープした領域を有することなく形成される。
本発明の一実施例のデバイスの断面図。 本発明の一実施例による製造工程の途中の段階におけるデバイスの断面図。 本発明の一実施例による製造工程の途中の段階におけるデバイスの断面図。 本発明の一実施例による製造工程の途中の段階におけるデバイスの断面図。 本発明の一実施例と従来のデバイスにおいてホットキャリアエージングＨＣＡを表す時間対基板電流の関係を表すグラフ。 ＬＤＤ構造を使用した従来のデバイスと本発明の一実施例のデバイスにおける駆動ゲート長さ対駆動電流の関係を表すグラフ。
図１において本発明の一実施例によるトランジスタ１０を示す。同図においてトランジスタ１０は、基板１２の上に形成されたゲート構造体１１を有する。チャネル１３がソース１４とドレイン１５の間に形成されている。ゲート構造体１１は酸化物層１６を有し、この酸化物層１６は第１酸化物部分１７と第２酸化物部分１８を有する。第２酸化物部分１８は、基板１２との間でインタフェース１９を形成する。材料層２０が導電層２１と酸化物層１６との間に形成されている。
この実施例において、トランジスタ１０はＮＭＯＳデバイスである。かくしてソース１４とドレイン１５はｎ+ にドーピングされ、基板はｐ型である。本発明はＰＭＯＳとＣＭＯＳを含む他のデバイスでも利用できる。基板１２はシリコン製で単結晶シリコンあるいは多結晶シリコンのいずれでもよい。一般的には、酸化可能シリコンである。材料層２０は高誘電率材料で、例えば五酸化タンタル、バリウム−ストロンチウム窒化物、シリケート製の誘電体材料を含む。さらにまた他の材料が、導電層２１と酸化物層１６との間に形成されて、様々な性能を得ている。
図１のＭＯＳＦＥＴは、低濃度でドープしたドレインと低濃度でドープしたソースとを有していない。これはゲート長さが１．２５μｍ以下でホットキャリア効果を緩和させるためにＬＤＤ構造を採用した従来のデバイスとは対称的である。図１に示した実施例においては、トランジスタ１０のゲート長さＬは、１．２５μｍ以下のオーダーである。さらにまたサブミクロンデバイスでも本発明を利用できる。
ゲート長さは、０．２５μｍから０．０５μｍの範囲である。最後にデバイスのスケーリングは、ゲート長さと他のデバイス特徴物がスケーリングルールに従って比例しなければならないことが必要である。かくして、酸化物層１６は選択されたゲート長さに合わせた厚さを有する。したがってここに示した実施例においては、１．２５μｍから０．０５μｍの範囲のゲート長さは、それぞれ２０．０ｎｍから１．５ｎｍの範囲の厚さを有するゲート構造体１１に対応する。
酸化物／基板のインタフェース１９は、ストレスがなく平面状態である。さらにまた酸化物層１６は、従来の酸化物に比較するとインタフェーストラップ（Ｎit）の数と欠陥密度（Ｄ0 ）は減少している。酸化物層１６のこれらの特徴は、本発明を達成するのに有益である。酸化物の詳細とその特性は、同一出願人の米国特許出願（発明の名称“Ｈｉｇｈ Ｑｕａｌｉｔｙ Ｏｘｉｄｅ Ｆｏｒ Ｕｓｅ Ｉｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”に開示されている。
本発明のデバイスは、従来のデバイスに対し優れた特徴を有する。これらの優れた特徴には、駆動電流と切り換え速度の改善が含まれる。さらにまた駆動電流の増加は、パンチスルーとして知られる好ましくないショートチャネルの影響を抑制するために、チャネルがドーピングレベルを上げることが必要な場合でも実現できる。
さらにまたホットキャリアの影響は、デバイスの信頼性の劣化に繋がるがこれは本発明を用いることにより最小にできる。さらに本発明は製造の複雑さを押さえるために好ましい。このためＬＤＤ構造を形成するのに必要な比較的複雑な処理シーケンスは、従来のチャネル長さの短いデバイスを製造するためにはトレードオフとして必要なものと考えられていたが、本発明では不要なものとなった。
図２−４に本発明製造シーケンスを示す。図２はチャネル１３の上に酸化物層１６を形成するのに用いられる酸化物成長シーケンスであり、その結果ほぼストレスのない平面上のインタフェース１９が形成できる。この製造シーケンスの詳細は同出願人による米国特許出願“Ａ Ｐｒｏｃｅｓｓ Ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｏｘｉｄｅｓ”に開示されている。その後、図３に示すようにゲート構造体１１が従来の処理技術を用いて完成される。この従来の処理技術には高ｋ層の堆積ステップとアモルファスシリコンまたは多結晶シリコンの堆積ステップとゲート注入ステップとゲートマスキングステップが含まれる。
図３に示すように、ゲート構造体１１の製造が完了した後、チャネル１３を形成する。これは標準のイオン注入技術により行われる。チャネルドーピングは、同一の導電型の「ハロー」あるいは「ポケット」と称する注入部３０を介してチャネルとして隆起される。ＮＭＯＳデバイスにおいては、５−４０ｋｅＶのエネルギ範囲でそのドーズ量が５×１０１１から５×１０１３／ｃｍ２で、注入傾斜角が７−４５℃（基板の法線方向に対し）の例えばボロンのイオン注入が行われる。
同様にＰＭＯＳデバイスにおいては、エネルギ範囲が２０−１２０ｋｅＶで、ドーズ量が５×１０１１から５×１０１３／ｃｍ２で、注入傾斜角が基板の放線方向に対し７−４５℃の例えばリン注入が用いられる。チャネルドーピング濃度は、１×１０１６から１×１０１９／ｃｍ３の範囲である。このチャネルドーピングステップは、デバイスのパンチスルーおよびその結果発生するショートチャネル効果を低減するよう機能する。
図４に示すように、ハロー注入（halo inplantation ）の後ソース１４とドレイン１５が形成される。ＮＭＯＳデバイスにおいては、これは砒素を５−５０ｋｅＶのエネルギ範囲で、ドーズ量が５×１０１４から５×１０１５／ｃｍ２で、注入傾斜角が０−７℃の範囲で注入することにより行われる。同様にＰＭＯＳデバイスにおいて、ソースとドレインがボロンをエネルギ範囲が０．５−１０ｋｅＶで、ドーズ量が５×１０１４から５×１０１５／ｃｍ２で、注入傾斜角が０−７℃の範囲で注入することにより行われる。
別法として、ＢＦ２注入が５−１０ｋｅＶのエネルギ範囲で、ドーズ量が５×１０１４から５×１０１５／ｃｍ２で、注入傾斜角が０−７℃の範囲で行われる。その結果得られたソースとドレイン内のドーピングレベルは、１×１０２０／ｃｍ３から５×１０２０／ｃｍ３の範囲内にある。これは従来のＬＤＤデバイスとは対称的で図１と４に示したソース１４とドレイン１５はドーピングされておらずかつ低濃度でドープした領域も含まない。
図２−４を見ると、本発明の製造方法の容易さが理解できるであろう。従来のショートチャネルデバイスを製造するのに必要なプロセスは、ＬＤＤの製造を含む。最低限これはマスク形成ステップを追加し、そして第１注入を実行しなければならない。これは、低濃度でドープしたソース領域とドレイン領域を形成するのに必要である。その後、スペーサを堆積し、エッチングする。
従来のＬＤＤデバイスにおいては、スペーサはソースとドレインのより濃くドープした領域を形成するのに必要である。製造の複雑さに加えて、追加された注入部とスペーサは、その結果得られたデバイスに悪影響を及ぼす。これらの悪影響には、ソース／ドレインの直列抵抗Ｒsdの増加と飽和駆動電流Ｉdsatの減少と切り換え速度の減少が含まれる。
前述したようにホットキャリアの影響は、デバイスの信頼性に悪影響を及ぼす。ゲート長さが１．２５μｍ以下のＭＯＳトランジスタにおいては、ホットキャリアの影響は、チャネル長さが短くなった電界における水平方向と垂直方向の成分が増加することから発生している。これにより反転層のチャージは、ホットキャリア効果と通常称する有害な沢山のデバイス現象を引き起こす程度まで加速（加熱）される。ホットキャリア効果（影響）は、デバイスの信頼性を最終的に劣化させる。これは、ホットキャリアエージング（hot carrier aging（ＨＣＡ)）と称する。
ホットキャリアエージングは、インタフェーストラップ生成あるいはホットキャリアにより結合された不動態化されたダングリングボンドの破壊に起因すると考えられている。シリコン−二酸化シリコンインタフェース内のダングリングボンドは、従来水素雰囲気で不動態化処理され、それによりインタフェーストラップの数を減少させていた。この不動態化技術は、従来のデバイスでは成功したが、ホットキャリアは、容易にシリコン−水素結合を破壊して、不動態化されたインタフェーストラップを再結合させる。インタフェース内のトラップは、散乱センタ（scattering centers）として機能し、これによりチャネル内のキャリアの移動度を低下させる。
従来公知のように駆動電流Ｉon（あるいは飽和電流Ｉdsat）と、トランスコンダクタンスｇm はチャネル内のキャリアの移動度に正比例する。したがって散乱センタがホットキャリアの影響により、より豊富になるとチャネル内のキャリアの移動度は減少し、駆動電流とトランスコンダクタンスもまた減少する。かくしてインタフェーストラップの数によりデバイスは、駆動電流とトランスコンダクタンスのようなデバイスパラメータが変動するために劣化（経年変化）する。この劣化は、デバイスの信頼性に悪影響を及ぼす。
酸化物層１６は、シリコンボンドをダングリングする回数を減らし、そのためインタフェーストラップの数も減少させる。本出願人は、これはインタフェースにストレスが存在せず平面状態であるためにかつより完全な酸化プロセスの結果であると考えている。さらにまた、本発明の酸化物内にはインタフェーストラップの数が少ないために水素により不動態化処理されるトラップの数も少ない。本発明の酸化物を具備したデバイス内で、水素の放出に起因してデバイスのドリフトが少なくなることが予想される。最後にＬＤＤ構造は、ショートチャネルデバイスのホトキャリア効果を低減するのに役立つが、本発明の一実施例ではホットキャリア効果を大幅に減少させることになる。
ホットキャリアエージングのその結果の大幅な改善は、図５のグラフから明らかである。従来ではホットキャリアエージングの限界は、トランスコンダクタンスの１５％の変動である。プロット５１は、ゲート長さが０．２４μｍで、酸化物層の厚さが５ｎｍ（５０Ａ）である本発明のデバイスのものである。プロット５０は、ホットキャリアの悪影響を低減するために、ＬＤＤ構造を組み込んだ同一のゲート長さを有する従来のデバイスに対するのもである。
図５から明らかなように、１μＡ／μｍの基板電流限界は、従来のＬＤＤ ＭＯＳＦＥＴでは１００時間で達成したが、本発明の実施例においては、この限界は４００時間である。ほぼ同等のゲート長さを有するデバイスにおいては、このホットキャリアエージングは、従来のＬＤＤ構造を必要とするデバイスと比較すると、本発明により４倍改善されている。
ＨＣＡを減少することにより信頼性を改善することに加えて、本発明のデバイスは、キャリアの移動度が増加しソース−ドレインの抵抗が減少する両方の結果により駆動電流が増加する。移動度が増加することは、散乱センタの減少の結果である。Ｒsdの減少は、従来のＬＤＤ構造で使用される低濃度でドープしたソース領域とドレイン領域を省いたことの直接的な結果である。このためホットキャリアの発生は、ＬＤＤ構造以外の手段によっても低減できるために、本発明のデバイスでは必要はない。
したがって本発明のソースとドレインのドーピングレベルは、１×１０20から５×１０20／ｃｍ3の範囲内で実質的に均一である。これは５０から１５０オーム／スクエアの範囲のソース−ドレインシート抵抗となる。これは本発明のデバイスのゲート幅が２５から１００オーム／μｍのＲsdに相当する。（比較のためにゲート幅は、図１に示した軸のｚ方向に沿って計ったものである。）
これに対し、従来の低濃度でドープしたソースと低濃度でドープしたドレインの領域は、１×１０19から５×１０19／ｃｍ3のオーダである。従来のＬＤＤのこれに対応するソース／ドレインシート抵抗は、５００−１５００オーム／スクエアの範囲である。これは従来のデバイスのゲート幅の１００−２００オーム／μｍのＲsdとなる。
本発明によるソース−ドレインの直列抵抗が低下した結果、駆動電流が改善される。図６においては、ゲート長さ対駆動電流の関係が示されている。プロット６０は、本発明のデバイスの駆動電流のグラフであり、プロット６１は、ＬＤＤ構造を使用した従来のデバイスに対するものである。トランジスタ駆動電流Ｉdsatの改善は、ＬＤＤ構造を組み込んだ同様な特徴サイズを有する従来のデバイスと比較したときの本発明のデバイスで測定された。
上記したように、駆動電流が増加することは、切り換え速度が速くなることに繋がる。そしてスイッチとして用いられているＭＯＳＦＥＴは、キャパシタをチャージしたり放電したりするデバイスと考えることもできる。これらのキャパシタは、ＭＯＳゲートキャパシタンス、ソース／ドレイン接合キャパシタンス、金属相互接合キャパシタンスのような要素から発生するＣＭＯＳ回路の本来内在する部分である。
キャパシタにチャージするのに必要な時間は、電流に比例する。かくして、駆動電流が増加するとき切り換え速度も増加する。駆動電流レベルを改善することは、本発明のＭＯＳＦＥＴを用いたリング発信回路においては、従来のＬＤＤ ＭＯＳトランジスタよりも２５％以上のオーダで切り換えスピードが改善されている。
さらにまた本発明のデバイスにおける駆動電流の増加は、しきい値電圧Ｖt が若干増加しても実現できる。このため、チャネル長さが短くなったデバイスで起きる１つの現象は、パンチスルーとして公知である。パンチスルーとは、印加ゲート電圧がしきい値電圧Ｖt 以下のときに通常観測される。パンチスルーは、ドレイン上の逆バイアスが増加したときに、ドレインのディプレーション領域の幅が広がったときに起きる。
このディプレーション領域の幅が十分大きくなると、ソースとドレインのディプレーション領域が出会い、許容できないレベルのキャリアフローが起こる。これはチャージの制御がまずくなり、そして電流レベルが許容できないオフ電流レベルとなって表れる。チャネルに最も近いソース領域とドレイン領域におけるドーピングレベルを減少させたＬＤＤ構造は、このパンチスルーの影響を低減させるが、これはソース／ドレインのディプレーション領域の幅を減少させるためにチャネルのドーピングレベルを増加することにより解決しなければならない。
しかし、チャネルドーピングの濃度が増加すると、しきい値電圧を増加させチャネル内の導電への反転を生成するのに必要な電圧も増加する。このしきい値電圧の増加により駆動電流の低減が引き起こされる。かくして、パンチスルーの減少とチャネルドーピングの増加とのトレードオフは、従来のＬＤＤデバイスの駆動電流の低下となる。
本発明のデバイスは、しきい値電圧が増加しても駆動電流の増加を維持できることが見いだされた。例えば、０．２４μｍの特徴サイズのデバイスにおいては、同様なデバイス特徴を有する従来のＬＤＤデバイスに対し、駆動電流は２０％増加している。これはしきい値電圧の５０ｍＶの増加に関わらず発生する。これは本発明により実現されたソース−ドレインの直列抵抗の低下に起因すると考えられる。
１０ トランジスタ
１１ ゲート構造体
１２ 基板
１３ チャネル
１４ ソース
１５ ドレイン
１６ 酸化物層
１７ 第１酸化物部分
１８ 第２酸化物部分
１９ インタフェース
２０ 材料層
２１ 導電層
３０ 注入部
５０，５１ プロット

Claims (8)

  1. 半導体デバイスであって、
    ソース、ドレインおよび該ソースから該ドレインへと延長するチャネルを有するドープされた基板であって、該チャンネルが該基板のドーパント濃度よりも大きく、かつ該ソースおよびドレインのドーパント濃度よりも小さい１×１０１６／ｃｍ３から１×１０１９／ｃｍ３の範囲内のドーピング濃度を有している、ドープされた基板と、
    該チャンネルの上に形成され、および幅が画成された酸化物であって、該基板と共に、ストレスが存在せず、かつ平坦なインターフェースを形成する酸化物と、
    該チャンネルの上に配置され、該酸化物の幅と同じ幅と、１．２５μｍ以下の長さと、を有するゲート構造体とを備え、
    該半導体デバイスは、ＬＤＤ構造における、チャンネル付近の低濃度でドープされたドレイン領域を含まない
    ことを特徴とする半導体デバイス。
  2. 前記長さが、０．２５μｍから０．０５μｍの範囲内にある
    請求項１記載の半導体デバイス。
  3. 前記ゲート構造体が、酸化物層を有し、
    前記酸化物層の厚さが、１．５ｎｍから２０．０ｎｍの範囲である請求項１記載の半導体デバイス。
  4. 前記ソースとドレインのドーピング濃度が、１×１０20原子／ｃｍ3 から５×１０20原子／ｃｍ3 の範囲内にある請求項１記載の半導体デバイス。
  5. 電界効果型トランジスタであって、
    ソース、ドレインおよび該ソースから該ドレインへと延長するチャンネルを有するドープされた基板であって、該チャンネルが該基板のドーパント濃度よりも大きく、かつ該ソースおよびドレインのドーパント濃度よりも小さい１×１０１６／ｃｍ３から１×１０１９／ｃｍ３の範囲内のドーピング濃度を有している、ドープされた基板と、
    ストレスが存在せず、かつ平坦な、該基板とインターフェースを形成する、幅により画成された酸化物を含むゲート構造体とを備え、
    該ゲート構造体は、該酸化物の幅と同じ幅と、約０．０５μｍないし約０．２５μｍの範囲内の長さとを有し、および該電界効果型トランジスタはＬＤＤ構造における、チャンネル付近の低濃度でドープされたドレイン領域を含まない
    ことを特徴とする電界効果型トランジスタ。
  6. 前記チャンネルの長さが、０．０５μｍから０．２５μｍの範囲内にある請求項５記載のトランジスタ。
  7. 前記酸化物層の厚さが、１．５ｎｍから２０．０ｎｍの範囲内にある請求項５記載のトランジスタ。
  8. 前記ソースとドレインのドーピングレベルが、１×１０２０／ｃｍ３から５×１０２０／ｃｍ３の範囲内である
    ことを特徴とする請求項５記載の方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030235957A1 (en) * 2002-06-25 2003-12-25 Samir Chaudhry Method and structure for graded gate oxides on vertical and non-planar surfaces
JP2002009292A (ja) 2000-06-22 2002-01-11 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6548422B1 (en) * 2001-09-27 2003-04-15 Agere Systems, Inc. Method and structure for oxide/silicon nitride interface substructure improvements
US6890831B2 (en) 2002-06-03 2005-05-10 Sanyo Electric Co., Ltd. Method of fabricating semiconductor device
JP2007053279A (ja) * 2005-08-19 2007-03-01 Elpida Memory Inc 半導体装置の製造方法
JP4809653B2 (ja) * 2005-09-16 2011-11-09 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5728153B2 (ja) * 2008-09-26 2015-06-03 株式会社東芝 半導体装置の製造方法
CN109560044A (zh) * 2018-11-05 2019-04-02 复旦大学 一种抑制薄膜晶体管阈值电压漂移的方法
CN115799055A (zh) * 2021-09-10 2023-03-14 长鑫存储技术有限公司 半导体结构制作方法及半导体结构处理设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01204435A (ja) * 1987-12-28 1989-08-17 American Teleph & Telegr Co <Att> 集積回路の製造方法
JPH0621090A (ja) * 1992-07-01 1994-01-28 Sony Corp 半導体装置の製造方法
JPH09283748A (ja) * 1996-04-09 1997-10-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH1032328A (ja) * 1996-07-12 1998-02-03 Sharp Corp ゲート絶縁膜形成方法
JPH1126754A (ja) * 1997-06-30 1999-01-29 Fujitsu Ltd 半導体装置の製造方法
JPH1197687A (ja) * 1997-09-22 1999-04-09 Fujitsu Ltd 絶縁ゲート型半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2932569C2 (de) 1979-08-10 1983-04-07 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Reduzierung der Dichte der schnellen Oberflächenzustände bei MOS-Bauelementen
EP0617461B1 (en) * 1993-03-24 1997-09-10 AT&T Corp. Oxynitride dielectric process for IC manufacture
US5707888A (en) 1995-05-04 1998-01-13 Lsi Logic Corporation Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation
JP4001960B2 (ja) 1995-11-03 2007-10-31 フリースケール セミコンダクター インコーポレイテッド 窒化酸化物誘電体層を有する半導体素子の製造方法
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
US6210999B1 (en) * 1998-12-04 2001-04-03 Advanced Micro Devices, Inc. Method and test structure for low-temperature integration of high dielectric constant gate dielectrics into self-aligned semiconductor devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01204435A (ja) * 1987-12-28 1989-08-17 American Teleph & Telegr Co <Att> 集積回路の製造方法
JPH0621090A (ja) * 1992-07-01 1994-01-28 Sony Corp 半導体装置の製造方法
JPH09283748A (ja) * 1996-04-09 1997-10-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH1032328A (ja) * 1996-07-12 1998-02-03 Sharp Corp ゲート絶縁膜形成方法
JPH1126754A (ja) * 1997-06-30 1999-01-29 Fujitsu Ltd 半導体装置の製造方法
JPH1197687A (ja) * 1997-09-22 1999-04-09 Fujitsu Ltd 絶縁ゲート型半導体装置の製造方法

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