JP2001044194A - 集積回路 - Google Patents

集積回路

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Abstract

(57)【要約】 【課題】ごく薄い酸化物層を有する集積回路素子を提供
する。 【解決手段】 本発明の集積回路素子は、基板と前記基
板の上に形成された酸化物層とからなり、前記酸化物層
のインタフェイスのトラップ密度（Ｎｉｔ）は、５×１
０10／ｃｍ2から３×１０9／ｃｍ2の範囲内にあること
を特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路の製造方法
に関し、特に高品質で歪みのない平面状酸化物層を形成
する方法に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の複雑さが増加すると
ＩＣ内のデバイスのサイズも減少する必要がある。デバ
イスのサイズを減少させるために、デバイスの様々な素
子をそれに比例して小さくする必要がある。これは、デ
バイスのスケーリングと称する。ある種のデバイスにお
いては、ＭＯＳ構造は、このデバイスのスケーリングを
行うには酸化物層がより薄くならなければならない。と
ころが従来の酸化物が薄くなるとその品質が劣化する傾
向にある。酸化物層の品質が劣化すると、酸化物層を用
いているデバイスの信頼性に悪影響を及ぼす。
【０００３】さらに、酸化物の品質に加えてＭＯＳ構造
体内の誘電体材料の信頼性もまた酸化物と基板のインタ
ーフェイスの酸化物のストレスと平面性により影響を受
ける。酸化物のストレスは、格子のミスマッチと成長に
起因するストレスから生成する。格子のミスマッチはそ
れを解決することが難しく、そして成長に伴うストレス
は、様々な方法で解決することが試みられている。酸化
物内のストレスは、界面領域における転位と欠陥の発生
に結びつく。その結果、マス移送パスとリーク電流が発
生する。
【０００４】デバイスの信頼性は、少ない従来の基準で
もって特徴付けられている。例えば、ＭＯＳトランジス
タにおいては信頼性は、使用期間にわたって従来のデバ
イスのパラメータの変化（デバイスパラメータードリフ
トと称する）の観点から特徴付けられている。さらにま
た、時間に依存する誘電体の電圧破壊（time-dependent
dielectric breakdown;ＴＤＤＢ）を用いてトランジス
タの信頼性を特徴付けることも行われている。
【０００５】動作バイアス（印加電圧）と温度条件のも
とでは、しきい値電圧（Ｖ1）（飽和電流ＩDSAT）とト
ランスコンダクタンスのようなデバイスパラメーター
は、受け入れがたい値にまで移動する傾向がある。実際
に正常に動作している間にデバイスのパラメータのドリ
フト（変動）は、酸化物の誘電体破壊のような他の公知
の信頼性の問題よりもより深刻である。したがってある
場合には、デバイスパラメータのドリフトにより誘電体
の破壊が発生する前に、故障する原因となる。
【０００６】上記の信頼性の問題を解決するために、様
々なアプローチが試みられている。例えば、多くのＩＣ
デバイスにおいては、酸化物を成長させる方が堆積させ
るよりも良いことが知られている。さらにまた、高い成
長温度は、より高品質の酸化物を生成する。ところが、
従来技術による高温で酸化物を製造することには問題が
ある。例えば、高温酸化物成長のシーケンスで必要とさ
れる高温を達成するためには、成長した酸化物の全体厚
さが増加する傾向にある。その結果酸化物層は、デバイ
スの寸法を小さくするためには、厚くなりすぎる。さら
にまた、より高品質の酸化物層を形成する努力に際して
は、デバイスのスケーリングの目的も達成できない。さ
らにまた、高い成長温度から冷却すると、成長した酸化
物の粘度が増加し、成長に起因したストレスが発生する
ことになる。これらの問題に対しては、半導体産業界で
は低温で酸化物を成長させることが一般的となってい
る。このような従来のプラクティスの欠点は、低温で酸
化物を成長させることにより、酸化物の品質が悪くなる
ことである。品質が悪くなることは、上記の理由により
酸化物の信頼性に悪影響を及ぼす。
【０００７】
【発明が解決しようとする課題】本発明の目的は、半導
体を小型化するための要件に合致する、低ひずみで高品
質のごく薄い酸化物層を有する半導体素子をを提供する
ことである。
【０００８】
【課題を解決するための手段】本発明は、集積回路で使
用される酸化物層に関する。酸化物層が基板の上に形成
され、この酸化物層と基板とがインタフェイスを形成
し、このインタフェイスは平面状で、ストレスが存在し
ない。このようにして得られた酸化物は、欠陥密度Ｄ0
が低く、かつインターフェイストラップ密度Ｎitも低
い。本発明の酸化物の厚さは４．０ｎｍ以下、好ましく
は１．５ｎｍ以下である。
【０００９】
【発明の実施の形態】図１Ａにおいて本発明の酸化物層
３０を最初に説明する。同図に示すように酸化物層３０
は集積回路内に組み込まれている。この酸化物層３０は
基板２２の上に形成され、第１酸化物部分３１と第２酸
化物部分３２とを有する。第２酸化物部分３２は、基板
２２との間でインターフェイス３４を形成する。基板２
２はシリコン製で単結晶あるいは多結晶シリコンで、よ
り一般的には酸化可能なシリコンである。
【００１０】同図に示すように酸化物層３０の厚さは４
０Å以下である。酸化物層３０の厚さは１５Å−２０Å
であり、さらにまた１５Å以下でもよい。さらにまた酸
化物層３０は、酸化物層３０と導電層２６との間に配置
された高誘電率（ｋ）材料層３３を有する。この高ｋ材
料層３３は、五酸化タンタル，チタン化バリウム−スト
ロンチューム，シリケート誘電体材料を含むがそれに限
定されるものではない。さらにまた、他の材料も導電層
２６と高ｋ材料層３３の間に形成することもできる。
【００１１】本発明の特徴は、第二酸化物部分と基板と
の間のインターフェイスが平面状であることである。こ
の平面性は、表面粗さで測定される。本発明の酸化物に
おいては、このインターフェイスは、０．３ｎｍ以下の
表面粗さしか有さない。さらにまた、基板と第二酸化物
部分との間のインターフェイスはストレスがなく、圧縮
ストレスは、０から２×１０9ｄｙｎｅｓ／ｃｍ2のオー
ダーである。これは欠陥密度Ｄ0が０．１欠陥／ｃｍ2以
下のオーダーである。最後に第二酸化物部分は、従来の
酸化物に比較して、より高密度の酸化物層と考えられ
る。本発明の酸化物のインターフェイストラップ密度Ｎ
itは、５×１０10／ｃｍ2から３×１０19／ｃｍ2のオー
ダーあるいはそれ以下である。
【００１２】このようにして得られたごく薄い酸化物層
は、従来の酸化物層に比較して平面性が改善され、スト
レスがなく、より高密度である利点がある。
【００１３】これらの利点は、本発明の酸化物層を組み
込んだデバイスの信頼性と性能の両方での改善が見られ
る。このため、デバイスバラメータのドリフトの悪影響
及び、時間依存性の誘電体破壊（ＴＤＤＢ）は、本発明
により低減される。
【００１４】さらにまた、デバイスの性能は、リーク電
流が低減すること、及び移動度が増加することにより改
善される。本発明の酸化物のこれらの特徴、及び信頼
性、及び性能の改善点を次に説明する。
【００１５】図１Ａの具体的な実施例は、ＭＯＳ構造体
である。様々な種類のデバイスと素子がこの構造体を有
している。この構造体は、ＭＯＳトランジスタとＭＯＳ
キャパシタと集積回路の中の共通素子を含むが、それに
限定されるものではない。さらに別のデバイスと素子が
本発明の酸化物を有する。
【００１６】図１Ｂに示す実施例においては、酸化物層
３０がＭＯＳトランジスタ２１内に組み込まれている。
このＭＯＳトランジスタ２１はソース２３とドレイン２
４とを有し、それらはチャネル２５で分離されている。
ＭＯＳトランジスタ２１はまたそれぞれ薄くドープした
ソース領域２７，チャネル領域２８を有する。ソース２
３とドレイン２４とチャネル２５は、ＰＭＯＳ，ＮＭＯ
Ｓ，ＣＭＯＳ，横方向拡散ＭＯＳ（ＬＤＭＯＳ）デバイ
スを含むが、それに限定されない様々なトランジスタを
形成するため、従来の技術により形成される。
【００１７】図２Ｂにおいて酸化物層３０を高速熱処理
（fast thermal processing;ＦＴＰ）により酸化物層３
０を形成するシーケンスを示す（この成長シーケンスと
その結果得られた酸化物構造体の断面図を図３−５に示
す）。セグメント２０は、８．０Ｌ／分の窒素流と０．
０２から１％の周囲酸素濃度でもって３００℃から７０
０℃の初期温度でウエハボートをプッシュするステップ
を示す。これらのパラメータは、酸素（native oxide）
の成長を最小にするよう選択され、これは酸素の品質を
劣化させ及びスケーリングパラメータ（酸化物厚さのバ
ジェットあるいはスケーリングバジェットとも称する）
により決定される許容された酸化物厚さを使い切ってし
まう。さらにまた、負荷ロックシステムあるいは水素ベ
ーキングを用いて好ましくない低温酸化物の成長を阻止
することもできる。
【００１８】セグメント２１は、毎分５０−１２５℃
で、７５０℃から８5０℃にまで高速の温度上昇プロセ
スを示す。このステップは、低酸素濃度の周囲（０．０
５％から５％のオーダー）で低酸素高窒素の雰囲気で実
行される。本発明の一つの態様は、高速で温度を上昇さ
せて（セグメント２１で）、このセグメントで形成され
る酸化物の厚さを最小にすることである。これにより酸
化物層３０の全体厚さを制御できる。かくして、このス
テップにより所望の高成長温度（セグメント２３と２
６）が酸化物層の厚さのバジェットを犠牲にすることな
く達成できる。さらにまた、低酸素濃度の雰囲気中で温
度を急速に上昇させることは、低温酸化物層の成長（こ
れが低品質につながる）を抑制する。
【００１９】セグメント２２は、よりなだらかな温度上
昇を示す。セグメント２２は、毎分１０−２５℃の温度
上昇である。この実施例においては、温度がセグメント
の終わりで８００℃から９００℃の範囲に到達する。セ
グメント２１で用いられた同一の酸素と窒素の濃度雰囲
気がセグメント２２でも用いられる。セグメント２２に
おける温度上昇のこの制御は、セグメント２３の成長温
度をオーバーシュートするのを阻止するために重要であ
る。最後にセグメント２２における低酸素濃度は、より
高い成長温度への温度上昇の間酸化物の成長を遅らせ
る。そしてこれは、酸化物厚さのバジェットに収まる。
【００２０】セグメント２３は、低温酸化物（low temp
erature oxide;ＬＴＯ）成長ステップである。このステ
ップにおいては、周囲の酸素濃度は０．１％から１０％
であるが、周囲の窒素濃度は９０％から９９．９％であ
る。ジクロロエチレン（dichloroethyline）が所望の厚
さによっては、この時間帯に０．５％以下加えられる。
セグメント２３の終わりにおいて、準窒素中のアニール
プロセスが実行される。図２のシーケンスにおいては、
セグメント２０−２２の間、酸化物の厚さは５−１０Å
の範囲である。成長した酸化物の厚さは、５−１０Åの
範囲である。セグメント２３では、酸化物の２．５−１
０Åの厚さの成長が得られる。セグメント２３の終了時
において、第１酸化物部分３１の成長（図４）が完了す
る。同図において第１酸化物部分３１は、９２５℃であ
る二酸化シリコンの粘弾性温度（Ｔve）以下の温度で成
長される。第１酸化物部分３１は、酸化物層３０の全厚
さの２５−９８％を占める。酸化物層３０の厚さが３０
Å以下の実施例においては、第１酸化物部分３１の厚さ
は７．５−２０Åである。第１酸化物部分３１は、第１
酸化物部分３１下に第２酸化物部分３２を成長させる
間、発生するストレス緩和用のシンクとして機能する。
【００２１】ドレイン２４は、二酸化シリコンの粘弾性
温度以上の温度に温度を上昇させる第一セグメントであ
る。この温度上昇は比較的ゆっくりで、例えば毎分５−
１５℃であり、ほとんど純粋窒素雰囲気（このセグメン
トにおいては酸素の周囲濃度は０から５％である）内で
行われる。セグメント２４の終了時に達した温度は、セ
グメント２６の高温酸素（high temperature oxide;Ｈ
ＴＯ）の成長温度以下の約５０℃である。セグメント２
５は、粘弾性温度以上の温度に毎分５−１５℃の速度で
上昇する可変加熱セグメントである。この実施例におい
ては、ＨＴＯ成長温度は９２５℃から１１００℃の範囲
である。セグメント２４における酸素と窒素の同一のフ
ロー／濃度がセグメント２５でも用いられる。セグメン
ト２５の終了時においては、ＨＴＯ成長温度に到達す
る。
【００２２】セグメント２４と２５は、本発明の実施例
において有益なステップである。セグメント２６への温
度上昇（ＬＴＯ成長セグメント）と同様に、セグメント
２４，２５の注意深い温度上昇により、所望の成長温度
（この本発明の実施例ではＨＴＯ成長温度）をオーバー
シュートするのを阻止する。低酸素雰囲気中での温度上
昇の速度は、酸化物成長を遅らせ、それにより酸化物厚
さのバジェットを守れる。最後にセグメント２４，２５
における低酸素雰囲気中での注意深い加熱により、成長
ストレスを低減させ、その結果、酸化物成長欠陥の発生
（スリップ転位と積層欠陥）。
【００２３】セグメント２６はＨＴＯ成長ステップであ
り、このステップにおいては、成長温度は二酸化シリコ
ンの粘弾性温度以上である。セグメント２５の終了時に
到達した温度は、０から２５％酸素雰囲気中で、約２分
から２０分の間セグメント２６の成長ステップでも維持
され、その結果、酸化物がさらに２−１２Åだけ高温で
成長する。この第二部分は、酸化物層３０の全厚さの２
−７５％のオーダーを占める。セグメント２６の最終部
分は、純粋窒素雰囲気中でのアニールを含む。粘弾性温
度、約２５０℃以上の高温成長は、ある特性を有する酸
化物（第２酸化物部分３２）が成長することになる。例
えば、第２酸化物部分３２はよりアモルファス状態であ
り、そして結晶構造は少なく、短い範囲のオーダー（シ
ョートレンジ）である。これにより、より高密度の酸化
物が形成できる。このため、ＳｉＯ4の四面体構造がＯ
−Ｓｉ−Ｏチェーンにより接続され、これは従来の酸化
物よりも、よりランダムである。第２酸化物部分３２の
分子構造のランダム特徴により、より高密度の酸化物が
形成できる。したがって、第２酸化物部分３２は、従来
の成長酸化物に比較してＳｉ−Ｏの結合長さが短く、か
つ、Ｓｉ−Ｏの結合強度が大きい。
【００２４】図２の実施例のセグメント２７は、変調冷
却セグメントと称する冷却セグメントである。温度の低
下は、毎分２−５℃の速度で行われ、これは粘弾性温度
以下２７の終了時の温度まで低下される。例えば、セグ
メント２７の終了時に達した温度は、９００℃から８０
０℃の範囲である。セグメント２７は、不活性のほぼ純
粋窒素雰囲気中で行われる。成長酸化物を粘弾性温度以
下に冷却している間ストレスが酸化物内、特に基板と酸
化物のインターフェイスに発生する。ｓこのストレスの
結果、スリップ電位と酸化物により引き起こされる積層
欠陥のような欠陥が例えば、異質領域（asperity）のよ
うなエネルギー的に好ましい領域に形成される。この欠
陥は、マスの差分移送の原因とリークパス電流と見るこ
とができ、これはデバイスの信頼性及び性能に悪影響を
及ぼす。変調冷却セグメントと第１酸化物部分３１のス
トレス吸収あるいはストレスシンク特性（特に変調冷却
セグメントの間）により酸素−ストレスのない酸素−基
板インタフェイスが形成できる。さらにまた欠陥密度も
低減できる。最後にセグメント２８は、たとえば純粋窒
素のような不活性雰囲気中で毎分３５−６５℃のオーダ
ーの高速オーダーの速い速度でさらに冷却される。セグ
メント２９は、純粋窒素雰囲気中における約５００℃の
ボートプル（boat pull）工程である。
【００２５】図３−５は、酸化物層３０の形成ステップ
時におけるデバイスの断面を示す。基板２２は、単結晶
シリコンまたは多結晶シリコン，シリコンオンインシュ
レーター（silicon on insulator;SOI）構造基板内のシ
リコンアイランドのような酸化可能な基板である。第１
酸化物部分３１は、９２５℃以下の温度で形成された低
温酸化物（low temperature oxide;LTO）部分と見なさ
れる。第２酸化物部分３２の形成時にストレスシンクを
提供することに加えて、第１酸化物部分３１は、その下
に酸化物を成長させる。かくして第１酸化物部分３１
は、酸素は、そこを拡散しなければならず、その結果、
基板２２が酸化されその結果第２酸化物部分３２が形成
される。この実施例においては第１酸化物部分３１は、
二酸化シリコンである。しかし他の材料も用いることが
できる。他の材料は、これに限定されるわけではない
が、軽く窒化（０．２−３０重量％の窒素で）した二酸
化シリコン層を含み、そしてボロンの貫通を阻止する。
これはポリジプレーション（poly-depletion）の阻止に
有効である。さらにまた第１酸化物部分３１は、蒸気酸
化物あるいは成長−堆積の合成酸化物層でもよい。第２
酸化物部分３２は、９２５℃の粘弾性温度以上の温度で
成長した高温酸化物（high temperature oxide；ＨＴ
Ｏ）部分と見なされる。この実施例においては、第２酸
化物部分３２の高温成長は９２５℃−１１００℃の範囲
で行われる。
【００２６】本発明の酸化物層３０の特徴は、面間の平
面性が改善され、酸化物と基板との間のインターフェイ
スと酸化物のバルク内の両方でストレスが低下している
ことである。これは図６，７の比較から容易に理解でき
る。
【００２７】図６は、従来の酸化物を含むＭＯＳ構造体
のＴＥＭ格子画像であり、図７は本発明の酸化物を含む
ＭＯＳ構造体のＴＥＭ格子画像である。図６は、基板６
２と従来の酸化物層６０と導電層６６とを示す。図６の
画像においては、酸化物層６０と基板６２の間にひずみ
領域が存在することを示すストレスバンド６３（黒いコ
ントラスト）がある。更にまた酸化物層６０と基板６２
とのインターフェイスは、比較的粗い（すなわち平面状
ではない）。従来の酸化物の表面厚さは、５Å以上のオ
ーダーである。これらの欠点の中でも特にこの表面粗さ
は、ＭＯＳトランジスタのチャネルのキャリア散乱、お
よびキャリアの移動度の低減につながる。チャネル内で
キャリア散乱が発生し、そしてキャリアの移動度の低減
につながる。
【００２８】図６の従来の酸化物層に比較すると本発明
の一実施例の傾斜のついた酸化物層３０と第２酸化物部
分３２との間のインターフェイスを図７に示すが、これ
はＴＥＭ画像にはダークコントラストは存在しない。そ
のため知覚可能なストレスバンドが存在しない。かくし
て本発明の一実施例における酸化物層３０と基板２２と
の間のインターフェイスには、ストレスは存在しない。
さらにまたこのインターフェイスは、インターフェイス
近傍でＳｉ（１１１）ライン内に知覚観測可能な破損も
有さず、ほぼ平面状である。Ｘ線マイクロ偏向技術のよ
うな標準のストレス測定技術を用いて、シリコン４００
のブラグピークプロファイルは、ウォーレンアバーバッ
ハ（Warren-Averbach）解析により２×１０9ダイン／ｃ
ｍ2の圧縮力を示す。これに対し従来の酸化物層は、９
×１０10から１×１０10ダイン／ｃｍ2の引っ張り力を
示す。さらにまた図７のＴＥＭでは認められないが、バ
ルク酸化物は,同様な技術で測定すると０−２×１０9ダ
イン／ｃｍ2の圧縮を有する実質的にストレスのない状
態である。最後に酸化物層３０と第２酸化物部分３２と
の間のインターフェイスは、実質的に平面状で、その平
面性は従来のＴＥＭ画像装置の解像度（３Å内）では検
出不可能である。
【００２９】本発明により形成されたストレスのかから
ない、かつ平面状のＳｉ−ＳｉＯ2インターフェイスと
より高密度の第２酸化物部分３２により、本発明の酸化
物を採用したデバイスの信頼性が改善される。通常の動
作時のデバイスパラメーターのドリフトは、この薄いゲ
ート酸化物を用いたデバイスの信頼性を評価する際には
酸化物のブレークダウンよりもより深刻である。デバイ
スのパラメーターのドリフトにより、デバイスは、酸化
物のブレークダウンが発生する前に必要とされるパラメ
ーター仕様を満たすことができない。デバイスのドリフ
トは、２つのメカニズムにより支配されている。ｐ−Ｍ
ＯＳデバイスにおいては、バイアス−温度（ＢＴ）ドリ
フトは、主要なファクターであるが、一方ｎ−ＭＯＳデ
バイスにおいては、ホットキャリヤ劣化（hot carrier
aging;HCA）が支配的である。
【００３０】より良好なオフ状態（off-state)リーク性
能を得るために表面チャネルデバイスへの移行は,バイ
アス温度（ＢＴ）条件の下でのしきい値電圧ＶTのドリ
フトにつながる。このドリフト現象は、シリコン製基板
内へトンネル現象で移動する電子によるイオン化の影響
に起因するホットホールの形成につながる。このホット
ホールは、酸化物内に閉じこめられる。酸化物内のトラ
ップは、バルク酸化物内でホールトラップとしてホール
トラップのように振る舞う弱いＳｉ−Ｏボンド（結合）
に起因していると理論づけられている。これらのトラッ
プされたホールは、酸化物内では正のチャージとして動
作して、その結果、しきい値電圧ＶTのシフトに結びつ
く。従来の酸化物に比べて本発明の第２酸化物部分３２
は、弱いＳｉ−Ｏボンド（結合）の数が減っていると考
えられる。従って、トラップの発生も減っている。そし
て、これは第２酸化物部分３２のストレスのかかってい
ない高密度の特性からきている。本発明の酸化物内のし
きい値電圧シフトの傾向は、大幅に低くなる。これを図
８に示し、同図において、本発明の厚さが３６Åプロッ
ト８１と厚さが３２Åプロット８２の２つの例におい
て、しきい値電圧のパーセンテージ劣化を厚さが３３Å
プロット８３の従来の酸化物と比較する。図８から明ら
かなように、バイアス温度（ＢＴ）ドリフトは、本発明
の酸化物を用いたデバイスにおいては遙かに低い。
【００３１】デバイスの信頼性に悪影響を及ぼす別の現
象は、ホットキャリヤエイジング（hot carrier aging;
HCA）である。サブミクロンゲート構造においては、ホ
ットキャリヤは、チャネル長さが短くなり、横方向が長
くなった電界から発生する。これにより反転層のチャー
ジが様々な悪いデバイス現象（通常ホットキャリヤ効果
と称する）が発生する程度まで加速（加熱）される。デ
バイスの信頼性の観点からの重要なホットキャリヤ効果
（影響）は、ホットキャリヤによりゲート酸化物と／ま
たはＳｉ−ＳｉＯ2インターフェイスにおよぼす損傷で
ある。このホットキャリヤエイジングは、インターフェ
イストラップの生成、あるいはパッシベートするダング
リングボンドの破壊に起因すると考えられる。このため
シリコン−二酸化シリコンインターフェイスにおけるダ
ングリングボンドは、水素雰囲気中で通常不動態化処理
されて、インターフェイストラップの数を減少させてい
る。この不動態化技術は、従来の酸化物では,ある程度
の成功を見ているが、ホットキャリヤは簡単にシリコン
−水素の結合を破壊し、そして不動態化処理されたイン
ターフェイストラップを再結合させる。インターフェイ
スにおけるトラップは、散乱中心として機能し、これに
よりチャネル内のキャリヤの移動度を低下させる。公知
のように、駆動電流（Ｉon）、あるいは飽和電流（Ｉ
dsat）とトランスコンダクタンス（ｇm）は、チャネル
内のキャリヤの移動度に比例する。従って散乱中心は、
ホットキャリヤ効果に起因してより多くなり、そしてチ
ャネル内のキャリヤの移動度は減少し、駆動電流とトラ
ンスコンダクタンスも減少する。かくしてインターフェ
イストラップの数は、駆動電流とトランスコンダクタン
スのようなデバイスパラメータのようなドリフトに起因
してデバイスを劣化させる。この劣化によりデバイスの
信頼性に悪影響を及ぼす。
【００３２】本発明の酸化物は、シリコンのダングリン
グボンドの減少を抑え、それによりインターフェイスト
ラップの数も減少させている。これはより複雑な酸化プ
ロセスの結果であり、そしてインターフェイスがほぼス
トレス（応力）がなく、また平面状であることに原因し
ている。さらにまた本発明の酸化物中には、インターフ
ェイストラップの数が少ないために水素により不動態化
されたトラップの数も少なく、本発明の酸化物内に組み
込まれるデバイス内の水素の放出により、デバイスのド
リフトがより少なくなることが期待されている。
【００３３】通常、標準技術で測定した結果によれば、
本発明の酸化物中のインターフェイストラップ密度（Ｎ
it）は、３×１０9／ｃｍ2から５×１０10／ｃｍ2のオ
ーダー、あるいはそれ以下である。ホットキャリヤエイ
ジングによりかくして得られた改良の程度は、図のグラ
フから明らかである。従来ではホットキャリヤエイジン
グの限界は、トランスコンダクタンスの１５％の変動で
ある。プロット９０は、本発明により製造された３２Å
厚の酸化物を組み込んだデバイスのものである。プロッ
ト９１は、同一の厚さの従来の酸化物を組み込んだ素子
である。たとえば３μＡ／μｍの基板電流限界は、ＭＯ
ＳＦＴにおける従来の酸化物では１２０時間で到達して
しまうが、本発明の酸化物では、これが４００時間で到
達することになる。エージングは、従来の酸化物に比べ
て本発明によれば、３−１０倍改善されている。
【００３４】本発明の酸化物は、時間依存性の誘電体破
壊（ＴＤＤＢ）の改善につながり、更にまたＭＯＳデバ
イスの信頼性を向上させる。ＴＤＤＢの改善は、本発明
のストレスのない高品質のシリコン−二酸化シリコンイ
ンターフェイスから直接得られた結果である。上記した
ように基板と酸化物の間が平面状であり、ストレスが存
在しないために欠陥密度Ｄ0も低い。その結果拡散マス
移送とリーク電流に結びつく欠陥も少なくなる。最終的
にこれは、チャージの滑らかな移動、あるいはチャージ
−破壊Ｑbdの改善、及び例えば１５０℃から２１０℃の
温度における誘電体破壊と電界の加速（例；３−６ＭＶ
／ｃｍ）の改善につながる。
【００３５】図１０に示すように本発明の酸化物は、従
来の酸化物と比較したときにＴＤＤＢの改善の観点から
は８−１０倍の改善が得られる。特に平均故障時間（me
an time to failure;MTTF）対電界強度は、０．２５μ
ｍのＣＭＯＳデバイスにおいて、様々な酸化物と本発明
の酸化物に対し同図にプロットされている。このプロッ
ト１００は、厚さが３２Åの本発明の酸化物に対するも
ので、同一厚さの従来の酸化物は、プロット１０２と１
０３で示されている。本発明の酸化物は、５．５ＭＶ／
ｃｍ2の電界においては１０5秒で破壊を示すが、これは
従来の酸化物が同一の電界において２×１０4秒で破壊
するのとは対照的である。プロット１０１は、厚さが２
８Åの本発明の酸化物に対するものでプロット１０４
は、２８Å厚の従来の酸化物に対するものである。この
比較から判るように本発明の酸化物は、５．５ＭＶ／ｃ
ｍの電界においては２×１０4秒で破壊を示すが、従来
の酸化物においては、同一電界で７×１０3秒で破壊を
示すのと対照的である。
【００３６】前述したようにデバイスの性能は、本発明
の酸化物により改善されている。チャネル内のキャリヤ
の移動度は、トラップの数と酸化物−基板のインターフ
ェイスにおける表面粗さ（平面性）の程度に大きく影響
される。より平面状の（凹凸の少ない）のインターフェ
イスとトラップの数の減少が移動度の改善に役立つ。こ
れによりトランスコンダクタンスが改善される。このこ
とは図１を見ることでよりはっきりする。偶数番号のプ
ロット１１０，１１２，１１４，１１６，１１８は、本
発明の酸化物を用いたデバイスにおけるトランスコンダ
クタンス対ゲート−ソース電圧を示す。奇数番号のプロ
ット１１１，１１３，１１５，１１７，１１９は、従来
の酸化物を用いたデバイスのトランスコンダクタンス対
ゲート−ソース電圧のプロットを示す。トランスコンダ
クタンス対ゲート−ソース電圧Ｖ gsは、１５×１５μｍ
2ＮＭＯＳＦＥＴに対するものである。プロット１１０
と１１１は、ドレイン電圧が２．１ボルトのものであ
る。プロット１１２と１１３は、ドレイン電圧が１．６
ボルトに対するものであり、プロット１１４と１１５
は、ドレイン電圧が１．１ボルトのものであり、プロッ
ト１１６と１１７は、ドレイン電圧が０．６ボルトのも
のであり、プロット１１８と１１９は、ドレイン電圧が
０．１ボルトのものである。図１１は、本発明の一実施
例による酸化物では、チャネル移動度が５−６％上昇し
たことを示している。これはこの実施例において駆動電
流（飽和電流Ｉdsat）が２０％のオーダーで改善された
ことになる。
【００３７】図１２において、１５×１５μｍ2のＮＭ
ＯＳＦＥＴに対する駆動電流の本発明の酸化物と従来の
酸化物の比較結果を示す。一連のゲート電圧に対する駆
動電流対ドレイン電圧がプロットしてある。プロット１
２０と１２１は、それぞれ本発明の酸化物と従来の酸化
物に対するゲート電圧が２．５ボルトのものを示してい
る。プロット１２２と１２３は、本発明の酸化物と従来
の酸化物におけるゲート電圧が０．２ボルトのものを示
している。最後にプロット１２４と１２５は、本発明の
酸化物と従来の酸化物に対するゲート電圧が１．５ボル
トのものを示している。本発明の酸化物を組み込んだデ
バイスは、従来の酸化物を用いたデバイスに比較してサ
ブしきい値が改善され、飽和特性が改善されている。
【００３８】本発明の酸化物を用いたトランジスタのリ
ーク電流特性も改善されている。リーク電流は、酸化物
欠陥（Ｄ0）の原因と考えられる。本発明の酸化物の欠
陥密度は、０．１欠陥／ｃｍ2以下である。薄いゲート
誘電体層に対しては、Ｄ0に対する主な寄与分は、成長
により引き起こされた欠陥密度と酸化物層に内在する本
来的なストレスである。欠陥は、異質領域とアスペリテ
ィ（asperity）のようなエネルギーの高い部位（energe
tically fabered site）で形成される。これらの欠陥
は、酸化物が欠陥の周囲のシリコンを消費するにつれて
外側に向かって成長する傾向があり、最終的に欠陥のネ
ットワークが存在することになる。この欠陥は、拡散マ
ス移送のパイプとして、及び電位のリーク電流パスとし
て見ることができ、これはデバイスの信頼性と性能に大
きな影響を及ぼす。
【００３９】図１３は、電圧が２．０ボルトにおけるｎ
型タブ内のゲート酸化物に対する累積確率対リーク電流
を表すグラフである。プロット１３０は、厚さが２８Å
の本発明のゲート酸化物に対するものであり、プロット
１３１は、同一厚さの従来の酸化物に対するものであ
る。プロット１３２は、厚さが３２Åの本発明の酸化物
に対するものであり、プロット１３３は、同一厚さの従
来の酸化物に対するものである。
【００４０】図１４は、電圧が２．０ボルトのｐ型タブ
に対する様々なリーク電流のプロットを示す。プロット
１３４は、厚さが２８Åの本発明のゲート酸化物層に対
するものであり、プロット１３５は、同一厚さの従来の
ゲート酸化物層に対するものである。プロット１３６
は、厚さが３２Åの本発明の酸化物層のものであり、プ
ロット１３７は、同一厚さの従来の酸化物層のものであ
る。図１３と１４から判るように本発明によればリーク
電流は、８−１０倍改善されている。このリーク電流の
大幅な改善により、チャネルに対するチャージ制御が改
善され、さらにサブしきい値特性（Ｉoff）も改善され
る。
【図面の簡単な説明】
【図１】Ａ 本発明のＭＯＳ構造体の断面図。 Ｂ 本発明のＭＯＳトランジスタの断面図。
【図２】Ａ 本発明による製造工程を表すフローチャー
ト図。 Ｂ 本発明の製造工程における温度対時間の関係を表す
グラフ。
【図３】本発明の一実施例による酸化物層を形成するプ
ロセスを表す断面図。
【図４】本発明の一実施例による酸化物層を形成するプ
ロセスを表す断面図。
【図５】本発明の一実施例による酸化物層を形成するプ
ロセスを表す断面図。
【図６】酸化物の上に導電層を有する基板上の従来の酸
化物層の透過型電子顕微鏡ＴＥＭ格子像を表す図。
【図７】本発明による酸化物の上に導電層を有する基板
上に本発明の酸化物層の透過型電子顕微鏡のＴＥＭ格子
像を表す図。
【図８】本発明の酸化物層と従来の酸化物層の時間とＶ
Tの劣化の％を表すグラフ。
【図９】従来の酸化物層と本発明の一実施例の酸化物層
に対するホットキャリヤエイジング（hot carrier agin
g（ＨＣＡ））を示す時間と基板電流（Ｉsub）の関係を
表すグラフ。
【図１０】従来の酸化物層と本発明の一実施例による酸
化物層に対する平均故障時間対電界との関係を表すグラ
フ。
【図１１】従来のゲート酸化物層と本発明の一実施例の
ゲート酸化物層を組み込んだ５×１５μｍ2ＮＭＯＳＦ
ＥＴに対するトランスコンダクタンス（ｇm）対ゲート
−ソース電圧（Ｖｇｓ）の関係を表すグラフ。
【図１２】従来のゲート酸化物層と本発明の一実施例の
ゲート酸化物層を組み込んだ５×１５μｍ2ＮＭＯＳＦ
ＥＴに対するドレイン電流（Ｉd）対ドレイン電圧
（Ｖd）の関係を表すグラフ。
【図１３】従来のゲート酸化物層と本発明の一実施例の
ゲート酸化物層を組み込んだＮ型タブ（ウエル）内の５
×１５μｍ2ＦＥＴＳにおける累積確率対リークの関係
を表すグラフ。
【図１４】従来のゲート酸化物層と本発明の一実施例の
ゲート酸化物層を組み込んだＰ型タブ（ウエル）内の５
×１５μｍ2ＦＥＴＳにおける累積確率対リークの関係
を表すグラフ。
【符号の説明】
２１ ＭＯＳトランジスタ ２２ 基板 ２３ ソース ２４ ドレイン ２５ チャネル ２６ 導電層 ２７ ソース領域 ２８ チャネル領域 ３０ 酸化物層 ３１ 第１酸化物部分 ３２ 第２酸化物部分 ３３ 高ｋ材料層 ３４ インターフェイス ６０ 酸化物層 ６２ 基板 ６６ 導電層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 スンダー スリニバサン アメリカ合衆国、32836 フロリダ、オー ランド コーブ レイク ドライブ 10063 (72)発明者 サレッシュ マンシン マーチャント アメリカ合衆国、32835 フロリダ、オー ランド ワインランド オークス ボウル バード 8214 (72)発明者 プラジップ クマー ロイ アメリカ合衆国、32819 フロリダ、オー ランド ヒドゥン イベイ コート 7706

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】基板と、 前記基板の上に形成された酸化物層とからなり、 前記酸化物層のインタフェイスのトラップ密度（Ｎｉ
    ｔ）は、５×１０10／ｃｍ2から３×１０9／ｃｍ2の範
    囲内にあることを特徴とする集積回路素子。
  2. 【請求項２】導電層が、前記酸化物層の上に形成されて
    いることを特徴とする請求項１記載の集積回路素子。
  3. 【請求項３】前記酸化物層と前記基板とがインタフェイ
    スを形成し、 前記インタフェイスの表面粗さは、３Å以下であること
    を特徴とする請求項１記載の集積回路素子。
  4. 【請求項４】前記酸化物層の厚さは、１５Å以下から４
    ０Åの範囲であることを特徴とする請求項１記載の集積
    回路素子。
  5. 【請求項５】前記酸化物の圧縮応力は、２×１０9ダイ
    ン／ｃｍ2以下であることを特徴とする請求項１記載の
    集積回路素子。
  6. 【請求項６】前記酸化物の一部は、アモルファス二酸化
    シリコン製であることを特徴とする請求項１記載の集積
    回路。
  7. 【請求項７】高ｋ誘電体層が前記酸化物層の上に形成さ
    れ、 導電層が前記高ｋ誘電体層の上に形成されていることを
    特徴とする請求項１記載の集積回路素子。
  8. 【請求項８】前記酸化物層は、ゲートであり、 前記集積回路素子は、電界効果型トランジスタであるこ
    とを特徴とする請求項２記載の集積回路。
  9. 【請求項９】基板と、 前記基板の上に形成された酸化物層とを有し前記酸化物
    層の欠陥密度（Ｄ0）は、０．１欠陥／ｃｍ2以下である
    ことを特徴とする集積回路素子。
  10. 【請求項１０】導電層が前記酸化物層の上に形成されて
    いることを特徴とする請求項９記載の集積回路素子。
  11. 【請求項１１】前記酸化物層と前記基板とがインタフェ
    イスを形成し、 前記インタフェイスの表面粗さは、３Å以下であること
    を特徴とする請求項９記載の集積回路素子。
  12. 【請求項１２】前記酸化物層の厚さは、１５Å以下から
    ４０Åの範囲であることを特徴とする請求項９記載の集
    積回路素子。
  13. 【請求項１３】前記インタフェイスの圧縮応力は、２×
    １０9ダイン／ｃｍ2以下であることを特徴とする請求項
    ９記載の集積回路素子。
  14. 【請求項１４】前記酸化物層のインタフェイスのトラッ
    プ密度（Ｎｉｔ）は、５×１０10／ｃｍ2から３×１０9
    ／ｃｍ2の範囲あるいはそれ以下にあることを特徴とす
    る請求項９記載の集積回路素子。
  15. 【請求項１５】前記酸化物の一部は、アモルファス二酸
    化シリコン製であることを特徴とする請求項９記載の集
    積回路素子。
  16. 【請求項１６】高誘電率（ｋ）の誘電体層が前記酸化物
    層の上に形成され、 さらに導電層が前記高ｋ誘電体層の上に形成されている
    ことを特徴とする請求項９記載の集積回路素子。
  17. 【請求項１７】前記酸化物層は、ゲートであり、集積回
    路素子は電界効果型トランジスタであることを特徴とす
    る請求項１６記載の集積回路。
  18. 【請求項１８】基板と、 前記基板の上に形成された酸化物層とからなり、 前記酸化物層は、第１部分と第２部分とを有し、 前記第１部分は、第２部分の上に形成され、 前記酸化物層の厚さは、２．５ｎｍ以下であることを特
    徴とする集積回路素子。
  19. 【請求項１９】導電層が前記酸化物層の上に形成されて
    いることを特徴とする請求項１８記載の集積回路素子。
  20. 【請求項２０】前記酸化物層と前記基板とがインタフェ
    イスを形成し、 前記インタフェイスの表面粗さは、３Å以下であること
    を特徴とする請求項１８記載の集積回路素子。
  21. 【請求項２１】前記酸化物層の欠陥密度（Ｄ0）は、
    ０．１欠陥／ｃｍ2以下であることを特徴とする請求項
    １８記載の集積回路素子。
  22. 【請求項２２】前記インタフェイスの圧縮応力は、２×
    １０9ダイン／ｃｍ2以下であることを特徴とする請求項
    １８記載の集積回路素子。
  23. 【請求項２３】前記酸化物層のインタフェイスのトラッ
    プ密度（Ｎｉｔ）は、５×１０10／ｃｍ2から３×１０9
    ／ｃｍ2の範囲あるいはそれ以下にあることを特徴とす
    る請求項１８記載の集積回路素子。
  24. 【請求項２４】前記酸化物の一部は、アモルファス二酸
    化シリコン製であることを特徴とする請求項１８記載の
    集積回路素子。
  25. 【請求項２５】高ｋ誘電体層が前記酸化物層の上に形成
    され、 導電層が前記高ｋ誘電体層の上に形成されていることを
    特徴とする請求項１８記載の集積回路素子。
  26. 【請求項２６】前記酸化物層は、ゲートであり、 集積回路素子は、電界効果型トランジスタであることを
    特徴とする請求項１９記載の集積回路素子。
  27. 【請求項２７】前記導電要素は、キャパシタプレートで
    あり、集積回路要素はキャパシタであることを特徴とす
    る請求項１９記載の集積回路素子。
  28. 【請求項２８】前記基板は、単結晶シリコン，多結晶シ
    リコン，シリコンオン絶縁物（ＳＯＩ）基板上のシリコ
    ンアイランドからなるグループから選択されたものであ
    ることを特徴とする請求項１記載の集積回路。
  29. 【請求項２９】前記基板は、単結晶シリコン，多結晶シ
    リコン，シリコンオン絶縁物（ＳＯＩ）基板上のシリコ
    ンアイランドからなるグループから選択されたものであ
    ることを特徴とする請求項９記載の集積回路。
  30. 【請求項３０】前記基板は、単結晶シリコン，多結晶シ
    リコン，シリコンオン絶縁物（ＳＯＩ）基板上のシリコ
    ンアイランドからなるグループから選択されたものであ
    ることを特徴とする請求項１８記載の集積回路。
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