JPH1197687A

JPH1197687A - 絶縁ゲート型半導体装置の製造方法

Info

Publication number: JPH1197687A
Application number: JP25657797A
Authority: JP
Inventors: Yasuo Nara; 安雄奈良
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-09-22
Filing date: 1997-09-22
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】絶縁ゲート型半導体装置の製造方法に関し、
フォトリソグラフィー工程の精度に依存することなく、
且つ、ゲート絶縁膜のダメージを与えることなく、短チ
ャネル効果を抑制した微細ＩＧＦＥＴを形成する。【解決手段】半導体基板１上に、不純物を含む第１の
膜４を形成したのち、ゲート電極形成領域３における第
１の膜４を選択的除去し、第１の膜４の側壁に絶縁物６
を設けたのち、半導体基板１の露出面に不純物を導入
し、次いで、ゲート絶縁膜５を形成したのち、第２の膜
７を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置の製造方法に関するものであり、特に、ＩＧＦＥＴ
（絶縁ゲート型電界効果トランジスタ）における短チャ
ネル効果防止構造の製造工程に特徴のある絶縁ゲート型
半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】従来より、半導体装置の高速化や低消費
電力動作化が要請されており、この様な要請に応えるた
めには半導体装置を構成するＩＧＦＥＴ自体の高性能化
が必要であり、ＩＧＦＥＴの高性能化のためには素子寸
法を小さくする微細化が有効であると考えられてきた。

【０００３】この様に、素子を微細化した場合には、ゲ
ート長の短縮に伴って所謂短チャネル効果が発生するた
め、この短チャネル効果を抑制するために、チャネル領
域の不純物を高濃度化するのが一般的であった。

【０００４】しかし、従来のＩＧＦＥＴにおけるチャネ
ルドープに際しては、半導体基板と同導電型の不純物が
チャネル領域のみならずソース・ドレイン領域にもドー
プされるのが一般的であり、そのため、ソース・ドレイ
ン領域のｐｎ接合位置における不純物濃度が高まってｐ
⁺／ｎ⁺接合となり、接合容量や接合リーク電流の増大
をもたらすことになる。

【０００５】この様な寄生容量となる接合容量の増大に
よって素子の動作速度が低下し、また、接合リーク電流
の増大により素子の非動作時におけるスタンバイ電流が
増加して消費電力の増大をもたらすため、高速且つ低消
費電力デバイスには不適当であった。

【０００６】また、従来のイオン注入法によるソース・
ドレイン領域やＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）領域の形成法は、ｐｎ接合の深さが深く短
チャネル効果の抑制は十分ではなかった。

【０００７】そこで、ソース・ドレイン領域にチャネル
ドープの不純物が導入されずに短チャネル効果が防止さ
れ、且つ、ソース・ドレイン領域の深さが浅くなるデバ
イス構造が要請されるが、この内、ソース・ドレイン領
域にチャネルドープの不純物が導入されない２つのデバ
イス構造が提案されているので、図５（必要ならば、特
開昭６３−２４１９６５号公報参照）及び図６（必要な
らば、特開平５−５５２４８号公報参照）を参照して説
明する。

【０００８】図５（ａ）参照まず、ｐ型シリコン基板３１の表面に熱酸化によって厚
さ２０ｎｍのＳｉＯ₂膜３２を形成したのち、ＣＶＤ法
によって厚さ４００ｎｍのＳｉＮ膜を堆積させ、ゲート
領域に開口部を有するＳｉＮ膜パターン３３を形成す
る。

【０００９】次いで、ＣＶＤ法によって厚さ３００ｎｍ
のＳｉＯ₂膜を堆積させたのち、異方性エッチングを施
すことによって、ＳｉＮ膜パターン３３の側壁にサイド
ウォール３４を形成し、次いで、サイドウォール３４を
マスクとしてＢ（ボロン）イオン３５をイオン注入して
ｐ型のチャネルドープ領域３６を形成する。

【００１０】図５（ｂ）参照次いで、サイドウォール３４を除去したのち、熱酸化に
よりゲート酸化膜３７を形成し、次いで、全面に多結晶
シリコン膜を堆積させたのち、エッチバックすることに
よって開口部に埋め込まれたゲート電極３８を形成し、
ＰＯＣｌ₃雰囲気中で熱処理することによってゲート電
極３８にＰをドープする。

【００１１】図５（ｃ）参照次いで、ＳｉＮ膜パターン３３を除去したのち、ゲート
電極３８をマスクとしてｎ型不純物をイオン注入するこ
とによってｎ型ソース・ドレイン領域３９を自己整合的
に形成する。

【００１２】この場合には、チャネルドープ領域３６を
形成するために利用したＳｉＮ膜パターン３３によっ
て、ｎ型ソース・ドレイン領域３９を形成する際のマス
クとなるドレイン電極３８を形成しているので、チャネ
ルドープ領域３６とｎ型ソース・ドレイン領域３９とが
重なることがなく、接合容量が増大したり、接合リーク
電流が増大することがない。

【００１３】次に、図６を参照して、他の従来例を説明
する。図６（ａ）参照まず、ｐ型シリコン基板４１の表面にゲート絶縁膜４２
を形成したのち、厚さ２０ｎｍの多結晶シリコン膜４３
及び厚さ２００ｎｍのＳｉＯ₂膜を順次堆積させ、異方
性エッチングを施すことによって開口部を有するＳｉＯ
₂膜パターン４４を形成し、次いで、ＳｉＯ₂膜パター
ン４４をマスクとしてｐ型不純物イオン４５をイオン注
入してｐ型のチャネルドープ領域４６を形成する。

【００１４】図６（ｂ）及び（ｃ）参照次いで、ＣＶＤ法を用いて全面に厚さ２００ｎｍの多結
晶シリコン膜４７を堆積させたのち、エッチバックを行
うことによってＳｉＯ₂膜パターン４４に埋め込まれた
ゲート電極４８を形成し、次いで、ＳｉＯ₂膜パターン
４４を除去したのち、ゲート電極４８をマスクとしてｎ
型不純物イオン４９をイオン注入することによって、ｎ
型ＬＤＤ領域５０を形成する。

【００１５】図６（ｄ）参照次いで、全面に厚さ６０ｎｍのＳｉＯ₂膜を堆積させた
のち、異方性エッチングを施すことによってゲート電極
４８の側壁にサイドウォール５１を形成し、次いで、サ
イドウォール５１をマスクとして多結晶シリコン膜４３
の露出部をエッチング除去したのち、サイドウォール５
１をマスクとしてｎ型不純物イオン５２をイオン注入す
ることによってｎ型ソース・ドレイン領域５３を自己整
合的に形成する。

【００１６】この場合には、チャネルドープ領域４６を
形成するためのＳｉＯ₂膜パターン４４と、ｎ型ＬＤＤ
領域５０を形成する際のマスクとなるドレイン電極４８
が互いに反転パターンとなるので、チャネルドープ領域
４６とｎ型ＬＤＤ領域５０とが殆ど重なることがなく、
且つ、高不純物濃度のｎ型ソース・ドレイン領域５３と
は全く重ならないので、接合容量が増大したり、接合リ
ーク電流が増大することがない。

【００１７】

【発明が解決しようとする課題】しかし、図５に示した
製造方法の場合には、ゲート長はフォトリソグラフィー
工程によってＳｉＮ膜に形成した開口部、即ち、ＳｉＮ
膜パターン３３の間隔によって決定されるため、ゲート
長はフォトリソグラフィー工程の精度に依存することに
なり、微細ＩＧＦＥＴの製造には適さないという問題が
ある。

【００１８】また、ｎ型ソース・ドレイン領域３９の形
成の際に、通常のイオン注入工程を用いているので、浅
いｐｎ接合の形成が困難であり、これらの理由によっ
て、ゲート長が０．２μｍ以下のレベルの微細プロセス
としての採用は困難である。

【００１９】また、図６に示した製造方法の場合には、
ゲート絶縁膜４２を介してイオン注入することによって
チャネルドープ領域４６を形成しているので、ゲート絶
縁膜４２にイオン注入に伴うダメージが入り、高信頼性
デバイスを製造することが困難である。

【００２０】また、ゲート長は、ＳｉＯ₂膜に形成され
る開口部のパターニングサイズ、即ち、ＳｉＯ₂膜パタ
ーン４４の間隔で決定されるので、微細ＩＧＦＥＴの製
造には適さないという問題がある。

【００２１】また、この場合も、ｎ型ＬＤＤ領域５０及
びｎ型ソース・ドレイン領域５３の形成の際に、通常の
イオン注入工程を用いているので、浅いｐｎ接合の形成
が困難であり、これらの理由によって、やはり、ゲート
長が０．２μｍ以下のレベルの微細プロセスとしての採
用は困難である。

【００２２】したがって、本発明は、フォトリソグラフ
ィー工程の精度に依存することなく、且つ、ゲート絶縁
膜のダメージを与えることなく、短チャネル効果を抑制
した微細ＩＧＦＥＴを形成することを目的とする。

【００２３】

【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。図１参照（１）本発明は、絶縁ゲート型半導体装置の製造方法に
おいて、半導体基板１上に不純物を含む第１の膜４を形
成する工程、ゲート電極形成領域３における第１の膜４
を選択的に除去する工程、第１の膜４の側壁に絶縁物６
を設ける工程、半導体基板１の露出面に不純物を導入す
る工程、ゲート絶縁膜５を形成する工程、及び、第２の
膜７を形成する工程を有することを特徴とする。

【００２４】この様に、本発明においては、ゲート電極
となる第２の膜７が第１の膜４の側壁に設けた絶縁物
６、即ち、サイドウォールに囲まれているので、サイド
ウォールの厚さ分だけ、ゲート長をフォトリソグラフィ
ー工程の精度で決定される寸法よりも微細化することが
できるものであり、その他の順序は必ずしも上記の記載
の順序とは限らない。

【００２５】また、不純物を導入したのちゲート絶縁膜
５を形成した場合には、ゲート絶縁膜５に、不純物の導
入に伴うダメージが発生することがなく、また、第１の
膜４の側壁に設けた絶縁物６を利用して不純物を導入し
た場合には、第１の膜４の直下に形成される不純物拡散
領域と重ならなず、接合容量が増加することがない。な
お、半導体基板１の露出面とは、半導体基板１に形成し
たウエル領域であっても良く、また、図において、符号
２は素子分離酸化膜を表す。

【００２６】（２）また、本発明は、上記（１）におい
て、第１の膜４がソース・ドレイン電極を構成し、第２
の膜７がゲート電極を構成することを特徴とする。

【００２７】この様に、不純物を含んだ第１の膜４は、
そのままソース・ドレイン電極として用いることができ
る。

【００２８】（３）また、本発明は、上記（２）におい
て、第１の膜４から半導体基板１に不純物を拡散させ
て、ソース・ドレイン領域を形成することを特徴とす
る。

【００２９】この様に、固相拡散を利用して第１の膜４
から半導体基板１に不純物を拡散させてソース・ドレイ
ン領域を形成することにより、イオン注入法を用いた場
合よりも、再現性良く浅い接合を形成することができ、
素子の微細化がより容易になる。

【００３０】（４）また、本発明は、上記（１）乃至
（３）のいずれかにおいて、第２の膜７を堆積させたの
ち、エッチバック法或いは化学機械研磨法のいずれかを
第２の膜７の一部が絶縁物６で囲まれた領域に埋め込ま
れるように除去することを特徴とする。

【００３１】本発明においては、ゲート電極は必ずしも
埋込構造である必要はないが、この様な工程を採用する
ことにより、フォトリソグラフィー工程を用いることな
く、微細パターンのゲート電極を精度良く形成すること
ができ、且つ、ソース・ドレイン電極との重なりをなく
すことができるので、寄生容量を低減することができ
る。

【００３２】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、第１の膜４及び第２の膜７
を、シリコン膜で形成することを特徴とする。

【００３３】この様に、本発明における第１の膜４及び
第２の膜７は、シリコン膜、即ち、多結晶シリコン膜、
微結晶シリコン膜、アモルファスシリコン膜、或いは、
単結晶シリコン膜のいずれかで構成することが好適であ
る。

【００３４】（６）また、本発明は、上記（５）におい
て、第１の膜４及び第２の膜７に、イオン注入法によっ
て不純物を導入することを特徴とする。

【００３５】この様に、第１の膜４及び第２の膜７に対
するドーピングは、イオン注入法を用いて行っても良
い。

【００３６】（７）また、本発明は、上記（６）におい
て、イオン注入する際に、半導体基板１上の一部の領域
をマスクすることによって、マスクによって規定される
所定の領域の第１の膜４及び第２の膜７に不純物を導入
することを特徴とする。

【００３７】この様に、マスクを用いることによって、
所定の領域に、任意の特性を有するＩＧＦＥＴを形成す
ることができる。

【００３８】（８）また、本発明は、上記（７）におい
て、マスクに覆われた第１の膜４及び第２の膜７に、マ
スクを除去したのち、先に導入した不純物と異なった種
類の不純物を導入することを特徴とする。

【００３９】この様に、異なった領域に互いに異なって
不純物を導入することによって、ＣＭＯＳ（相補型ＭＯ
ＳＦＥＴ）等の各種の素子から構成させる半導体装置を
形成することができる。

【００４０】（９）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、第１の膜４を、Ｔｉ、Ｔｉ
Ｎ、Ｗ、Ｔａ、Ｃｏ、及び、Ｎｉのいずれかとシリコン
層との積層構造、或いは、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、Ｃ
ｏ、及び、Ｎｉのいずれかのシリサイドのいずれかで構
成すると共に、第２の膜７を、Ｔｉ、ＴｉＮ、Ｗ、Ｔ
ａ、Ｃｏ、及び、Ｎｉのいずれか、Ｔｉ、ＴｉＮ、Ｗ、
Ｔａ、Ｃｏ、及び、Ｎｉのいずれかとシリコン層との積
層構造、或いは、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、Ｃｏ、及
び、Ｎｉのいずれかのシリサイドのいずれかで構成する
ことを特徴とする。

【００４１】この様に、本発明における第１の膜４及び
第２の膜７は、上記の金属膜、金属膜とシリコン膜の積
層構造、或いは、金属シリサイドのいずれかで構成して
も良い。

【００４２】（１０）また、本発明は、上記（１）乃至
（９）のいずれかにおいて、第２の膜７を堆積させたの
ち、第１の膜４及び第２の膜７の所定の領域を、同時に
選択的に除去することを特徴とする。

【００４３】この様に、第２の膜７をパターニングして
ゲート引出電極を形成する工程において、ソース・ドレ
イン電極となる第１の膜４も同時にパターニングするこ
とによって、位置合わせ誤差による短絡等の問題の発生
を回避することができる。

【００４４】

【発明の実施の形態】ここで、本発明の実施の形態を図
２乃至図４を参照して説明する。図２（ａ）参照まず、ｐ型シリコン基板１１の表面に熱酸化により厚さ
４ｎｍのパッド酸化膜（図示せず）を形成したのち、Ｃ
ＶＤ法によって厚さ２０ｎｍの窒化膜を堆積させ、所定
の形状に窒化膜及びパッド酸化膜をエッチングすること
によって選択酸化のための素子形成領域１３を覆うよう
に窒化膜パターン（図示せず）を形成し、高温の酸化性
雰囲気中で選択酸化を行うことによって、素子分離酸化
膜１２を形成し、次いで、窒化膜パターン及びパッド酸
化膜を除去したのち、減圧化学気相成長法（ＬＰＣＶＤ
法）を用いて全面に厚さ１５０〜３００ｎｍ、例えば、
２００ｎｍで、不純物濃度が１．０×１０²⁰〜２．０×
１０²¹ｃｍ^-3、例えば、５．０×１０²⁰ｃｍ^-3のＡｓド
ープの多結晶シリコン膜１４を堆積させる。

【００４５】図２（ｂ）参照次いで、通常のフォトリソグラフィー工程を用いて多結
晶シリコン膜１４をエッチングすることによって、チャ
ネルドープ領域を形成するための幅、０．１〜１０．０
μｍ、例えば、０．２μｍの開口部１５を有する多結晶
シリコンパターン１６を形成する。

【００４６】図３（ｃ）参照次いで、ＣＶＤ法を用いて全面に厚さ３０〜１５０ｎ
ｍ、例えば、４０ｎｍのＳｉＯ₂膜を堆積させたのち、
反応性イオンエッチング（ＲＩＥ）による異方性エッチ
ングを施すことによってサイドウォール１７を形成し、
次いで、サイドウォール１７をマスクとして、５〜４０
ｋｅＶ、例えば、２０ｋｅＶの加速エネルギーによっ
て、２．０×１０¹²〜２．０×１０¹³ｃｍ^-2、例えば、
１．０×１０ ¹³ｃｍ^-2のＢをイオン注入してチャネルド
ープ領域１８を形成する。

【００４７】次いで、酸化性ガス雰囲気中において、８
００〜１０００℃、例えば、８００℃の温度において、
５〜１５分、例えば、１０分間、アニール処理を行うこ
とによって、厚さ、３〜１０ｎｍ、例えば、４ｎｍのゲ
ート酸化膜１９を形成する。なお、図示を省略するもの
の、このアニール処理工程において、多結晶シリコンパ
ターン１６の表面にも熱酸化膜が形成される。

【００４８】図３（ｄ）参照次いで、再び、ＬＰＣＶＤ法を用いて全面に厚さ２００
〜２５０ｎｍ、例えば、２３０ｎｍのｎ型のゲート電極
及びゲート引出電極となるＰ（リン）ドープの多結晶シ
リコン膜２０を堆積させる。

【００４９】図４（ｅ）参照次いで、エッチバックを行うことによって、多結晶シリ
コンパターン１６上に形成された熱酸化膜（図示せず）
が露出するまで多結晶シリコン膜２０をエッチングし
て、多結晶シリコン膜２０の一部をサイドウォール１７
で囲まれた溝に埋め込んだのち、８００〜１０００℃、
例えば、１０００℃の温度において、５〜３０秒、例え
ば、１０秒間のアニール処理を行うことによって、多結
晶シリコンパターン１６から不純物を固相拡散させてｎ
型のソース・ドレイン領域２１を形成する。

【００５０】なお、上記のゲート酸化工程の温度が１０
００℃程度である場合には、この時点で多結晶シリコン
パターン１６からの不純物の固相拡散が生ずるので、こ
のアニール処理工程は必ずしも必要ではない。

【００５１】図４（ｆ）参照次いで、多結晶シリコンパターン１６及び多結晶シリコ
ン膜２０を同時にエッチングすることによって、ゲート
電極２２及びソースドレイン電極２３を形成することに
よって、ＩＧＦＥＴの基本構成が完成する。

【００５２】なお、この場合、多結晶シリコンパターン
１６は必ずしもエッチングする必要はないが、エッチン
グマスクの位置合わせマージン等の関係で、多結晶シリ
コンパターン１６の周囲に多結晶シリコン膜２０の残渣
が残った場合、短絡が発生する場合があるので、多結晶
シリコンパターン１６も同時にパターニングすることが
望ましい。

【００５３】この様に、本発明の実施の形態において
は、ソース・ドレイン領域２１を形成するための拡散源
となる多結晶シリコンパターン１６の側壁に設けたサイ
ドウォール１７を利用してチャネルドープ領域１８を形
成しているので、チャネルドープ領域１８とソース・ド
レイン領域２１とが殆ど重ならず、特に、面積の大きな
ソース・ドレイン領域２１の底部においてｐ⁺／ｎ⁺接
合が形成されず、したがって、寄生容量となる接合容量
が増大することがないので、動作速度を高速にすること
ができ、また、ｐｎ接合がｐ⁺／ｎ⁺接合とはならない
ので接合リーク電流が増加することがなく、低消費電力
化が可能になる。

【００５４】また、チャネルドープ領域１８を形成した
のち、ゲート酸化膜１９を形成しているので、ゲート酸
化膜１９にイオン注入に伴うダメージが入ることがな
く、信頼性が低下することがない。

【００５５】また、ゲート電極２２は、フォトリソグラ
フィー工程の精度で限界が決定される開口部１５の間隔
ではなく、その内側に形成されるサイドウォール１７の
間隔で決定されることになるので、ゲート長をフォトリ
ソグラフィー限界で決定される寸法よりも短くすること
ができ、０．２μｍ以下のチャネル長の微細ＩＧＦＥＴ
を形成することができる。

【００５６】なお、サイドウォール１７の間隔は、サイ
ドウォール１７を形成するために堆積させたＳｉＯ₂膜
の厚さ、及び、異方性エッチングの時間等によって制御
することができる。

【００５７】また、ｎ型ソース・ドレイン領域２３は、
多結晶シリコンパターン１６からの固相拡散によって形
成しているので、浅い接合を精度良く形成することがで
き、より効果的に短チャネル効果を抑制することができ
る。

【００５８】また、チャネルドープ領域１８を形成する
ためのパターンとゲート電極２２を形成するためのパタ
ーンを、同じパターン、即ち、多結晶シリコンパターン
１６を利用して形成しているので、製造工程が特段増加
することもない。

【００５９】なお、ゲート電極２２はエッチバックによ
る埋め込みによって形成する必要は必ずしもなく、通常
のエッチングによって形成しても良く、その場合には、
ソース・ドレイン電極２３上に形成されている熱酸化膜
（図示せず）を介してゲート電極の一部とソース・ドレ
イン電極とが重なることになる。

【００６０】なお、上記の実施の形態においては、多結
晶シリコン膜１３，２０として、不純物を含有した多結
晶シリコン膜を直接堆積させているが、ノン・ドープの
多結晶シリコン膜を堆積させたのち、Ａｓ等のｎ型不純
物をイオン注入してｎ型の多結晶シリコン膜にしても良
い。

【００６１】また、上記の実施の形態においては、多結
晶シリコン膜２０を減膜する際に、エッチバック法を用
いているが、ＣＭＰ（化学機械研磨）法を用いても良い
ものである。

【００６２】また、上記の実施の形態においては、ゲー
ト電極２２及びソース・ドレイン電極２３を形成するた
めに多結晶シリコン膜１３，２０を用いているが、多結
晶シリコン膜に限られるものではなく、アモルファスシ
リコン膜、微結晶シリコン膜、或いは、単結晶シリコン
膜を用いても良いものである。

【００６３】さらに、ソース・ドレイン電極２３及びゲ
ート電極２２を構成するシリコン膜の代わりに、Ｔｉ、
ＴｉＮ、Ｗ、Ｔａ、Ｃｏ、或いは、Ｎｉ等の耐熱性を有
する金属膜、或いは、これらの金属膜と多結晶シリコン
膜の積層構造、或いは、これらの金属のシリサイド膜を
用いても良いものである。

【００６４】但し、ソース・ドレイン電極を形成するた
めの膜は、拡散源も兼ねるので、上記の金属膜と多結晶
シリコン膜の積層構造、或いは、これらの金属のシリサ
イド膜を用いることが望ましい。

【００６５】なお、シリサイドを用いる場合には、シリ
サイド膜として成膜しても良いし、或いは、まず多結晶
シリコン膜を堆積させたのち、上記の図４（ｅ）の工程
以降で上記の金属膜を堆積させ、アニールを行うことに
よってシリサイド化しても良い。

【００６６】また、上記の実施の形態の説明において
は、説明を簡単にするために、一個のＩＧＦＥＴの製造
工程として説明しているが、本発明は半導体基板に複数
の異なったＩＧＦＥＴを形成する場合にも適用されるも
のであり、例えば、ＣＭＯＳの製造工程にも適用される
ものである。

【００６７】ＣＭＯＳを製造する際には、多結晶シリコ
ン膜１３或いは多結晶シリコン膜２０として、ノン・ド
ープの多結晶シリコン膜を堆積させ、ｎチャネル型ＩＧ
ＦＥＴを形成する領域にはｐチャネル型ＩＧＦＥＴを形
成する領域を覆うマスクを用いてＡｓ等のｎ型不純物を
ドープし、一方、ｐチャネル型ＩＧＦＥＴを形成する領
域にはｎチャネル型ＩＧＦＥＴを形成する領域を覆うマ
スクを用いてＢ等のｐ型不純物をドープすれば良い。

【００６８】

【発明の効果】本発明によれば、ソース・ドレイン形成
用拡散源となるパターンを利用してチャネルドープ領域
及びゲート電極を形成しているので、チャネルドープ領
域と重ならない浅いソース・ドレイン領域を形成するこ
とができ、それによって、接合リーク電流を低減し、且
つ、寄生容量を低減することができるので、半導体装置
の高速動作化及び低消費電力化に寄与するところが大き
い。

【図面の簡単な説明】

【図１】本発明の原理的構成の説明図である。

【図２】本発明の実施の形態の途中までの製造工程の説
明図である。

【図３】本発明の実施の形態の図２以降の途中までの製
造工程の説明図である。

【図４】本発明の実施の形態の図３以降の製造工程の説
明図である。

【図５】従来の短チャネル効果防止型ＩＧＦＥＴの説明
図である。

【図６】従来の他の短チャネル効果防止型ＩＧＦＥＴの
説明図である。

【符号の説明】

１半導体領域２素子分離酸化膜３ゲート電極形成領域４第１の膜５ゲート絶縁膜６絶縁物７第２の膜１１ｐ型シリコン基板１２素子分離酸化膜１３素子形成領域１４多結晶シリコン膜１５開口部１６多結晶シリコンパターン１７サイドウォール１８チャネルドープ領域１９ゲート酸化膜２０多結晶シリコン膜２１ソース・ドレイン領域２２ゲート電極２３ソース・ドレイン電極３１ｐ型シリコン基板３２ＳｉＯ₂膜３３ＳｉＮ膜パターン３４サイドウォール３５Ｂイオン３６チャネルドープ領域３７ゲート酸化膜３８ゲート電極３９ｎ型ソース・ドレイン領域４１ｐ型シリコン基板４２ゲート絶縁膜４３多結晶シリコン膜４４ＳｉＯ₂膜パターン４５ｐ型不純物イオン４６チャネルドープ領域４７多結晶シリコン膜４８ゲート電極４９ｎ型不純物イオン５０ｎ型ＬＤＤ領域５１サイドウォール５２ｎ型不純物イオン５３ｎ型ソース・ドレイン領域

Claims

【特許請求の範囲】

【請求項１】半導体基板上に不純物を含む第１の膜を
形成する工程、ゲート電極形成領域における前記第１の
膜を選択的に除去する工程、前記第１の膜の側壁に絶縁
物を設ける工程、前記半導体基板の露出面に不純物を導
入する工程、ゲート絶縁膜を形成する工程、及び、第２
の膜を形成する工程を有することを特徴とする絶縁ゲー
ト型半導体装置の製造方法。
【請求項２】上記第１の膜がソース・ドレイン電極を
構成し、上記第２の膜がゲート電極を構成することを特
徴とする請求項１記載の絶縁ゲート型半導体装置の製造
方法。
【請求項３】上記第１の膜から上記半導体基板に不純
物を拡散させて、ソース・ドレイン領域を形成すること
を特徴とする請求項２記載の絶縁ゲート型半導体装置の
製造方法。
【請求項４】上記第２の膜を堆積させたのち、エッチ
バック法或いは化学機械研磨法のいずれかを用いて、前
記第２の膜の一部が上記絶縁物で囲まれた領域に埋め込
まれるように除去することを特徴とする請求項１乃至３
のいずれか１項に記載の絶縁ゲート型半導体装置の製造
方法。
【請求項５】上記第１の膜及び第２の膜を、シリコン
膜で形成することを特徴とする請求項１乃至４のいずれ
か１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項６】上記第１の膜及び第２の膜に、イオン注
入法によって不純物を導入することを特徴とする請求項
５記載の絶縁ゲート型半導体装置の製造方法。
【請求項７】上記イオン注入を行う際に、上記半導体
基板上の一部の領域をマスクすることによって、前記マ
スクによって規定される所定の領域の第１の膜及び第２
の膜に不純物を導入することを特徴とする請求項６記載
の絶縁ゲート型半導体装置の製造方法。
【請求項８】上記マスクに覆われた第１の膜及び第２
の膜に、前記マスクを除去したのち、先に導入した上記
不純物と異なった種類の不純物を導入することを特徴と
する請求項７記載の絶縁ゲート型半導体装置の製造方
法。
【請求項９】上記第１の膜を、Ｔｉ、ＴｉＮ、Ｗ、Ｔ
ａ、Ｃｏ、及び、Ｎｉのいずれかとシリコン層との積層
構造、或いは、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、Ｃｏ、及び、
Ｎｉのいずれかのシリサイドのいずれかで構成すると共
に、上記第２の膜を、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、Ｃｏ、
及び、Ｎｉのいずれか、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、Ｃ
ｏ、及び、Ｎｉのいずれかとシリコン層との積層構造、
或いは、Ｔｉ、ＴｉＮ、Ｗ、Ｔａ、Ｃｏ、及び、Ｎｉの
いずれかのシリサイドの、いずれかで構成することを特
徴とする請求項１乃至４のいずれか１項に記載の絶縁ゲ
ート型半導体装置の製造方法。
【請求項１０】上記第２の膜を堆積させたのち、上記
第１の膜及び前記第２の膜の所定の領域を、同時に選択
的に除去することを特徴とする請求項１乃至９のいずれ
か１項に記載の絶縁ゲート型半導体装置の製造方法。