KR960007641B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 공지의 기술도 MOSFET의 게이트 산화막을 제조하는 단계까지 도시한 블록도.
제2도는 종래의 기술에 의해 희생산화막을 형성하는 공정 단계를 도시한 도면.
제3도 내지 제6도는 본 발명의 실시예에 의해 희생산화막을 형성하는 공정단계를 도시한 도면.
제7도는 I-V 곡선을 도시한 그래프도.
본 발명은 고집적 반도체 소자 제조 방법에 관한 것으로, 특히 트랜지스터의 게이트 산화막의 특성을 향상시키기 위해 게이트 산화막을 형성하기 전에 희생산화막을 성장시키는 방법에 관한 것이다.
디램(DRAM)의 직접도가 증가함에 따라 게이트 산화막의 두께가 감소하게 되는데 게이트 산화막의 두께가 감소함에 따라 게이트 산화막 특성은 산화막 전 후의 공정에 의해 영향을 받게 되는데, 특히 게이트 산화막 형성전에 진행하는 희생 산화 공정(sacrificial oxidation process)에 의해서 크게 영향을 받게 된다.
일반적으로 반도체 소자에서 LOCOS 공정에 의해 필드 산화막을 형성한 후 마스크 역할을 하는 질화막/폴리층을 제거하는 시각 공정에서 질화막(Si3N4)이 남게 되며 이 질화막은 후 공정의 게이트 산화막을 형성공정에서 암모니아(NH3)를 생성시키고, 이 암모니아는 실리콘 기판의 실리콘 입자와 반응하여 질화막 입자를 실리콘 기판 내부에 만들게 된다.
상기의 실리콘 기판내에 있는 질화막 입자를 제거하기 위해 산화공정을 통해 실리콘 기관의 일정두께가 산화되는 희생산화막을 형성하고, 이 희생산화막을 제거함으로써 실리콘 기관 표면에 함유하고 있는 결함(defects)을 제거한다.
종래의 희생산화막을 형성하는 공정은 웨이퍼를 180℃의 챔버에 로딩(loading)시킨 다음, 챔버내의 온도를 900℃로 상승시켜서 건식 산화공정 및 습식 산화공정을 순차적으로 실시하여 희생산화막을 300Å 정도의 두께로 성장시켰다.
여기서 주지할 점은 희생산화막이라는 것은 산화막을 성장시킨 후 즉시 제거한다는 의미로 사용되며, 습식 산화 공정이란 건식 산화 공정에서 분위기 개스로 H2개스를 주입하는 것을 의미한다.
그러나, 상기와 같이 300Å 정도의 두께를 같는 희생산화막을 형성하고, 제거하여도, 필드산화막을 형성하기 위해 사용되는 마스크용 질화막과 폴리를 제거하는 공정 등에 의해 실리콘 기판에 포함되는 결합과 실리콘 기판 자체가 포함하고 있는 결함을 충분하게 제거할 수가 없다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 희생산화막의 성장온도와 개스븐위기를 변화시켜 희생산화막의 두께를 증가시켜서 실리콘 기판내에 있는 결함이 희생산화막내에 포함되도록 한 다음, 상기 희생산화막을 제거함으로써 후공정에서 형성하는 게이트산화막의 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 MOSFET의 게이트 산화막을 형성하기까지의 공정 단계를 도시한 블록도로써, 필드산화막을 형성하기위해, 실리콘 기판 상부에 패드산화막, 폴리질화막을 적층한 후, 감광막 패턴을 이용하여 극부적의로 질화막과 폴리를 식각하고, 산화공정으로 필드산화막을 형성하고, 남아있는질화막, 폴리를 식각한 다음, 노출된 기판에 희생산화막을 형성하고, 다시 희생산화막을 제거한 다음, 게이트 산화막을 형성하는 공정 단계로 이루어짐을 도시한다.
제2도는 종래의 방법에 의해 희생산화막을 형성하는 조건고 공정단계를 도시한 도면으로써 900℃에서 건식 산화 및 습삭 산화를 실시하여 희생산화막을 300Å의 두께로 형성한 것이다.
제3도는 본 발명의 제1실시예에 의해 희생산화막을 형성하는 조건과 공정단계를 도시한 도면으로써, 900℃에서 건식 산화 및 습식 산화를 종래와 같이 실시하되, 습식 산화를 약 40-50분 동안 실시하여 희생산화막 1000Å의 두께로 형성한 것이다.
제4도는 본 발명의 제2실시에 의해 희생산화막을 형성하는 조건과 공정단계를 도시한 도면으로써, 1050℃에서 건식 산화 및 습식 산화를 약 7-8분 실시하여 희생산화막을 1000Å의 두께로 형성한 것이다.
제5도는 본 발명의 제3실시예에 의해 회생산화막을 형성하는 조건과 공정 단계를 도시한 도면으로써, 900℃에서 건식 산화 및 습식 산화를 실시하여 희생산화막을 1000Å의 두께로 형성하되 습식 식각시에 HCl를 추가하고 공정 시간을 약 40-50분동안 한 것이다.
제 6도는 본 발명의 제4실시에 의해 희생산화막 형성하는 조건과 공정단계를 도시한 도면으로써, 1050℃에서 건식 산화 및 습식 산화를 실시하여 희생산화막을 1000Å의 두께로 형성하되, 습식 식각의 공정 시간이 약 7-8분동안 하고, 이 공정이 HCl이 추가된 것이다.
상기한 본 발명의 실시예에 의하면 여러단계의 공정을 거치면서 실리콘 기판에 함유되는 결함, 산화체(oxidant)의 점착력(viscosity)에 의한 게이트 산화막의 파괴 및 결함 발생을 감소시킬수 있다.
왜냐하면, 기판에 함유된 결함이 산화막 성장시 반응하여 결함이 산화막내에 포함되므로 산화막을 제거하면 자연적으로 결함이 제거된다.
또한, 1050℃의 온도에서 산화막을 1000Å 정도 성장시킬 경우 실리콘 기판에 함유된 결함을 제거할 뿐아니라, 희생산화막 성장시 점착력(viscoity) 증가에 의한 스트래스에 의해 유발되는 게이트 산화막의 파괴를 억제한다.
게다가, HCl이 첨가될 경우 HCl에 의해산화막의 점착력이 감소되어 산화막 자체의 성장시 점착력에 의한 결함 유발을 억제할 수 있다.
상기한 종래 기술과 본 발명의 실시예를 간단하게 표현하고, 측정 데이터를 설명해 보면 다음과 같다.
제7도는 I-V 곡선을 도시한 것으로, P형 실리콘기판에 희생산화막을 제거한 후 게이트 산화막과 게이트전극을 형성한 다음, 게이트전극과 실리콘기판 사이에 역방향 전압을 인가하면 리키지 전류가 발생하며, 그리고, 역방향 전압이 -8V정도로 높아지면 전자가 게이트 산화막을 통과하는 터널링 현상이 발생하며 역방향 전압이 -13.5V로 높아지면 게이트 산화막이 파괴되는 현상이 발생됨을 도시하는 것으로 희생산산화막을 어떠한 조건으로 형성하는가에 따라 게이트 산화막에서 리키지 전류와 터널링 현상 및 절연파괴가 일어나는 전압이 달라지는 것을 의미한다.
즉, 종래기술의 방법인 900℃에서 300Å의 두께로 희생산화막을 성장시킬 경우에 I-V곡선은 제7도의 A와 같이 도시되어 리키지 전류는 약 -10 S10-11.2A로 나타나며, 게이트 산화막이 파괴될 때 전류치가 -100μA(-1 S10-4A)로 기준점으로 설정할 때 게이트 전극과 실리콘기판사이에 인가된 전압이 -13.5V로 되어 이전압을 게이트 산화막(100Å일 경우)의 두께로 나눈 값이 전기장값으로 약 13.35(MV/cm)로 계산된다.
본 발명의 제1실시 예는 900℃에서 1000Å으로 희생산화막을 성장한 것으로, I-V 곡선은 제7도의 B로 되고, 리키지 전류는 약 -1 S10-1171A로 나타내며, 게이트 산화막이 파괴될떼 전류치가 -100μA로 기준점으로 설정할때 게이트전극와 실리콘기판사이에 인가된 전압이 -13.5V로 되어 이전압을 게이트 산화막(100Å일 경우)의 두께로 나눈값이 전기장 값으로 약 13.5(MV/cm)로 계산된다.
본 발명의 제2실시예는 1050℃에서 1000Å으로 희생산화막을 성장한 것으로, I-V 곡선은 제7도의 C로 되고, 리키지 전류는 약 -1 S0-10.5A로 나타내며, 게이트 산화막이 파괴될때 전류치가 -100μA로 기준점으로 성장할때 게이트 전극과 실리콘기판사이에 인가된 전압이 -13.52V로 되어 이전압을 게이트 산화막(100Å일 경우)의 두께로 나눈값이 전기장 값으로 약13.52(MV/cm)로 계산된다.
본 발명의 제3실시예는 900℃ 에서 HCl을 습식 산화에 이용하여 1000Å으로 희생산화막을 성장한 것으로, I-V 곡선은 제7도의 D로 도시되고, 리커지 전류는 약 -1 S10-11.5A로 나타내며, 게이트 산화막이 파괴될때 전류치가 -100μA로 성장할때 게이트전극과 실리콘기판사이에 인가된 전압이 -13.52V로 되어 이 전압을 게이트 산화막(100Å일 경우)의 두께로 나눈 값이 전기장 값으로 약 13.52(MV/cm)로 계산된다.
본 발명의 제4실시에는 1050℃에서 HCl을 습식 산화에 이용하여 1000Å으로 희생산화막을 성장한 것으로, I-V 곡선은 제7도의 E로 도시되고, 리키지 전류는 약 -1 S10-11.7A로 나타내며, 게이트 산화막이 파괴될때 전류치가 -100μA로 기준점으로 설정할 때 게이트전극과 실리콘기판사이에 인가된 전압이 -13.7(MV/cm)로 계산된다.
상기한 바와 같이 본 발명의 실시예에 의해 희생산화막을 형성하는 경우에 종래기술로 희생산화막을 형성하였을 때 보다 리키지 전류는 조금 많아 졌으나, 리키지 전류가 1 S10-10A 이하로 되는 반도체 소자는 256MDRAM급 이하에서는 아무런 문제가 발생되지 않으며, 게이트 산화막의 파괴전압이 향상되어 반도체 소자의 신뢰성을 향상시키고 수평을 연장시킬 수가 있다.
Claims (5)
- 실리콘 기판의 소정 부분에 필드산화막을 형성하고, 희생산화막을 성장 및 제거시킨 다음, 게이트 산화막 및 게이트전극을 형성하는 공정순서로 진행되는 MOSFET 제조 방법에 있어서, 상기 희생산화막을 형성하는 공정에서 건식 산화 및 습색 산화 공정을 예정된 온도와 시간동안 실시하여 희생산화막의 두께를 1000Å으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 희생산화막을 900℃에서 건식 및 습식 산화 공정을 실시하되 습식 산화 공정을 40-45분동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 희생산화막을 1050℃에서 건식 및 습식 산화 공정을 실시하되, 습식 산화 공정을 7-8분동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 희생산화막을 900℃에서 건식 및 습식 산화 공정을 실시하되, 습식 산화 공정에서 HCl을 포함시켜서 45-50분동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 희생산화막을 1050℃에서 건식 및 습식 산화 공정을 실시하되, 습식 산화 공정에서 HCl을 포함시켜서 7-8분동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
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1992
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Cited By (3)
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