TW580747B - High quality oxide for use in integrated circuits - Google Patents

High quality oxide for use in integrated circuits Download PDF

Info

Publication number
TW580747B
TW580747B TW089112402A TW89112402A TW580747B TW 580747 B TW580747 B TW 580747B TW 089112402 A TW089112402 A TW 089112402A TW 89112402 A TW89112402 A TW 89112402A TW 580747 B TW580747 B TW 580747B
Authority
TW
Taiwan
Prior art keywords
oxide layer
oxide
integrated circuit
patent application
scope
Prior art date
Application number
TW089112402A
Other languages
English (en)
Inventor
Yuanning Chen
Sundar Srinivasan Chetlur
Pradip Kumar Roy
Sailesh Mansinh Merchant
Original Assignee
Lucent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22493328&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TW580747(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Lucent Technologies Inc filed Critical Lucent Technologies Inc
Application granted granted Critical
Publication of TW580747B publication Critical patent/TW580747B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/005—Oxydation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

580747 五、發明說明（1) " 1 — 相關專利申請案的參考 本專利申上主'安 、 4案主張該專利申請編號6 0/ 1 40,9 9 9 (在1 9 9 9年 6月Ή專利申請）的優先權。 發明領域 t 有關於一種超薄氧化物’用來當作金氧半 (MOS)結構中的閘極介 發明背景 a 隨者積體雷软^ τ「、μ 路（R )的複雜度增加，I c内元件的尺寸大小 也必須降縮小。糸了 一 一 马了 ^加元件的大小，必須等比例的縮小 =同的件單元。這種情形稱作元件縮小。其中的一種金 氧f 結構的元件型式，元件縮小要求氧化層要做得 t 4不幸的疋’傳統氧化物如果很薄（縮小），其品質會 變差。傳統氧化物的品質變差很容易負面影響到使用氧化 物的元件可靠度。 除I乳化物的品質以外，MOS結構的介電材料可靠度還 會被氧化物的應力以及氧化物基底界面的平坦度影響。氧 化物應力是因為晶格錯位以及成長誘發應力所造成。晶格 錯位很難克服’而成長誘發應力已經以不同混合結果的方 式被提出來。氧化物内的應力會導致缺陷，特別是在界面 區内。 凡件可罪度是用一些傳統原理來描述。例如，MOS電晶 體的可靠度可以用傳統元件參數（已知為元件參數漂移）的 、變化來做描述。此外，時間相關的介電質崩潰（TDDB)也可 以用來描述電晶體的可靠度。
580747 五、發明說明（2) 在操作偏壓（外加電壓）以及溫度條件下，元件 如臨界電壓at)，飽合電流（iDSAT)以及傳導率（gm) 移變成不可接受值。事實上，這種正常操作時的 漂移比起其它已知的可靠度問題還要嚴重，比如 介電質崩潰。因此，元件參數漂移會讓元件在發 崩潰之前便失效。 為了解決上述的可靠度問題，有許多方法已經 過。例如，已知許多I C元件的最好氧化物是被長 而不是沉積氧化物。此外，較高的成長溫度會有 的氧化物。不幸的是’用傳統技術在南溫下製造 有問題。例如，在達成高溫氧化物成長製程中所 溫時，氧化物的整體厚度很容易增加。結果對於 的元件來說，該氧化物會變得太大。因此，在製 更佳的氧化物時，便無法達到元件縮小的目的。 從高溫成長溫度冷卻下來時，成長氧化物的黏滯 加，而且會有不需要的成長誘發應力發生。對於 題，一般在半導體工業中，是要在低溫下長出氧 種方式的缺點是，低溫下長出的氧化物，其品質 品質變差會影響到氧化物的可靠度，如上所述的 因此，需要一種高品質的氧化物，具有較低應 足夠薄，以滿足半導體工業中元件縮小的要求。 發明摘要 本發明是有關於一種用於積體電路的氧化物。 是在基底上，而且基底與氧化物之間的界面是平 參數，比 很容易漂 元件參數 氧化層的 生介電質 被嘗試 出來的， 較佳品質 氧化物會 需要的高 縮小尺寸 造出品質 另外，當 性會增 這些問 化物。這 會變差。 理由。 力，而且 該氧化物 面的，且
580747 五、發明說明
都沒有應力存在。言玄氧化物具有低的缺陷密度(D。）以及低 的界面捕捉密度（Nlt)。本發明氧化物的厚度低於4.〇㈣； 以§兒明性來說是1 · 5 n in或更小。 圖式的簡單說明 本發明可以從以下的詳細說明以及相關圖式中獲得更清 楚的了解。要強調的是，有許多特點與圖形表示並不是按 照實際尺寸比例大小來製作。事實上，為了方便說明而會 隨意的增大或縮小許多特性的尺寸大小。 圖la是依據本發明典型M〇s結構的剖示圖。 圖lb是依據本發明典型M〇s電晶體的剖示圖。 圖2是依據本發明典型實施例製程中的溫度對時間曲線 圖。 圖3-5顯示出依據本發明典型實施例形成氧化層製程中 的剖示圖。 上圖6是穿透式電子顯微鏡（TEM)的傳統氧化層晶格影像， δ亥傳統氧化層是在具有導電層的基底上。 #圖7依據本發明典型實施例的穿透式電子顯微鏡（τεμ)的 乳，層晶格影像，該氧化層是在基底上，而該基底包含有 在氧化層上的導電層。 圖8本發明氧化物以及傳統氧化物的^ ^漂移）劣化百分 比曲線圖。 圖9傳統氧化物以及依據本發明典型實施例的氧化物中 ，代表熱載子老化（HCA)的時間對基底電流（丨㈣）曲線圖。 圖1 〇是傳統氧化物以及依據本發明典型實施例的氧化
第6頁 580747 五、發明說明（4) 物中，失效平 圖11是傳統 極氧I化層中， 電壓（Vgs)的比 圖1 2是傳統 極氧化層中， 壓（Vd)的比較 圖1 3是傳統 極氧化層中， 電流的比較曲 圖1 4是傳統 極氧化層中， 電流的比較曲 詳細說明 均時間（MTFF)對電場的曲線圖。 閘極氧化層以及依據本發明典型實施例的間 15X15 //m2 NM0SFETS傳導率（gin)對閘極源極甲 較曲線圖。 μ 閘極氧化層以及依據本發明典型實施例的問 15X15#m2 NM0SFETS汲極電流（Id)對及極甲 曲線圖。 5 閘極氧化層以及依據本發明典型實施例的問 在η型澡缸内15X1 5 //m2 FETS累積機率對漏甲 線圖。 閘極氧化層以及依據本發明典型實施例的閑 在P型澡缸内15X15//m2 FETS累積機率對漏甲 線圖。 將參閱相關圖式對本發明做更完整的說明，其中圖式中 顯示出本發明的典型實施例。參閱圖丨a，先說明依據I 明典型實施例的氧化層3 〇。氧化層3 〇是結合到積體電路" (未顯示）内。該氧化層3〇位於基底22上，包括第一氡化區 31與第二氧化區32。第二氧化區32形成對基底22的界面 34。基底22是矽；也可以是單晶或多晶矽。最常用的 被氧化的石夕。 氧化層3 0的厚度約4 〇 A或更小。假設氧化層3 〇的厚度為 1 5 A至2 0 A ;甚至也可以比丨5 A還小。此外，該氧化層具 有一材料層33，位於氧化層與導電層26之間。材料層33是
第7頁 580747 五、發明說明（5) 高k值材料，包括五氧化钽，鈦酸鋇錙以及矽酸鹽介電質 材料，但是並不以此為限。另外，也可以在導電層2 6與氧 化層3 0之間安置其它的材料，以便達到熟知該技術領域人 士所要的許多結果。 本發明的特點是，第二氧化區32與基底22之間的界面34 是平面狀的。其平坦性一般是用表面粗糙度來做量度。在 本發明的氧化物内，該界面具有約3 A或更小的表面粗糙 度。此外，基底22與第二氧化區32之間的界面34是沒有應 力的，具有0到2xl09 dynes/cm2的壓縮力。結果造成0.1缺 陷/ cm2或更小的缺陷密度（D。） ％队 nr _〜…π〜 較起來，第二氧化區3 2據信是更為緻密的氧化層。氧化層 更緻岔且沒有應力的結果是’本發明氧化物的界面捕捉密 度（Nlt)為 5xl01Q/cm2 到 3xl09/cm2 或更小。 最後的超薄氧化物具有改良的平坦度，沒有應力且更為 緻密，比起傳統氧化物來說，具有更為清楚的優點。這些 優點包括改善結合本發明氧化物元件的可靠度以及性能。 為τ二f ΐ ΐ數漂移的負面效應以及時間相關介電質崩潰 (TDDB)都被本發明的本身特性所降低。另外例如，元件性 :::以經由降低漏電流以及增加游動率而改善。本發 靠度與性能的改善都將做詳細的說明。 圖la疋本發明貫施例的M0S結構。有 結合到該結構中。這些包括||〇5電曰 △ /’、兀二 MOS電容，但並不以此為限，是會說明d)以及 對於熟知與本發明有關的技術領、' 的共用單兀。 喝域之人士，很明顯的，也
580747 五、發明說明（6) 可以將本發明的氧化物結合到其它的元件與單元。 圖1 b所示的實施例中，氧化層3 〇結合到M〇s電晶體2 1 内。該M0S電晶體包括源極23與汲極24，被通道25所隔 開。該晶體也包括輕摻雜源極區27與輕摻雜汲極28。源 極’及極與通道是用傳統的技術製作出來，形成不同的電 晶體結構，包括PM0S，NM0S，互補型MOS(CMOS)以及側面 擴散MOS(LDMOS)元件，但並不以此為限。 參閱圖2，顯示出利用快速熱處理（FTp)，製作氧化層3 〇 的製程。（成長製程以及最後的氧化物結構的剖面圖是顯 示於圖3-5)。線段20表示在約3 0 0。〇70 0 °c起始溫度下的 曰=圓舟堆送步驟，其中氮氣流率為8· 〇L/miri，而周圍氧氣 濃度為0 · 0 2到1 %。這些參數是被選取來對原始氧化層的成 長作極小化處理，該原始氧化層會將氧化層的品質變差， 並消耗掉由縮小麥數（稱作氧化層厚度預算或縮小預算）所 決疋的可容許氧化層厚度。此外，熟知該技術領域人士所 已知的承載鎖栓系統或氫氣烘乾處理，都可以用來阻礙這 些不需要的低溫氧化層的成長過程。 線段2 1是以約每分5 0 - 1 2 5 °C的升溫速率，快速升溫到 7 5 0 C - 8 5 0 C。該步驟是在很低的氧氣濃度（〇 〇 5 %至5 %)與 很高的氮氣濃度下進行的。本實施例的特點是與高速（線 ί又2 1 )的上升溫度有關’以便極小化在該時間（陡升氧化 層）内所形成的氧化層厚度。這樣會幫助控制整個氧化層 3 0的厚度。因此經由該步驟’可以在不犧牲氧化層厚度預 算的條件下，而達到所需的較高成長溫度（線段23與36)。
第9頁 580747 五、發明說明（7) 此外，在低氧氣濃度下的快速溫度上升會抑制品質較差的 低溫氧化物的成長，如上所述。 線段2 2是更為緩慢的升溫曲線。線段2 2是在約每分 10-25 °C下進行的。在該實施例中，線段22尾端所達到的 溫度約800 °C至9 0 0 °C。線段21所使用到的相同的氧氣应氮 氣流率/濃度，亦約線段22中維持。而如此於缘段22中對 升溫的控制對於避免線段23的成長溫度太高方面，也是有 幫助的。最後，在溫度上升到較高成長溫度期間，線段22 中的低氧氣濃度會選擇性的抑制氧化層的成長。再一次， 這也會對保持氧化層厚度的預算有幫助。 線段23是低溫氧化物（LT0)成長步驟。該步驟中，周圍 氧氣濃度約0.1%至m，而周圍氮氣濃度約9〇_9 9 9%。二 氣乙烯可以一次加入〇-〇. 5%，視所需的厚度而定，如一般 習=技術所使用的。在線段23的尾端，進行純氮氣下的退 ^理。在圖2的。製程曲、線中，、線段2〇_22内所長成的氧化 層三具有約5-10 A範圍的厚度 '線段23會長成約2 5_i〇a 層。當線段23完成後，便完成第―氧化區3i(圖4) 的成，步驟。第一氧化區31是在比二氧化石夕的黏彈溫度 (代一）退低的低 >皿下所進行的，該黏彈溫度（D約奶。 ，化區31可以包含氧化層3〇總厚度的25_98%。在氧化 層〇厚度30 A或更小的實施例中，第一氧化區”的厚度約 H2G A。如上述中料細說明，巾請人可以推理出將第
m31當作第—氧化區31底下第二氧化區32的成長期 間，消除應力用的應力吸收區。 ' J
580747 五、發明說明（8) 線段2 4疋溫度上升到二氧化碎黏彈溫度的第一線段。該 溫渡上升很緩慢’是以約每分5 -1 5。(：的升溫速率且在接近 純氣氣下進行，（該線段中氧氣的濃度為〇% —5%)。線段24 尾端所達到的溫度約為50t，低於線段26中的高溫氧化物 (Η T 0)成長k度。線段2 5是調變加熱段，其中的溫产是以 約每分5_10°C的升溫速率上升到黏彈溫度之上。μ本"^實"施例 的ΗΤ0成長溫度是在9 2 5 - 1 1 0 0 t的範圍内。線段24中使用 線段25的相同氧氣與氮氣流率/濃度。（於線段託終了處， 溫度到達HTO成長溫度。） 線段24與25對於本發明實施例是很有利的步驟。溫度上 升到線段23(LTO成長線段）時，線段24與25内的上升溫度 會避免^過所需的成長溫度，亦即本發明的ht〇成長溫度 古J，氣濃度下的a度上，速率對於抑制氧化層的成長很 ί "進而保持住氧化層厚度預算。最後申請人相信， 氧氣濃度下的加溫速率會降低成長應力， =是ΗΤ。成長步驟，其中成長溫度高生 ΓΓ: !25所達到的溫度在線段26的成長步驟内會 至25% ’時間約2至20分，使得額外的 Ζ - 1 2 Α虱化層可以在高溫下忐具 30總厚度的2 — 75%。線段26的最；。二區Λ含下氧：層 +考饰 ,^ 取使 £包括純氮氣下的退 以人相信(再次不限定）’黏彈溫渡(約925。〇 區3 2 )二/長/ #有某些特性的氧化層（第二氧化 “2)。例如，據信第二氧化區32更為非晶質性，所以具 580747 五、發明說明（9) 有很、的結晶結構以及較小的範圍。結果造成更緻密的氧 化層。為此，-用〇 一 S i - 〇鏈連結的S i 04四面體結構，（二氧 化石夕特性）是比傳統氧化層更為零亂。第二氧化區3 2分子 結構的零亂特性會造成更為緻密的堆疊氧化層。因此如上 所述’第二氧化區3 2與傳統的成長氧化層比較起來，據信 具有較短的Si-〇鍵，以及較大的Si -〇鍵結強度。 圖2中實施例的線段2 7是冷卻線段，也稱作調變冷卻 段。以每分約2 - 5 °C的降溫速率下降到線段2 7尾端低於黏 彈溫度的溫度。例如，線段2 7尾端所達到的溫度是在 90 0 -80 0 C的範圍内。線段27係於幾近純氮的鈍性環境中 進行。在成長氧化層冷卻到黏彈溫度以下期間，氧化層内 會有應力產生，尤其是在基底氧化層界面處。應力所造成 的結果是’在比如非均相與粗糙的高能區會形成缺陷，比 如晶格錯位與氧化誘發堆疊缺陷。這些缺陷可以被視為擴 散大ϊ傳輸的路徑以及漏電流路徑，對於元件的可靠度與 性能具有不利的影響。調變冷卻段以及第一氧化區3丨（尤 其是在調變冷卻段内）的應力吸收或應力消除特性，會造 成〉又有應力的乳化層基底界面。另外，缺陷密度會降低。 最後’線段2 8代表更快速的進一步的降溫，在惰性氣體 下，比如純氮氣，約每分3 5-6 5 °C。線段29是在約5 0 0 °C的 純氮氣下的晶圓舟拉出步驟。 圖3-5顯示出形成氧化層30步驟的剖示圖。基底22 —般 疋可被氧化的’早晶或疋多晶石夕，或是絕緣層上石夕（SQI) 基底上的矽島。第一氧化區3 1可以當作低溫氧化層（lt〇 )
第12頁 580747 五、發明說明（ίο) 區’是在低於約925 t下形成的。除了在形成第二氧化區 3 2期間提供應力吸收裝置以外，第一氧化區31還會讓氧化 層成長。如此’第一氧化區3 1必須氧氣擴散通過，使得基 底2 2發生氧化，而造成第二氧化區3 2。在本實施例中，第 一區是二氧化石夕。然而，也可以使用其它材料。其它的材 料包括輕摻雜（比如〇· 2至3%重量比的氮）氮化二氧化矽， 但並不受限於此，讓硼不會穿透過去，對於避免發生多重 空乏層上是很有幫助的。此外，第一氧化區3 1可以是平滑 的氧化層或成長沉積複合氧化層。第二氧化區3 2可被視為 南溫氧化層（ΗΤ0)，是在高於約92 5 t的黏彈溫度下形成 的。為了說明起見，第二氧化區32的高溫成長是 - 11 0 0 〇C。 本發明氧化層3 0的特性包括改良的界面平坦度，以及^ 低氧化層表體的應力，以及氧化層與基底之間界面中的肩 力。比較圖6與圖7後便可以很清楚的了解。
圖6是結合傳統氧化層的M〇s結構的TEM晶格影像；圖7矣 合本發明氧化層的M〇s結構的TEM晶格影像。圖6顯示基底 62，傳統氧化層60與導電層66。在圖6的影像中，應力帶 63(暗色區）表示有在氧化層6〇與基底62之間有應力場存 在另外氧化層6 〇與基底6 2的界面很粗糙（亦即很不 平）。傳統氧化層的粗糙度5 A為或更大。其它缺點有， 糙度的程度會造成M0S結構的通道内載子發生散射，因而， 降低載子的游動率。 相對於圖6中的傳統氧化層，圖7本發明實施例中的氧
580747
第14頁 580747 五、發明說明（12) ----- 移現象是由於有因電子的轟擊離子化作用而產生的埶電 洞，而該電爷會穿隧到矽基底内。這些熱電洞被氧化層捕 捉到。理論上，氧化層内的捕捉陷阱是由於表體氧化層内 的弱S卜0鍵所引起’當作電洞捕捉陷牌。被捕捉到的電洞 當作氧？層内的正電荷’造成臨界電壓(^)的漂移。相對 於傳統乳化層，本發明的第二氧化區32據信是具有較少數 目的弱矽氧鍵。因此，所誘發的捕捉 次，這t是心第二氧化區32沒有應力與U咸緻密::特 性本备明虱化層臨界電壓偏移的特性會被大幅的降低下 來。圖8顯示，其中本發明氧化層厚度36A(曲線81)盘32 A(曲線82)的二個實施例中，其臨界電壓的劣化百分率鱼 厚度33 A(曲線83)傳統氧化層作比較。從圖8中可清楚的、 看出，使用本發明氧化層的偏壓溫度（βτ)漂移非常低。 另一個對元件可靠度有不利影響的現象是熱載子老化 (HCA)。在次微米閘極結構中，熱載子效應是因為通道長 度被縮短，而其内的側向電場增加所致。這會造成反轉^ 電荷被加速（或加熱）到造成一些損害元件現象的程产，二 般稱作熱載子效應。從元件可靠度的觀點中，重要ς熱 子效應是熱載子對閘極養化層及或矽與二氧化矽界面的、 σ作用。熱載子老化據信是由於有界面陷阱產生或是鈾 化擺，鍵斷裂掉。為此，傳統上矽與二氧化矽界面内的擺 動鍵疋在氫氣環境中被鈍化掉的，進而降低界面陷阱的數 =。，鈍化技術已經在傳統氧化層中獲得成功，而熱載子 .貪b打斷石夕氫鍵，進而再次建立先前鈍化的界面陷阱。界面
第15頁 580747 五、發明說明（13) 内的這些陷味當作散射中心，降低通道内載子的游 如所已知的，-驅動電流I〇n(或飽合電流與動二 都是正比於通道内載子的游動率。因此， 午〈心） 熱載子效應而變得更多時，通道内載子的；動；：二：因 所以，界面陷阱的數目會因元件參數的漂移，而“件 T老化)掉，比如驅動電流與傳導率。這 =
件可靠度有不利的影響。 F用對7C 本發明的氧化層具有較低誘發力的擺動矽鍵， 少數目的界面陷胖。申請人認為，這是更完整氧化製程幸^ 結果，因為界面是沒有應力且是平坦的。此外，既然菸 明氧化層内的界面陷阱很少，很少有陷阱會被氫鈍：掉： 據信，因為元件中所釋放出來的氫，會結合到本發明 化層中，所以元件漂移會較小。 X ^ 用標準技術所做的量測中，本發明的氧化層的界面陷 密度（Nit)為3xl09/cm2至5xl〇1G/cm2或更小。改盖熱載子老 化的效果可以從圖9中的曲線，很清清楚的看=^。對流 的熱載子老化準則是1 5 %的傳導率變化量。曲線9 〇是結合 依據本兔明所‘造3 2 Λ氣化層的元件。曲線g 1是結合相同 厚度氧化層的元件。例如，M0SFET内傳統的氧化^ :在^ 過120小時後會達到基底電流上限3 w以m ;而本3發明的 氧化層’在經過40 0.小時後才會達到該上限值。如孰知該 技術領域的人士所熟知的，與傳統氧化層比較起來…，熱載 子老化會被本發明的氧化層改善約3 - 1 〇百分率。 … 本务明的氧化層也會改善時間相關介電質崩潰（T D B)，
580747 五、發明說明（14) M0S元件的另一可靠度量測。丁DDB的改善據信是因為本發 明沒有應力且高品質的矽與二氧化矽界面所引起。如上所 述，由於基底與氧化層之間平坦且沒有應力的界面，使得 缺陷密度（D。）降低。結果’據信缺陷會很少，導致對電荷 影響力的改善，或改善充電至崩潰（Qbd)，以及在某溫度 (比如>150°C至210 C)與電場加速（比如3-6MV/cm)下的介 電質崩潰。
如圖1 0所示，與傳統的氣化層比較起來，本發明的氧# 層對於TDDB具有約8-10百分比的改善。尤其是，針對〇. 2E 微米CMOS中不同的傳統氧化層以及本發明氧化層，畫出平 均失效時間（MTTF )對電場強度的曲線圖。曲線1 〇〇是本發 明厚度3 2 A的氧化層，而相同厚度的相對應傳統氧化層是 曲線1 0 2與1 0 3。為了方便說明元件起見，本發明氧化層會 在的5. 5MV/cm電場下經過1 〇5秒後發生崩潰，與傳統氧化 層作比較’是在相同電場下經過約2 x 1 〇4秒後發生崩潰。 曲線101是^發明厚度28入的氧化層，而曲線1〇4是傳統厚 度28 A的氧化層。可以看出來，本發明氧化層會在的5 5 下經過約以1〇4秒後發生崩潰，與傳統氧化層作 比較’疋在相同電場下經過約7χ丨〇3秒後發生崩潰。
如上所述，TL件性能也可以用本發明氧化層的特性而 =底游L率有關。如上所述， 到通道内的載子數目以及表面粗糙度會大大的影響 數目降低都是游盖更平坦（更粗链）的界面以及陷所 動率改善的證明。這會造成傳導率的改
第17頁 580747 五、發明說明（15) 善。可以從圖11更清楚的看出來。偶數曲線11〇，112， 11 4，11 6，11-8顯示出使用本發明氧化層的元件内傳導率 對閘極源極電壓的曲線圖。奇數曲線（111，11 3，11 5， 1 1 7，1 1 9)顯示出使用傳統氧化層的元件内傳導率對閘極 源極電壓的曲線圖。針對15乂15//1112關03?£丁畫出傳導率 對閘極源極電壓（Vgs)的曲線圖。曲線11 〇與1 1 1是針對2 . 1 伏的没極電壓。曲線1丨2與11 3是針對1 · 6伏的汲極電壓， 而曲線1 1 4與1 1 5是針對1 · 1伏的汲極電壓。曲線11 6與11 7 疋針對0 · 6伏的：;及極電壓，而曲線1 1 8與1 1 9是針對〇 . 1伏，的 沒極電壓。如熟知該技術領域的人士所熟知的，圖丨丨顯示 出依據本發明實施例的氧化層，會增加5-6%的通道游動 率。這會改善驅動電流（飽合電流Idsat)約2〇%。 參閱圖12，顯示出針對15xl5 vm2 NMOSFET，本發明氧 化層與傳統氧化層的比較結果。針對一些閘極電壓，而畫 出；及極電流對汲極電壓的曲線圖。曲線120與121分別是針 對2. 5伏閘極電壓下的本發明氧化層與傳統氧化層。曲線 122與123則是分別針對〇· 2伏閘極電壓下的本發明氧化層 與2統氧化層。最後，曲線124與丨25分別是針對1. 5伏閘 極電壓下的本發明氧化層與傳統氧化層。如熟知該技術領 ，的人士所熟知的，結合本發明氧化層的元件與使用傳統 氧化層的兀件比較起來，顯示出改良的次臨界與飽合特 性。 也會改善使用本發明氧化層的電晶體的漏電流特性。如 上所逃’漏電流據信是因為氧化層缺陷（D。）所引起。本發
第18頁 58074/ 五、發明說明（16) 明氧化層的缺陷密度為〇. i 於薄閘極介電、岸 m或更小。再一次，對 氧化層内的本‘鹿二白、主士要來源是成長誘發缺陷密度以及 均質區與粗链&〜^ ^二缺^疋在向能區產生，比如非 而向外成*m很容易因消耗掉缺陷周圍的： 給擴散質量傳送用的其:;路狀的缺陷。這些缺陷可以視作 元件可靠度與；：有的；；的；ΐ可能的漏電流路徑，都對 圖13是2. 〇伏電壓下，11型澡缸内 層。曲il32 針對相同厚度的傳統問極氧化 曰 疋針對厚度3 2 Α的本發明閘極氧化厣，而也 線133是曰針對相同厚度32 Α的傳統閘極氧化層。曰 Α伏電壓τ，ρ型澡缸内不同漏電流的曲線圖。 曲線134疋針對厚度28 Α的本發明閘極氧化層，而曲線丨35 是針對相同厚度的傳統氧化層。曲線丨37是針對厚度32A 的本發明氧化層，而曲線137是針對厚度32 A的傳^氧化 層。從圖13與14中可以看出，本發明氧化層提供8 — 1〇倍的 改良漏電流。另外，如熟知該技術領域的人士所熟知的， 利用這種漏電流大幅改善的特性，可以用改良的^臨界特 性（IQif)來改善對通道内電荷的控制。 已經詳細的說明本發明内容，很清楚的是，對於熟知該 技術領域的人士來說’不同的變化與改變是彳艮明顯的。這 些改變以及本發明中所揭露的相關實施例，都是在以下所 附的申請專利範圍之内。

Claims (1)

  1. 580747 _案號 89112402_f j 年 ^ 月 /Λ 曰_ί±^_ 六、申請專利範圍 1 . 一種積體電路，包括： 一基底；以及 一氧化層，沈積在該基底上，該氧化層具有第一及第二 部分，其中該氧化層具有之界面捕捉密度（Nlt)為5xl01G/cnr2 至3 X 1 09 / c πτ2或更小，以及具有4 0 A或更小之厚度。 2 .如申請專利範圍中第1項之積體電路，其中有一導電 元件在該氧化層上。 3. 如申請專利範圍中第1項之積體電路，其中該氧化層 與該基底形成一界面，而且該界面的表面粗糙度為3A或 更小。 4. 如申請專利範圍中第1項之積體電路，其中該氧化層 的厚度係為2 . 5 n m或更小。 5 .如申請專利範圍中第1項之積體電路，其中該氧化層 的壓縮應力為2x 1 09 dynes/cm2或更小。 6 .如申請專利範圍中第1項之積體電路，其中該氧化層 的一部分實質上是非晶質二氧化矽。 7. 如申請專利範圍中第1項之積體電路，其中有一高k值 介電層在該氧化層上，而且有一導電層在該高k值介電層 上。 8. 如申請專利範圍中第2項之積體電路，其中該導電層 是閘極’而且該積體電路是場效電晶體。 9 .如申請專利範圍中第1項之積體電路，其中該氧化層 進一步具有一缺陷密度（D。）為0 · 1缺陷/ c πτ2或更小。 10.如申請專利範圍中第2項之積體電路，其中該導電元
    O:\64\64951-920912.ptc 第21頁 580747 案號89Π2402_fJt年7月/丄日 修正 六、申請專利範圍 件是電容板，而且該積體電路是電容。 第22頁 O:\64\64951-920912.ptc
TW089112402A 1999-06-24 2000-09-20 High quality oxide for use in integrated circuits TW580747B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14090999P 1999-06-24 1999-06-24

Publications (1)

Publication Number Publication Date
TW580747B true TW580747B (en) 2004-03-21

Family

ID=22493328

Family Applications (3)

Application Number Title Priority Date Filing Date
TW089112404A TW477015B (en) 1999-06-24 2000-06-29 A process for fabricating oxides
TW089112388A TW594863B (en) 1999-06-24 2000-06-29 MOS transistor and method of manufacture
TW089112402A TW580747B (en) 1999-06-24 2000-09-20 High quality oxide for use in integrated circuits

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW089112404A TW477015B (en) 1999-06-24 2000-06-29 A process for fabricating oxides
TW089112388A TW594863B (en) 1999-06-24 2000-06-29 MOS transistor and method of manufacture

Country Status (4)

Country Link
US (1) US6492712B1 (zh)
JP (4) JP3737341B2 (zh)
KR (3) KR100617894B1 (zh)
TW (3) TW477015B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030235957A1 (en) * 2002-06-25 2003-12-25 Samir Chaudhry Method and structure for graded gate oxides on vertical and non-planar surfaces
JP2002009292A (ja) 2000-06-22 2002-01-11 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6548422B1 (en) * 2001-09-27 2003-04-15 Agere Systems, Inc. Method and structure for oxide/silicon nitride interface substructure improvements
US6890831B2 (en) 2002-06-03 2005-05-10 Sanyo Electric Co., Ltd. Method of fabricating semiconductor device
JP2007053279A (ja) * 2005-08-19 2007-03-01 Elpida Memory Inc 半導体装置の製造方法
JP4809653B2 (ja) * 2005-09-16 2011-11-09 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5728153B2 (ja) * 2008-09-26 2015-06-03 株式会社東芝 半導体装置の製造方法
CN109560044A (zh) * 2018-11-05 2019-04-02 复旦大学 一种抑制薄膜晶体管阈值电压漂移的方法
CN115799055A (zh) * 2021-09-10 2023-03-14 长鑫存储技术有限公司 半导体结构制作方法及半导体结构处理设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2932569C2 (de) 1979-08-10 1983-04-07 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Reduzierung der Dichte der schnellen Oberflächenzustände bei MOS-Bauelementen
US4851370A (en) 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
JPH0621090A (ja) * 1992-07-01 1994-01-28 Sony Corp 半導体装置の製造方法
EP0617461B1 (en) * 1993-03-24 1997-09-10 AT&T Corp. Oxynitride dielectric process for IC manufacture
US5707888A (en) 1995-05-04 1998-01-13 Lsi Logic Corporation Oxide formed in semiconductor substrate by implantation of substrate with a noble gas prior to oxidation
JP4001960B2 (ja) 1995-11-03 2007-10-31 フリースケール セミコンダクター インコーポレイテッド 窒化酸化物誘電体層を有する半導体素子の製造方法
JPH09283748A (ja) * 1996-04-09 1997-10-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3981426B2 (ja) * 1996-07-12 2007-09-26 シャープ株式会社 ゲート絶縁膜形成方法
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
JPH1126754A (ja) * 1997-06-30 1999-01-29 Fujitsu Ltd 半導体装置の製造方法
JPH1197687A (ja) * 1997-09-22 1999-04-09 Fujitsu Ltd 絶縁ゲート型半導体装置の製造方法
US6210999B1 (en) * 1998-12-04 2001-04-03 Advanced Micro Devices, Inc. Method and test structure for low-temperature integration of high dielectric constant gate dielectrics into self-aligned semiconductor devices

Also Published As

Publication number Publication date
TW594863B (en) 2004-06-21
KR20010029837A (ko) 2001-04-16
JP2010056558A (ja) 2010-03-11
KR100734757B1 (ko) 2007-07-06
JP2001044432A (ja) 2001-02-16
JP2001093901A (ja) 2001-04-06
JP2001044194A (ja) 2001-02-16
JP5404308B2 (ja) 2014-01-29
KR100617894B1 (ko) 2006-09-06
JP3737341B2 (ja) 2006-01-18
TW477015B (en) 2002-02-21
US6492712B1 (en) 2002-12-10
KR20010049621A (ko) 2001-06-15
KR20010029836A (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
US5436481A (en) MOS-type semiconductor device and method of making the same
US5596218A (en) Hot carrier-hard gate oxides by nitrogen implantation before gate oxidation
KR970000536B1 (ko) 전계(電界)효과 트랜지스터 및 그 제조방법
US5397720A (en) Method of making MOS transistor having improved oxynitride dielectric
US6541394B1 (en) Method of making a graded grown, high quality oxide layer for a semiconductor device
US7851383B2 (en) Method and system for forming a controllable gate oxide
US9941128B2 (en) Method of lateral oxidation of NFET and PFET high-k gate stacks
TW580747B (en) High quality oxide for use in integrated circuits
US7018879B2 (en) Method of making an ultrathin silicon dioxide gate with improved dielectric properties using NH3 nitridation and post-deposition rapid thermal annealing
US6551946B1 (en) Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature
US7148153B2 (en) Process for oxide fabrication using oxidation steps below and above a threshold temperature
JP4005055B2 (ja) 半導体装置およびその製造方法
Ting et al. The effect of remote plasma nitridation on the integrity of the ultrathin gate dielectric films in 0.13 μm CMOS technology and beyond
JP2005327902A (ja) 半導体装置およびその製造方法
US7151059B2 (en) MOS transistor and method of manufacture
GB2355852A (en) Gate oxides
JP2010123669A (ja) 半導体装置およびその製造方法
JP2006295131A (ja) 半導体装置およびその製造方法
JP2007318012A (ja) 半導体装置およびその製造方法
JP2005217436A (ja) 半導体装置および半導体集積回路装置
Togo et al. Impact of radical oxynitridation on characteristics and reliability of sub-1.5 nm-thick gate-dielectric FETs with narrow channel and shallow-trench isolation
KR100771229B1 (ko) 고압 수소 열처리를 이용한 ｓｏｉ ｍｏｓｆｅｔ 제조방법
Yugami et al. High-per formance, highly reliable HfSiON gate dielectric for low Vth system LSI's
Roy et al. Pushing reliability limits in SiO2: an extension to gate oxide scaling
JPH06283714A (ja) Ｍｉｓ型半導体装置並びにその使用方法及び製造方法

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent