JPH01143403A - 遅延線路 - Google Patents

遅延線路

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JPH01143403A
JPH01143403A JP29972587A JP29972587A JPH01143403A JP H01143403 A JPH01143403 A JP H01143403A JP 29972587 A JP29972587 A JP 29972587A JP 29972587 A JP29972587 A JP 29972587A JP H01143403 A JPH01143403 A JP H01143403A
Authority
JP
Japan
Prior art keywords
line
boards
delay line
mic
holes
Prior art date
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Pending
Application number
JP29972587A
Other languages
English (en)
Inventor
Hiroaki Izumi
和泉　裕昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH01143403A publication Critical patent/JPH01143403A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延線路の構造に関する。
〔従来の技術］ 従来、マイクロ波通信装置等に使用される遅延線路は、
例えば第５図のように同軸線路２０をコイル状に巻いた
構成とし、その総合長により所望の遅延時間を得る構造
とされている。
〔発明が解決しようとする問題点］ 上述した従来の遅延線路は、同軸線路をコイル状に巻い
ているので、その直径及び長さが比較的に大きくなり、
実装時に占有するスペースが大となり、高集積化の障害
になっている。また、遅延時間を調整する際には、同軸
線路長を制御しているが、この調整が難しく、したがっ
て遅延時間を高精度に保持することが難しいという問題
を有している。
本発明は、小型化を図るとともに、遅延時間を高精度に
調整できる遅延線路を提供することを目的としている。
〔問題点を解決するための手段］ 本発明の遅延線路は、接地面及び信号線路を形成したマ
イクロ波集積回路基板と、表裏面に導体を有しない絶縁
基板とを交互に複数枚重ね、かつ前′記名基板に開設し
たスルーホールを通して各マイクロ波集積回路基板の接
地面と信号線路とを夫々電気接続し、接続された信号線
路の合計長で所望の遅延線路を構成するようにしている
。
〔実施例〕
次に、本発明を図面を参照して説明する。
第１図乃至第４図は本発明の一実施例を示している。第
１図は全体構成の斜視図、第２図はその部分分解斜視図
であり、これらの図において、遅延線路は、複数枚（こ
こでは３枚）のマイクロ波集積回路（ＭＩＣ）基板１ａ
−１ｃと、３枚の絶縁基板２ａ〜２Ｃを有しており、こ
れらの基板を交互に重ねて一体化した構成となっている
。
前記ＭＩＣ基板１ａ−１ｃは、第３図の平面図にＭＩＣ
基板１ａで代表して示すように、板状をした絶縁基体９
ａの片面に導体でストリップ線路６ａを形成し、これで
遅延線路を構成している。
また、この絶縁基体９ａの裏面には、第４図に第１図の
ＡＡ線に沿う断面構造を示すように、全面導体からなる
接地面１０ａを形成している。これはＭＩＣ基板１ｂ、
ｌｃにおいても、夫々同様にストリップ線路６ｂ、６ｃ
、絶縁本体９ｂ、９ｃ及び接地面１０ｂ、１０ｃを形成
している。
また、前記絶！！基板２ａ〜２Ｃは、表裏面の夫々に導
体を形成していない。但し、この実施例では外側に位置
される絶縁基板２ｃの外側面には接地面としての導体面
１１を形成している。
そして、この絶縁基板２ａ〜２ｃに開設したスルーホー
ル７ａ〜７Ｃを通して前記各ＭＩＣ基板１ａ〜ＩＣのス
トリップ線路６ａ〜６Ｃを電気的に接続し、また同様に
絶縁基板２ａ〜２Ｃに設けたスルーホール５ａ〜５Ｃ及
びＭＩＣ基板１ａ〜ＩＣに設けたスルーホール５ｄ〜５
ｆを通して各接地面１０ａ〜１０ｃを接続している。
これらのＭＩＣ基板１ａ〜ＩＣと絶縁基板２ａ〜２ｃは
、例えばセラミック等を用いて構成し、これを焼成する
等して一体化を行うことが好ましい。
そして、前記ＭＩＧ基板ＩＣの一部と絶縁基板２Ｃの一
部に夫々切欠き８ａ、８ｂを形成してストリップ線路６
ｃ、６ａの一部を露呈させた上で、ここに短冊状をした
接続片３ａ、３ｂを接続してこれを入出力端子として構
成する。また、ＭＩＣ基板１ｃと絶縁基板２Ｃに設けた
接地面１０ｃと１１の夫々に接続片４ａ、４ｂを接続し
てこれを接地端子として構成している。　　　′この構
成の遅延線路によれば、複数枚の基板を重ねて一体化し
た構成であるため、その形状及び寸法の設計の自由度が
高められ、小型で小スペースの遅延線路を構成できる。
また、形成するストリップ線路は印刷法等により形成で
きるので、その長さを高精度に管理でき、遅延時間を高
精度に調整できる。更に、ストリップ線路の長さを調整
する場合でも、重ね合わせるＭＩＣ基板や絶縁基板の枚
数を変更し、或いはスルーホール位置を変更することに
より極めて容易に行うことができる。
〔発明の効果〕
以上説明したように本発明は、接地面及び信号線路を形
成したＭＩＣ基板と、表裏面に導体を有しない絶縁基板
とを交互に複数枚重ね、かつ各ＭＩＣ基板の接地面と信
号線路とを夫々電気接続し、接続された信号線路の合計
長で所望の遅延線路を構成しているので、遅延線路を小
型に形成できるとともに、遅延線路の長さを高精度に形
成することができ、遅延時間を極めて高精度に調整でき
る効果がある。
【図面の簡単な説明】
第１図は本発明の実施例の斜視図、第２図は第１図の実
施例の分割斜視図、第３図はＭＩＣ基板の表面図、第４
図は第１図のＡＡ線に沿う断面図、第５図は従来構造の
正面図である。 １ａ〜１ｃ・・・ＭＩＣ基板、２ａ〜２Ｃ・・・絶縁基
板、３ａ、３ｂ・・・入出力端子、４ａ、４ｂ・・・接
地端子、５ａ〜５ｆ・・・スルーホール（接地用）　、
６　ａ〜６ｃ・・・ストリップ線路、７ａ〜７Ｃ・・・
スルーホール（ストリップ線路用）、８ａ、８ｂ・・・
切欠き、９ａ〜９Ｃ・・・板状の絶縁基体、１０ａ〜１
０ｃ・・・接地面、１１・・・接地面、２０・・・従来
の遅延線路。 −＼−１ ；：Ｘ　；ニイ２１ｔ’＋ｊ、−１Ｌｚ　　　　　　６
ａ〜６ＣスＹソ、７フ弔第３図 第５図

Claims (1)

    【特許請求の範囲】
  1. （１）板状をした絶縁基体の片面に接地面としての全面
    導体を有し、反対面に信号線路としてのストリップ線路
    を構成したマイクロ波集積回路基板と、表裏面に導体を
    有しない絶縁基板とを交互に複数枚重ね、前記各基板に
    開設したスルーホールを通して前記各マイクロ波集積回
    路基板の接地面と信号線路とを夫々電気接続し、接続さ
    れた信号線路の合計長で所望の遅延線路を構成したこと
    を特徴とする遅延線路。
JP29972587A 1987-11-30 1987-11-30 遅延線路 Pending JPH01143403A (ja)

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